特許 6234038 差動増幅器、それを用いたΔΣＡ／Ｄコンバータ、オーディオ信号処理回路、電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6234038

(24)【登録日】2017年11月2日

(45)【発行日】2017年11月22日

(54)【発明の名称】差動増幅器、それを用いたΔΣＡ／Ｄコンバータ、オーディオ信号処理回路、電子機器

(51)【国際特許分類】

   H03F 3/45 20060101AFI20171113BHJP

   H03F 1/22 20060101ALI20171113BHJP

【ＦＩ】

   H03F3/45 A

   H03F1/22

【請求項の数】9

【全頁数】11

(21)【出願番号】特願2013-40935(P2013-40935)

(22)【出願日】2013年3月1日

(65)【公開番号】特開2014-171036(P2014-171036A)

(43)【公開日】2014年9月18日

【審査請求日】2016年2月1日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】坂野 佳久

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開２００１−３３９２５９（ＪＰ，Ａ）

【文献】 欧州特許出願公開第０１１６８６０２（ＥＰ，Ａ１）

【文献】 特開平１０−０８４２５５（ＪＰ，Ａ）

【文献】 Behzad Razavi、黒田忠弘，アナログＣＭＯＳ集積回路の設計 応用編，２００３年 ３月３０日，p. 375-380

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／４５

Ｈ０３Ｆ １／２２

(57)【特許請求の範囲】

【請求項1】

第１トランジスタおよび第２トランジスタを含む第１差動対と、
前記第１差動対に電流を供給する第１電流源と、
前記第１トランジスタにカスコード接続された第３トランジスタと、
前記第２トランジスタにカスコード接続された第４トランジスタと、
前記第１トランジスタのドレイン電圧を第１電流に変換するとともに、前記第２トランジスタのドレイン電圧を第２電流に変換するトランスコンダクタンス回路と、
前記トランスコンダクタンス回路からの前記第１電流を、所定係数倍して折り返して第３電流を生成するとともに、前記トランスコンダクタンス回路からの前記第２電流を、所定係数倍して折り返して第４電流を生成するカレントミラー回路と、
前記カレントミラー回路からの、前記第１電流の前記所定係数倍である前記第３電流の経路上に設けられた第１ダイオードおよび前記カレントミラー回路からの前記第２電流の前記所定係数倍である前記第４電流の経路上に設けられた第２ダイオードを含むバイアス回路と、
を備え、
前記第１ダイオードに生ずる電圧降下に応じた第１バイアス電圧が、前記第３トランジスタのゲートに印加され、前記第２ダイオードに生ずる電圧降下に応じた第２バイアス電圧が、前記第４トランジスタのゲートに印加されたことを特徴とする差動増幅器。

【請求項2】

前記トランスコンダクタンス回路は、
ゲートに前記第１トランジスタのドレイン電圧が印加された第５トランジスタおよびゲートに前記第２トランジスタのドレイン電圧が印加された第６トランジスタと、を含む第２差動対と、
前記第２差動対に電流を供給する第２電流源と、
を備えることを特徴とする請求項１に記載の差動増幅器。

【請求項3】

前記バイアス回路は、前記第１ダイオードと直列に設けられたインピーダンス素子を含むことを特徴とする請求項１または２に記載の差動増幅器。

【請求項4】

前記バイアス回路は、前記第１ダイオードと直列に設けられた定電圧素子を含むことを特徴とする請求項１または２に記載の差動増幅器。

【請求項5】

前記第１、第２ダイオードは、ＰＮ接合ダイオードを含むことを特徴とする請求項１から４のいずれかに記載の差動増幅器。

【請求項6】

前記第１、第２ダイオードは、ゲートとドレインが接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含むことを特徴とする請求項１から４のいずれかに記載の差動増幅器。

【請求項7】

アナログの入力信号をデジタルの出力信号に変換するΔΣＡ／Ｄコンバータであって、
前記デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、
前記入力信号に応じた信号と前記帰還信号に応じた信号の差分に応じた差分信号を生成する差分演算回路と、
前記差分信号をフィルタリングする積分回路であって、直列に接続された複数ステージで構成され、各ステージは差動形式の積分器を含む積分回路と、
前記積分回路の出力信号を量子化し、前記出力信号を生成する量子化器と、
を備え、
各ステージの積分器は、差動形式のスイッチドキャパシタ回路と、完全差動型の演算増幅器と、を含み、
前記演算増幅器は、請求項１から６のいずれかに記載の差動増幅器を含むことを特徴とするΔΣＡ／Ｄコンバータ。

【請求項8】

アナログのオーディオ信号をデジタル信号に変換する請求項７に記載のΔΣＡ／Ｄコンバータと、
デジタル化されたオーディオ信号に所定の信号処理を施す信号処理部と、
を備えることを特徴とするオーディオ信号処理回路。

【請求項9】

アナログのオーディオ信号をデジタル信号に変換する請求項７に記載のΔΣＡ／Ｄコンバータと、
デジタル化されたオーディオ信号に所定の信号処理を施す信号処理部と、
を備えることを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動増幅器に関する。

【背景技術】

【0002】

演算増幅器やｇｍアンプなどに、差動増幅器が利用される。差動増幅器の利得を高めるために、ゲインブースト回路が利用される（非特許文献１参照）。

【0003】

図１（ａ）、（ｂ）を参照し、ゲインブースト回路について説明する。図１（ａ）は、差動増幅器の構成を示す回路図であり、図１（ｂ）は、図１（ａ）の差動増幅器の等価回路図である。

【0004】

この差動増幅器２ｒは、１段演算増幅器と把握することもできる。入力差動対１０を構成する第１トランジスタＭ１、第２トランジスタＭ２、テイル電流Ｉ_ＳＳを生成する電流源１２、第１トランジスタＭ１、第２トランジスタＭ２に対してカスコード接続された第３トランジスタＭ３、第４トランジスタＭ４、ゲインブースト回路２０ｒを備える。

【0005】

ゲインブースト回路２０ｒは、トランジスタＭ１、Ｍ２それぞれのドレイン電圧Ｖ_Ｄ１、Ｖ_Ｄ２が一定となるように、トランジスタＭ３、Ｍ４それぞれのゲート電圧を調節するアンプと把握される。ゲインブースト回路２０ｒおよびトランジスタＭ３、Ｍ４の構成は、能動カスコードとも称される。

【0006】

図１（ｂ）には、ゲインブースト回路２０ｒの具体的な構成が示される。ここでは理解の容易化、説明の簡素化のため、差動回路の片側のみを示す。図１（ｂ）のゲインブースト回路２０ｒは、トランスコンダクタンス回路（電圧電流変換素子）２２および負荷２４を含む。この回路の出力端から見たインピーダンスＲｏｕｔについて計算する際、入力トランジスタＭ１は抵抗ｒ_Ｍ１として扱うことができる。

【0007】

トランスコンダクタンス回路２２は、トランジスタＭ５を含み、入力トランジスタＭ１のドレイン電圧Ｖ_Ｄ１を、電流Ｉ１に変換する。トランスコンダクタンス回路２２の変換利得をｇｍ_５とする。負荷２４は、トランスコンダクタンス回路２２に接続され、電流Ｉ１を電圧に変換し、トランジスタＭ３のゲートに印加する。負荷２４は、電流源あるいは抵抗である。

【0008】

このゲインブースト回路２０ｒによれば、第３トランジスタＭ３のゲート電圧を固定した場合に比べて、差動増幅器２の入力段の、出力端から見たインピーダンスＲ_ＯＵＴを高めることができる。

【先行技術文献】

【非特許文献】

【0009】

【非特許文献1】Behzad Razavi、Design of Analog CMOS Integrated Circuits、McGRAW-HILL Higher Education、ｐ．３０９−３１１

【発明の概要】

【発明が解決しようとする課題】

【0010】

図１（ａ）、（ｂ）の構成において、ゲインブースト回路２０ｒの利得Ａは、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１と第３トランジスタＭ３のゲート電圧Ｖｇの比で与えられ、式１（１）で表される。
Ａ＝ｄＶｇ／ｄＶ_Ｄ１＝ｇｍ・Ｒｏ
ｇｍはトランスコンダクタンス回路２２のトランスコンダクタンスを、Ｒｏは、電流源２４のインピーダンスを表す。

【0011】

この構成では、第１トランジスタのドレイン電圧Ｖ_Ｄ１の変動が、利得Ａで増幅され、第３トランジスタＭ３のゲートに印加される。したがって第３トランジスタＭ３のゲート電圧の変動幅（ダイナミックレンジ）が大きく、動作点が不安定となり、回路システム全体に悪影響を及ぼす場合がある。

【0012】

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的は、動作点が安定化された差動増幅器の提供にある。

【課題を解決するための手段】

【0013】

本発明のある態様は、差動増幅器に関する。差動増幅器は、第１トランジスタおよび第２トランジスタを含む第１差動対と、第１差動対に電流を供給する第１電流源と、第１トランジスタにカスコード接続された第３トランジスタと、第２トランジスタにカスコード接続された第４トランジスタと、第１トランジスタのドレイン電圧を第１電流に変換するとともに、第２トランジスタのドレイン電圧を第２電流に変換するトランスコンダクタンス回路と、トランスコンダクタンス回路からの第１電流を、所定係数倍して第３電流を生成するとともに、トランスコンダクタンス回路からの第２電流を、所定係数倍して第４電流を生成するカレントミラー回路と、カレントミラー回路からの第３電流の経路上に設けられた第１ダイオードおよびカレントミラー回路からの第４電流の経路上に設けられた第２ダイオードを含むバイアス回路と、を備える。第３トランジスタのゲートには、第１ダイオードに生ずる電圧降下に応じた第１バイアス電圧が印加され、第４トランジスタのゲートには、第２ダイオードに生ずる電圧降下に応じた第２バイアス電圧が印加される。

【0014】

この態様によれば、動作点を安定化することができる。また、第１カレントミラー回路のミラー比に応じて、利得、すなわち第１トランジスタのドレイン電圧に対する第３トランジスタのゲート電圧の比を調節することができる。

【0015】

トランスコンダクタンス回路は、ゲートに第１トランジスタのドレイン電圧が印加された第５トランジスタおよびゲートに第２トランジスタのドレイン電圧が印加された第６トランジスタを含む第２差動対と、第２差動対に電流を供給する第２電流源と、を備えてもよい。

【0016】

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

【発明の効果】

【0017】

本発明に係る差動増幅器によれば、動作点を安定化できる。

【図面の簡単な説明】

【0018】

【図1】図１（ａ）は、差動増幅器の構成を示す回路図であり、図１（ｂ）は、図１（ａ）の差動増幅器の等価回路図である。

【図2】実施の形態に係る差動増幅器の構成を示す回路図である。

【図3】図２の差動増幅器の等価回路図である。

【図4】図４（ａ）、（ｂ）は、バイアス回路の変形例を示す回路図である。

【図5】ΔΣＡ／Ｄコンバータを示すブロック図である。

【図6】積分回路の構成を示す回路図である。

【図7】図５のΔΣＡ／Ｄコンバータを利用した電子機器の構成を示すブロック図である。

【発明を実施するための形態】

【0019】

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0020】

図２は、実施の形態に係る差動増幅器２の構成を示す回路図である。差動増幅器２は、一段オペアンプであってもよいし、多段オペアンプであってもよいが、図２の差動増幅器２は、完全差動型の１段オペアンプの一部として示される。

【0021】

差動増幅器２は、第１差動対１０、第１電流源１２、第３トランジスタＭ３、第４トランジスタＭ４、ゲインブースト回路２０を備える。

【0022】

第１差動対１０は、ソースが共通に接続された第１トランジスタＭ１および第２トランジスタＭ２を含む。第１トランジスタＭ１のゲートには、差動増幅器２の差動入力信号対の一方が、第２トランジスタＭ２のゲートには、差動増幅器２の差動入力信号対の他方が入力される。

【0023】

第１電流源１２は、第１トランジスタＭ１および第２トランジスタＭ２のソースと接続され、第１差動対１０にテイル電流を供給する。

【0024】

第３トランジスタＭ３は、第１トランジスタＭ１に対してカスコード接続され、第４トランジスタＭ４は、第２トランジスタＭ２に対してカスコード接続される。具体的には第３トランジスタＭ３のソースは第１トランジスタＭ１のドレインと接続され、第４トランジスタＭ４のソースは第２トランジスタＭ２のドレインと接続される。

【0025】

第３トランジスタＭ３、第４トランジスタＭ４のドレインは、演算増幅器の差動出力ＯＵＴ１、ＯＵＴ２となっており、図示しない負荷に接続される。負荷は、抵抗負荷やカレントミラー回路などが例示されるが、特に限定されない。

【0026】

ゲインブースト回路２０は、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１が一定に保たれるように、第３トランジスタＭ３のゲート電圧をフィードバックにより調節するとともに、第２トランジスタＭ２のドレイン電圧Ｖ_Ｄ２が一定に保たれるように、第４トランジスタＭ４のゲート電圧をフィードバックにより調節する。

【0027】

ゲインブースト回路２０は、トランスコンダクタンス回路３２、カレントミラー回路３４、バイアス回路３６を備える。

【0028】

トランスコンダクタンス回路３２は、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１を第１電流Ｉ１に変換し、第２トランジスタＭ２のドレイン電圧Ｖ_Ｄ２を第２電流Ｉ２に変換する。
たとえばトランスコンダクタンス回路３２は、第２差動対４０、第２電流源４２を含む。第２差動対４０は、ソースが共通に接続された第５トランジスタＭ５、第６トランジスタＭ６を含む。第２電流源４２は、第５トランジスタＭ５、第６トランジスタＭ６のソースと接続され、第２電流源４２にテイル電流を供給する。

【0029】

カレントミラー回路３４は、トランスコンダクタンス回路３２からの第１電流Ｉ１を、所定係数倍（×ｎ）して、折り返して第３電流Ｉ３を生成する。またカレントミラー回路３４は、トランスコンダクタンス回路３２からの第２電流Ｉ２を所定係数倍（×ｎ）し、折り返して第４電流Ｉ４を生成する。たとえばカレントミラー回路３４は、第１電流Ｉ１をコピーする、ゲートが共通に接続されたトランジスタＭ１１、Ｍ１２と、第２電流Ｉ２をコピーする、ゲートが共通に接続されたトランジスタＭ１３、Ｍ１４と、を含む。

【0030】

バイアス回路３６は、カレントミラー回路３４からの第３電流Ｉ３の経路上に設けられた第１ダイオードＤ１、およびカレントミラー回路３４からの第４電流Ｉ４の経路上に設けられた第２ダイオードＤ２を含む。

【0031】

第３トランジスタＭ３のゲートには、第１ダイオードＤ１に生ずる電圧降下Ｖ_Ｆ１に応じた第１バイアス電圧Ｖｂ１が印加される。また第４トランジスタＭ４のゲートには、第２ダイオードＤ２に生ずる電圧降下Ｖ_Ｆ２に応じた第２バイアス電圧Ｖｂ２が、第４トランジスタＭ４のゲートに印加される。

【0032】

以上が差動増幅器２の構成である。続いてその動作を説明する。図３は、図２の差動増幅器２の等価回路図である。図３には、差動増幅器２の片側のみが示される。

【0033】

図３において、第１トランジスタＭ１は抵抗ｒ_ｍ１で示される。
第５トランジスタＭ５のトランスコンダクタンスをｇ_ｍ１と書くとき、第１電流Ｉ１は以下の式で与えられる。
Ｉ１＝ｇ_ｍ１×Ｖ_Ｄ１

【0034】

カレントミラー回路３４により、第１電流Ｉ１がｎ倍され、式（１）の第３電流Ｉ３が生成される。
Ｉ３＝Ｉ１×ｎ＝ｎ×ｇ_ｍ１×Ｖ_Ｄ１ …（１）

【0035】

第１ダイオードＤ１の順方向電圧（電圧降下）Ｖ_Ｆ１と、第３電流Ｉ３の間には、以下の関係式が成り立つ。Ｉｓは定数、Ｖ_Ｔは熱電圧（非反転入力端≒２６ｍＶ）である。
Ｉ３＝Ｉｓ×ｅｘｐ（Ｖ_Ｆ１／Ｖ_Ｔ−１）≒Ｉｓ×ｅｘｐ（Ｖ_Ｆ１／Ｖ_Ｔ） …（２）

【0036】

式（１）および式（２）から、第１ダイオードＤ１の順方向電圧Ｖ_Ｆ１は、式（３）で表される。
Ｖ_Ｆ１＝Ｖ_Ｔ・ｌｎ（Ｉ３／Ｉｓ）＝Ｖ_Ｔ・ｌｎ（ｎ×ｇ_ｍ１×Ｖ_Ｄ１／Ｉｓ） …（３）

【0037】

このように図２の差動増幅器２によれば、第３トランジスタＭ３のゲートに供給される電圧の変動幅は、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１の変動幅が対数圧縮されたものとなる。したがって図１の差動増幅器２ｒと比べて、動作点を安定化することができる。

【0038】

また、カレントミラー回路３４のミラー比ｎを調節することにより、ゲインブースト回路２０の利得を調節することができ、動作点を任意に設定することができる。

【0039】

続いて差動増幅器２の用途を説明する。
オーディオ信号処理などにおいて、ΔΣ変調を利用したＡ／Ｄコンバータ（ΔΣＡ／Ｄコンバータともいう）が広く利用されている。ΔΣＡ／Ｄコンバータを用いることにより、量子化誤差に起因するノイズスペクトラムを、オーディオ帯域外に移動させることができる。これをノイズシェーピングと呼ぶ。

【0040】

図５は、ΔΣＡ／Ｄコンバータ４０２を示すブロック図である。ΔΣＡ／Ｄコンバータ４０２は、入力アナログ入力信号Ｓ_ＩＮをデジタル信号Ｄ_ＯＵＴに変換する。Ａ／Ｄコンバータ４０２は、主として差分演算回路４１０、積分回路４２０、量子化器４３０、Ｄ／Ａコンバータ４４０を備える。

【0041】

差分演算回路４１０は、アナログ入力信号Ｓ_ＩＮと、アナログ帰還信号Ｓ_ＦＢとの差分を示す差分信号Ｓ_ＤＩＦＦを生成する。積分回路４２０は、差分信号Ｓ_ＤＩＦＦを積分（フィルタリング）する。量子化器４３０は、積分された差分信号を量子化する。量子化されたデジタル値Ｄ_ＯＵＴは、アナログデジタル変換の結果として出力される。Ｄ／Ａコンバータ４４０は、量子化されたデジタル値Ｄ_ＯＵＴをアナログ帰還信号Ｓ_ＦＢに変換し、差分演算回路４１０にフィードバックする。

【0042】

積分回路４２０は、離散時間型あるいは連続時間型で構成される。離散時間型の積分回路４２０は、スイッチドキャパシタ回路と演算増幅器の組み合わせによって構成される。

【0043】

図６は、積分回路４２０の構成を示す回路図である。入力アナログ信号Ｓ_ＩＮは差動信号であり、積分回路４２０は、差動形式で構成される。積分回路４２０には、直列に接続された複数の離散時間型積分器４２２＿１、４２２＿２、…（単に積分器ともいう）が設けられる。積分器４２２の個数は、フィルタの次数に応じて定められる。積分回路４２０は、複数の積分器４２２に加えて、係数回路や加算器を備えるが、図６には、これらが省略されている。

【0044】

積分器４２２は、スイッチドキャパシタ回路４２４と演算増幅器４２６、キャパシタＣ１、Ｃ２を含む。実施の形態に係る差動増幅器２は、演算増幅器４２６に利用することができる。

【0045】

図７は、図５のΔΣＡ／Ｄコンバータ４０２を利用した電子機器５００の構成を示すブロック図である。電子機器５００は、マイク５０２、オーディオ信号処理回路５０４、パワーアンプ５０６、スピーカ（ヘッドホン）５０８を備える。

【0046】

たとえば電子機器５００は、ＩＣレコーダ、デジタルカメラ、ビデオカメラ、携帯電話などである。
マイク５０２は、音響信号をアナログの電気信号に変換する。
オーディオ信号処理回路５０４は、マルチプレクサ５１０、ＤＳＰ（Digital Signal Processor）５１２、Ｄ／Ａコンバータ５１４を含む。マルチプレクサ５１０は、マイク５０２から、および図示しない音源からのアナログオーディオ信号を受け、ひとつを選択する。Ａ／Ｄコンバータ４０２は、マルチプレクサにより選択されたオーディオ信号Ｓ_ＩＮをデジタル信号Ｄ_ＯＵＴに変換する。ＤＳＰ５１２は、デジタルのオーディオ信号Ｄ_ＯＵＴに、所定の信号処理を施す。信号処理には、フィルタリング、イコライジング、エコー、デジタルボリウム制御、ミキシングなどが例示される。Ｄ／Ａコンバータ５１４は、ＤＳＰ５１２からのデジタル信号をアナログのオーディオ信号に変換する。パワーアンプ５０６は、オーディオ信号処理回路５０４からのオーディオ信号にもとづいて、スピーカ５０８を駆動する。

【0047】

またΔΣＡ／Ｄコンバータ４０２によってデジタルに変換されたオーディオ信号は、図示しないメモリに保存されてもよい。この場合、ＤＳＰ５１２は、デジタルオーディオ信号Ｄ_ＯＵＴを、所定のフォーマットで圧縮（エンコード）してもよい。

【0048】

図７の電子機器５００によれば、オーディオ信号を、低ノイズでデジタル信号に変換することができるため、後にデジタル信号をアナログ信号に再変換して再生する際に、高音質なオーディオ信号を得ることができる。

【0049】

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

【0050】

（変形例１）
バイアス回路３６に関して、ダイオードを２個スタックして第１ダイオードＤ１、第２ダイオードＤ２を構成し、それぞれ電圧降下Ｖ_Ｆ１、Ｖ_Ｆ２を第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２としたが、本発明はそれには限定されない。
第３トランジスタＭ３、第４トランジスタＭ４のバイアス電圧Ｖｂ１、Ｖｂ２の電圧範囲は、第１電流源１２の電圧降下Ｖ_ＳＡＴ、第１トランジスタＭ１（Ｍ２）の電圧降下Ｖ_ＳＡＴ、および第３トランジスタＭ３（Ｍ４）のゲートソース間電圧Ｖ_ＧＳの合計を考慮して決めればよい。
Ｖｂ１≒Ｖｂ２≒２×Ｖ_ＳＡＴ＋Ｖ_ＧＳ …（４）
図２は、ダイオードを２個スタックすることにより、式（４）を満たすバイアス電圧が生成されている状態を想定しているが、式（４）で与えられるバイアス電圧がもっと高い場合には、ダイオードを３個以上スタックしてもよいし、反対に、バイアス電圧がもっと低い場合には、ダイオードを１個としてもよい。

【0051】

（変形例２）
実施の形態では、ＰＮ接合ダイオードを利用する場合を説明したが、ＭＯＳＦＥＴのゲートドレインを結線したＭＯＳダイオードを利用してもよい。この場合、ＭＯＳＦＥＴはＶ_ＤＳ＞Ｖ_ＧＳ−Ｖ_ＴＨが成り立つ活性領域（飽和領域）で動作し、強反転領域（Ｖ_ＧＳ＞Ｖ_Ｔ）を仮定すると、式（２）に代えて、以下の式（５）が利用できる。Ｖ_ＴＨはＭＯＳＦＥＴのゲートソースしきい値電圧である。
Ｉ３＝Ｇ×（Ｖ_Ｆ１−Ｖ_ＴＨ）^２ …（５）
ただしＧ＝μＣ_ＯＸ／２・Ｗ／Ｌ
式（１）および式（５）から、ＭＯＳダイオードの順方向電圧Ｖ_Ｆ１は、式（６）で表される。
Ｖ_Ｆ１＝√（Ｉ３／Ｇ）＋Ｖ_ＴＨ＝√（ｎ×ｇ_ｍ１×Ｖ_Ｄ１／Ｇ）＋Ｖ_ＴＨ …（６）

【0052】

ＭＯＳダイオードを用いた場合、第３トランジスタＭ３のゲートに供給される電圧の変動幅は、第１トランジスタＭ１のドレイン電圧Ｖ_Ｄ１の変動幅が平方根で圧縮されたものとなる。したがって図１の差動増幅器２ｒと比べて、動作点を安定化することができる。

【0053】

（変形例３）
図４（ａ）、（ｂ）は、バイアス回路３６の変形例を示す回路図である。ここでは、差動の片側のみを示す。図４（ａ）のバイアス回路３６ａは、ダイオードに加えて、ダイオードと直列なインピーダンス素子Ｒ１を含む。インピーダンス素子は、抵抗、トランジスタを用いた電流源などが利用可能である。この変形例では、
Ｖｂ１＝Ｖ_Ｆ１＋Ｉ３×Ｒ１
が成り立つ。

【0054】

図４（ｂ）のバイアス回路３６ｂは、ダイオードに加えて、ダイオードと直列な定電圧素子３８を含む。定電圧素子３８は、電圧源や、トランジスタ、ダイオードが例示される。この変形例では、
Ｖｂ１＝Ｖ_Ｆ１＋ΔＶ
が成り立つ。

【0055】

ＰＮ接合ダイオードと、ＭＯＳダイオードをスタックして、バイアス回路３６を構成してもよい。

【0056】

（変形例３）
実施の形態では、差動増幅器が演算増幅器である場合を説明したが、差動増幅器はトランスコンダクタンスアンプであってもよい。また、実施の形態では完全差動型について説明したが、シングルエンドにも適用可能である。

【0057】

（変形例４）
実施の形態では、差動入力対のトランジスタＭ１、Ｍ２がＮチャンネルの場合を説明したが、これらをＰチャンネルとしてもよい。この場合、図２において、ＰチャンネルとＮチャンネルを入れ替え、天地を反転した構成としてもよい。

【0058】

（変形例５）
実施の形態では、差動増幅器２の用途として、ΔΣＡ／Ｄコンバータについて説明したが、差動増幅器２はこれに限定されることなくさまざまな用途に利用可能である。

【0059】

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

【符号の説明】

【0060】

２…差動増幅器、１０…第１差動対、１２…第１電流源、２０…ゲインブースト回路、２２…トランスコンダクタンス回路、２４…電流源、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、３２…トランスコンダクタンス回路、３４…カレントミラー回路、３６…バイアス回路、Ｄ１…第１ダイオード、Ｄ２２…第２ダイオード、４０…第２差動対、４２…第２電流源。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】