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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6234441
(24)【登録日】2017年11月2日
(45)【発行日】2017年11月22日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
G01R 31/26 20140101AFI20171113BHJP
G01R 1/067 20060101ALI20171113BHJP
H01R 33/76 20060101ALI20171113BHJP
【ＦＩ】
G01R31/26 Z
G01R31/26 J
G01R1/067 B
H01R33/76 502C
H01R33/76 503B
H01R33/76 505B
【請求項の数】12
【全頁数】47
(21)【出願番号】特願2015-511033(P2015-511033)
(86)(22)【出願日】2013年4月11日
(86)【国際出願番号】JP2013060967
(87)【国際公開番号】WO2014167693
(87)【国際公開日】20141016
【審査請求日】2015年9月2日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】石井 稔二
(72)【発明者】
【氏名】槇平 尚宏
(72)【発明者】
【氏名】岩崎 秀和
(72)【発明者】
【氏名】松橋 潤
【審査官】
菅藤 政明
(56)【参考文献】
【文献】
特開２００５−３１０９０７（ＪＰ，Ａ）
【文献】
特開２００７−９６１９６（ＪＰ，Ａ）
【文献】
特開２００２−７１７４８（ＪＰ，Ａ）
【文献】
特開２０００−２２８２６２（ＪＰ，Ａ）
【文献】
特開平９−２２３５５６（ＪＰ，Ａ）
【文献】
特開２００５−２７７１６８（ＪＰ，Ａ）
【文献】
特開２０１０−２７３５４１（ＪＰ，Ａ）
【文献】
特開２０１２−２２０４３８（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０１Ｒ ３１／２６
Ｇ０１Ｒ １／０６７
Ｈ０１Ｒ ３３／７６
(57)【特許請求の範囲】
【請求項1】
以下の工程を含む、半導体装置の製造方法：
（ａ）ＤＣ／ＤＣコンバータを構成するローサイドＭＯＳＦＥＴを有する第１半導体チップ、前記第１半導体チップの平面サイズよりも小さな平面サイズから成り、かつ、前記ＤＣ／ＤＣコンバータを構成するハイサイドＭＯＳＦＥＴを有する第２半導体チップ、前記ローサイドＭＯＳＦＥＴのソースと電気的に接続された第１外部端子、前記ローサイドＭＯＳＦＥＴのドレインおよび前記ハイサイドＭＯＳＦＥＴのソースのそれぞれと電気的に接続された第２外部端子、前記ハイサイドＭＯＳＦＥＴのドレインと電気的に接続された第３外部端子、前記第１外部端子の第１面、前記第２外部端子の第２面および前記第３外部端子の第３面が露出するように前記第１半導体チップおよび前記第２半導体チップを封止する封止体、前記封止体から露出する前記第１外部端子の前記第１面に形成された第１導体膜、前記封止体から露出する前記第２外部端子の前記第２面に形成された第２導体膜、および前記封止体から露出する前記第３外部端子の前記第３面に形成された第３導体膜を備えた被検査デバイスと、収納部、第１ソケット端子、第２ソケット端子および第３ソケット端子を備えたソケットと、をそれぞれ準備する工程、
ここで、
前記第１ソケット端子および前記第２ソケット端子のそれぞれは、断面視において、第１支持部を有する第１本体部と、前記第１支持部と接続され、かつ、前記第１支持部の厚さ方向に沿って突き出た第１先端部を含む第１板状部位と、前記第１先端部に一体的に設けられた複数の突起部と、を有し、
前記複数の突起部のそれぞれの表面には、前記複数の突起部のそれぞれよりもその突出量が小さい複数の微細突起が形成されており、
前記複数の突起部は、第１突起部と、前記第１突起部よりも前記第１支持部側に形成され、かつ、断面視における前記第１突起部の高さよりも低い高さから成る第２突起部と、を有し、
前記第３ソケット端子は、断面視において、第２支持部を有する第２本体部と、前記第２支持部と接続され、かつ、前記第２支持部の厚さ方向に沿って突き出た第２先端部を含む第２板状部位と、を有し、
（ｂ）前記（ａ）工程の後、前記被検査デバイスを前記ソケットの前記収納部内に配置し、前記ソケットに設けられた前記第１ソケット端子の前記第１突起部を前記第１導体膜に、前記ソケットに設けられた前記第２ソケット端子の前記第１突起部を前記第２導体膜に、前記ソケットに設けられた前記第３ソケット端子の前記第２先端部を前記第３導体膜に、それぞれ接触させる工程、
（ｃ）前記（ｂ）工程の後、前記被検査デバイスの厚さ方向に沿って前記被検査デバイスに荷重を加えることで、前記第１外部端子の前記第１面に沿って前記第１ソケット端子の前記第１突起部を、前記第２外部端子の前記第２面に沿って前記第２ソケット端子の前記第１突起部を、前記第３外部端子の前記第３面に沿って前記第３ソケット端子の前記第２先端部を、それぞれ滑走させ、前記第１ソケット端子の前記第２突起部を前記第１導体膜に、前記第２ソケット端子の前記第２突起部を前記第２導体膜に、それぞれ接触させる工程、
（ｄ）前記（ｃ）工程の後、前記第１半導体チップの電気特性を検査する場合は、前記第１ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第１ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第１導体膜に、前記第２ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第２ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第２導体膜に、前記第３ソケット端子の前記第２先端部が前記第３導体膜に、それぞれ接触した状態で、前記第１ソケット端子と前記第２ソケット端子との間に第１の電流値を第１の時間印加し、前記第２半導体チップの電気特性を検査する場合は、前記第１ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第１ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第１導体膜に、前記第２ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第２ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第２導体膜に、前記第３ソケット端子の前記第２先端部が前記第３導体膜に、それぞれ接触した状態で、前記第２ソケット端子と前記第３ソケット端子との間に、前記第１の電流値よりも小さな第２の電流値を第２の時間印加する工程。
（ａ）ＤＣ／ＤＣコンバータを構成するローサイドＭＯＳＦＥＴを有する第１半導体チップ、前記第１半導体チップの平面サイズよりも小さな平面サイズから成り、かつ、前記ＤＣ／ＤＣコンバータを構成するハイサイドＭＯＳＦＥＴを有する第２半導体チップ、前記ローサイドＭＯＳＦＥＴのソースと電気的に接続された第１外部端子、前記ローサイドＭＯＳＦＥＴのドレインおよび前記ハイサイドＭＯＳＦＥＴのソースのそれぞれと電気的に接続された第２外部端子、前記ハイサイドＭＯＳＦＥＴのドレインと電気的に接続された第３外部端子、前記第１外部端子の第１面、前記第２外部端子の第２面および前記第３外部端子の第３面が露出するように前記第１半導体チップおよび前記第２半導体チップを封止する封止体、前記封止体から露出する前記第１外部端子の前記第１面に形成された第１導体膜、前記封止体から露出する前記第２外部端子の前記第２面に形成された第２導体膜、および前記封止体から露出する前記第３外部端子の前記第３面に形成された第３導体膜を備えた被検査デバイスと、収納部、第１ソケット端子、第２ソケット端子および第３ソケット端子を備えたソケットと、をそれぞれ準備する工程、
ここで、
前記第１ソケット端子および前記第２ソケット端子のそれぞれは、断面視において、第１支持部を有する第１本体部と、前記第１支持部と接続され、かつ、前記第１支持部の厚さ方向に沿って突き出た第１先端部を含む第１板状部位と、前記第１先端部に一体的に設けられた複数の突起部と、を有し、
前記複数の突起部のそれぞれの表面には、前記複数の突起部のそれぞれよりもその突出量が小さい複数の微細突起が形成されており、
前記複数の突起部は、第１突起部と、前記第１突起部よりも前記第１支持部側に形成され、かつ、断面視における前記第１突起部の高さよりも低い高さから成る第２突起部と、を有し、
前記第３ソケット端子は、断面視において、第２支持部を有する第２本体部と、前記第２支持部と接続され、かつ、前記第２支持部の厚さ方向に沿って突き出た第２先端部を含む第２板状部位と、を有し、
（ｂ）前記（ａ）工程の後、前記被検査デバイスを前記ソケットの前記収納部内に配置し、前記ソケットに設けられた前記第１ソケット端子の前記第１突起部を前記第１導体膜に、前記ソケットに設けられた前記第２ソケット端子の前記第１突起部を前記第２導体膜に、前記ソケットに設けられた前記第３ソケット端子の前記第２先端部を前記第３導体膜に、それぞれ接触させる工程、
（ｃ）前記（ｂ）工程の後、前記被検査デバイスの厚さ方向に沿って前記被検査デバイスに荷重を加えることで、前記第１外部端子の前記第１面に沿って前記第１ソケット端子の前記第１突起部を、前記第２外部端子の前記第２面に沿って前記第２ソケット端子の前記第１突起部を、前記第３外部端子の前記第３面に沿って前記第３ソケット端子の前記第２先端部を、それぞれ滑走させ、前記第１ソケット端子の前記第２突起部を前記第１導体膜に、前記第２ソケット端子の前記第２突起部を前記第２導体膜に、それぞれ接触させる工程、
（ｄ）前記（ｃ）工程の後、前記第１半導体チップの電気特性を検査する場合は、前記第１ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第１ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第１導体膜に、前記第２ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第２ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第２導体膜に、前記第３ソケット端子の前記第２先端部が前記第３導体膜に、それぞれ接触した状態で、前記第１ソケット端子と前記第２ソケット端子との間に第１の電流値を第１の時間印加し、前記第２半導体チップの電気特性を検査する場合は、前記第１ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第１ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第１導体膜に、前記第２ソケット端子の前記第１突起部の前記表面に形成された前記複数の微細突起および前記第２ソケット端子の前記第２突起部の前記表面に形成された前記複数の微細突起が前記第２導体膜に、前記第３ソケット端子の前記第２先端部が前記第３導体膜に、それぞれ接触した状態で、前記第２ソケット端子と前記第３ソケット端子との間に、前記第１の電流値よりも小さな第２の電流値を第２の時間印加する工程。
【請求項2】
請求項１に記載の半導体装置の製造方法において、
前記第１半導体チップの電気特性を検査する工程では、前記第１ソケット端子は入力端子として、前記第２ソケット端子は出力端子として、それぞれ機能し、
前記第２半導体チップの電気特性を検査する工程では、前記第２ソケット端子は入力端子として、前記第３ソケット端子は出力端子として、それぞれ機能する、半導体装置の製造方法。
前記第１半導体チップの電気特性を検査する工程では、前記第１ソケット端子は入力端子として、前記第２ソケット端子は出力端子として、それぞれ機能し、
前記第２半導体チップの電気特性を検査する工程では、前記第２ソケット端子は入力端子として、前記第３ソケット端子は出力端子として、それぞれ機能する、半導体装置の製造方法。
【請求項3】
請求項１に記載の半導体装置の製造方法において、
前記第２の時間は、前記第１の時間と同一である、半導体装置の製造方法。
前記第２の時間は、前記第１の時間と同一である、半導体装置の製造方法。
【請求項4】
請求項１に記載の半導体装置の製造方法において、
前記被検査デバイスは、さらに、
前記第１半導体チップの平面サイズよりも小さな平面サイズの第３半導体チップと、
前記第３半導体チップと電気的に接続された第４外部端子と、
前記第４外部端子の第４面が露出するように前記第３半導体チップを封止する前記封止体と、
前記第４外部端子の前記第４面に形成された第４導体膜と、
を有し、
前記第３半導体チップの電気特性を検査する工程では、前記ソケットに設けられた第４ソケット端子を前記第４導体膜に接触させ、
前記第４ソケット端子は、
第３支持部を有する第３本体部と、
前記第３支持部と接続され、かつ、前記被検査デバイスの配置側に突き出た第３先端部を含む第３板状部位と、
を有する、半導体装置の製造方法。
前記被検査デバイスは、さらに、
前記第１半導体チップの平面サイズよりも小さな平面サイズの第３半導体チップと、
前記第３半導体チップと電気的に接続された第４外部端子と、
前記第４外部端子の第４面が露出するように前記第３半導体チップを封止する前記封止体と、
前記第４外部端子の前記第４面に形成された第４導体膜と、
を有し、
前記第３半導体チップの電気特性を検査する工程では、前記ソケットに設けられた第４ソケット端子を前記第４導体膜に接触させ、
前記第４ソケット端子は、
第３支持部を有する第３本体部と、
前記第３支持部と接続され、かつ、前記被検査デバイスの配置側に突き出た第３先端部を含む第３板状部位と、
を有する、半導体装置の製造方法。
【請求項5】
請求項４に記載の半導体装置の製造方法において、
前記第４ソケット端子に設けられている前記第３板状部位の前記第３先端部には、前記複数の突起部が形成されていない、半導体装置の製造方法。
前記第４ソケット端子に設けられている前記第３板状部位の前記第３先端部には、前記複数の突起部が形成されていない、半導体装置の製造方法。
【請求項6】
請求項４に記載の半導体装置の製造方法において、
前記第３半導体チップには、前記ローサイドＭＯＳＦＥＴのオン／オフ制御、および、前記ハイサイドＭＯＳＦＥＴのオン／オフ制御を行なう制御回路が形成されている、半導体装置の製造方法。
前記第３半導体チップには、前記ローサイドＭＯＳＦＥＴのオン／オフ制御、および、前記ハイサイドＭＯＳＦＥＴのオン／オフ制御を行なう制御回路が形成されている、半導体装置の製造方法。
【請求項7】
請求項１に記載の半導体装置の製造方法において、
前記第１半導体チップは、第１チップ搭載部の表面上に配置され、
前記表面とは反対側の前記第１チップ搭載部の裏面は、前記封止体から露出し、
前記第１半導体チップの電気特性を検査する工程では、前記第１チップ搭載部の前記裏面に、前記第１ソケット端子および前記第２ソケット端子のそれぞれとは形状が異なる別のテスト端子を接触させ、さらに、前記被検査デバイスの厚さ方向に沿って前記被検査デバイスに荷重を加えることで、前記テスト端子を前記被検査デバイスの厚さ方向に沿って摺動させる、半導体装置の製造方法。
前記第１半導体チップは、第１チップ搭載部の表面上に配置され、
前記表面とは反対側の前記第１チップ搭載部の裏面は、前記封止体から露出し、
前記第１半導体チップの電気特性を検査する工程では、前記第１チップ搭載部の前記裏面に、前記第１ソケット端子および前記第２ソケット端子のそれぞれとは形状が異なる別のテスト端子を接触させ、さらに、前記被検査デバイスの厚さ方向に沿って前記被検査デバイスに荷重を加えることで、前記テスト端子を前記被検査デバイスの厚さ方向に沿って摺動させる、半導体装置の製造方法。
【請求項8】
請求項７に記載の半導体装置の製造方法において、
前記被検査デバイスを前記ソケット内に配置することで、前記第１チップ搭載部は、前記第２ソケット端子と電気的に接続され、
前記テスト端子は、電圧センス用端子であり、
前記（ｄ）工程では、前記第１チップ搭載部の前記裏面に接触させた前記テスト端子から取得した電圧信号に基づいて、前記第１半導体チップの電気特性を検査する、半導体装置の製造方法。
前記被検査デバイスを前記ソケット内に配置することで、前記第１チップ搭載部は、前記第２ソケット端子と電気的に接続され、
前記テスト端子は、電圧センス用端子であり、
前記（ｄ）工程では、前記第１チップ搭載部の前記裏面に接触させた前記テスト端子から取得した電圧信号に基づいて、前記第１半導体チップの電気特性を検査する、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記テスト端子は、ポゴピンから構成されており、
前記テスト端子と前記第１チップ搭載部との接触面積は、前記第１ソケット端子と前記第１外部端子との接触面積および前記第２ソケット端子と前記第２外部端子との接触面積よりも小さい、半導体装置の製造方法。
前記テスト端子は、ポゴピンから構成されており、
前記テスト端子と前記第１チップ搭載部との接触面積は、前記第１ソケット端子と前記第１外部端子との接触面積および前記第２ソケット端子と前記第２外部端子との接触面積よりも小さい、半導体装置の製造方法。
【請求項10】
請求項１に記載の半導体装置の製造方法において、
前記第１の電流値は、２Ａ以上である、半導体装置の製造方法。
前記第１の電流値は、２Ａ以上である、半導体装置の製造方法。
【請求項11】
請求項１に記載の半導体装置の製造方法において、
前記第１導体膜、前記第２導体膜および前記第３導体膜のそれぞれは、鉛の含有量が０．１重量％以下である鉛フリー半田から成る、半導体装置の製造方法。
前記第１導体膜、前記第２導体膜および前記第３導体膜のそれぞれは、鉛の含有量が０．１重量％以下である鉛フリー半田から成る、半導体装置の製造方法。
【請求項12】
請求項１に記載の半導体装置の製造方法において、
前記第１外部端子は、前記第１半導体チップとクリップを介して接続されている、半導体装置の製造方法。
前記第１外部端子は、前記第１半導体チップとクリップを介して接続されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、半導体装置の電気的特性を検査する工程を含む半導体装置の製造方法に関する。【背景技術】
【0002】
特開２０１０−６７７５５号公報（特許文献１）には、ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、ローサイドＭＯＳＦＥＴと、制御回路と、を含む半導体装置が記載されている。【0003】
特開２００２−７１７１６号公報（特許文献２）には、ＩＣソケットのコンタクトピン上に圧縮コイルバネを横に寝かせた状態で取り付ける技術が記載されている。【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０−６７７５５号公報
【特許文献2】特開２００２−７１７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体装置の製造工程では、半導体装置の電気的特性を検査する検査工程が存在する。この検査工程では、例えば、半導体装置に設けられているリードにソケット端子を接触させ、このソケット端子からリードに電流を流す。この場合、リードと電気的に接続されている半導体チップに電流が供給され、半導体チップ内に形成されている半導体素子などの電気的特性が検査される。このとき、本発明者の検討の結果、特に、供給される電流量が増加すると、リードとソケット端子の接続態様によっては、半導体装置の外観不良に代表される歩留り低下や、ソケット端子の短寿命化が引き起こされることが判明した。したがって、半導体装置の歩留り向上やソケット端子の長寿命化を図る観点から、リードとソケット端子との接続態様を工夫することが望まれている。【0006】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。【課題を解決するための手段】
【0007】
一実施の形態における半導体装置の製造方法は、半導体装置の電気的特性を検査する工程を含む。この工程において、半導体装置に設けられている外部端子と接触させるソケット端子の少なくとも一部を、支持部を有する本体部と、支持部と接続され、かつ、被検査デバイスの配置側に突き出た先端部を含む板状部位と、先端部に一体的に設けられた複数の突起部と、を有するように構成する。【発明の効果】
【0008】
一実施の形態によれば、半導体装置の歩留り向上を図ることができる。【0009】
また、一実施の形態によれば、ソケット端子の長寿命化を図ることができる。【図面の簡単な説明】
【0010】
【図1】降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。
【図2】ハイサイドＭＯＳトランジスタとローサイドＭＯＳトランジスタのタイミングチャートを示す図である。
【図3】実施の形態における半導体装置の実装構成を示す図である。
【図4】実施の形態における半導体装置を下面（裏面）から見た平面図である。
【図5】実施の形態における半導体装置の内部構成を示す図である。
【図6】（Ａ）は、リードフレームの模式的な全体構成を示す図であり、（Ｂ）は、（Ａ）に示すリードフレームの一部分が拡大して示す図であり、（Ｃ）は（Ｂ）に示すリードフレームの一部分をさらに拡大して示す図である。
【図7】実施の形態における半導体装置の製造工程を示す平面図である。
【図16】パワーＭＯＳトランジスタの断面構成例を示す図である。
【図17】ＤＣ／ＤＣコンバータを構成するハイサイドＭＯＳチップの熱抵抗を評価するテスト工程の流れを示すフローチャートである。
【図18】ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、および、制御回路を含む回路ブロック図であって、室温状態でのボディダイオードのＶＦを測定する図である。
【図19】ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、および、制御回路を含む回路ブロック図であって、ハイサイドＭＯＳトランジスタに加熱電流を流す図である。
【図20】ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、および、制御回路を含む回路ブロック図であって、加熱状態でのボディダイオードのＶＦを測定する図である。
【図21】ＤＣ／ＤＣコンバータを構成するローサイドＭＯＳチップの熱抵抗を評価するテスト工程の流れを示すフローチャートである。
【図22】ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、および、制御回路を含む回路ブロック図であって、室温状態でのボディダイオードのＶＦを測定する図である。
【図23】ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、および、制御回路を含む回路ブロック図であって、ローサイドＭＯＳトランジスタに加熱電流を流す図である。
【図24】ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、および、制御回路を含む回路ブロック図であって、加熱状態でのボディダイオードのＶＦを測定する図である。
【図25】テスト工程の模式的な実施態様を示す断面図である。
【図26】リードの外観不良やソケット端子の短寿命化が引き起こされるメカニズムを説明するフローチャートである。
【図27】リードの外観不良の一例を示す模式図である。
【図28】実施の形態におけるテスト工程で使用されるテストソケットの構成を示す平面図である。
【図29】テストソケットに被検査デバイスを配置した状態を示す断面図である。
【図30】実施の形態におけるソケット端子の構成を示す断面図である。
【図32】リードとソケット端子との接続態様を拡大して示す図である。
【図33】リードとソケット端子との接続態様を拡大して示す図である。
【図34】被検査デバイスを押圧した状態を示す断面図である。
【図35】リードとソケット端子との接続態様を拡大して示す図である。
【図36】リードとソケット端子との接続態様を拡大して示す図である。
【図37】ハイサイドＭＯＳチップの熱抵抗を評価するテスト工程における電流経路を示す図である。
【図38】ローサイドＭＯＳチップの熱抵抗を評価するテスト工程における電流経路を示す図である。
【図39】実施の形態における代表的な効果を説明する図である。
【図40】実施の形態におけるテスト工程を実施した後の半導体装置の裏面を示す図である。
【図41】樹脂から露出するリードの表面状態の一例を示す図である。
【図42】樹脂から露出するリードの表面状態の他の一例を示す図である。
【図43】ハイサイドＭＯＳチップとローサイドＭＯＳチップだけが搭載された半導体装置の内部構成を示す平面図である。
【図44】ローサイドＭＯＳチップだけが搭載された半導体装置の内部構成を示す平面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。【0012】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。【0013】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。【0014】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。【0015】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。【0016】
（実施の形態）＜ＤＣ／ＤＣコンバータの回路構成および動作＞
図１は、降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。図１に示すように、降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１とグランド（基準電位）ＧＮＤとの間にハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬが直列接続されている。そして、ハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬとの間のノードＮＡと負荷ＲＬ側のグランドＧＮＤとの間にインダクタＬと負荷ＲＬが直列接続されており、負荷ＲＬと並列にコンデンサＣが接続されている。
【0017】
また、ハイサイドＭＯＳトランジスタＱＨのゲート電極、および、ローサイドＭＯＳトランジスタＱＬのゲート電極は、制御回路ＣＣに接続されており、制御回路ＣＣによって、ハイサイドＭＯＳトランジスタＱＨのオン／オフ動作、および、ローサイドＭＯＳトランジスタＱＬのオン／オフ動作が制御される。具体的に、制御回路ＣＣは、ハイサイドＭＯＳトランジスタＱＨをオンする際には、ローサイドＭＯＳトランジスタＱＬをオフし、ハイサイドＭＯＳトランジスタＱＨをオフする際には、ローサイドＭＯＳトランジスタＱＬをオンするように制御する。【0018】
ここで、例えば、ハイサイドＭＯＳトランジスタＱＨがオンし、ローサイドＭＯＳトランジスタＱＬがオフしている場合、入力端子ＴＥ１からハイサイドＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、ハイサイドＭＯＳトランジスタＱＨがオフし、ローサイドＭＯＳトランジスタＱＬがオンすると、まず、ハイサイドＭＯＳトランジスタＱＨがオフすることから、入力端子ＴＥ１からハイサイドＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに流れる電流が遮断される。すなわち、インダクタＬに流れる電流が遮断される。ところが、インダクタＬにおいては、電流が減少（遮断）すると、インダクタＬを流れる電流を維持しようとする。このとき、ローサイドＭＯＳトランジスタＱＬがオンしていることから、今度は、グランドＧＮＤからローサイドＭＯＳトランジスタＱＬおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、再び、ハイサイドＭＯＳトランジスタＱＨをオンし、ローサイドＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図１に示す降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１に入力電圧Ｖｉｎを入力すると、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力されることになる。【0019】
以下では、上述したスイッチング動作を繰り返すことにより、入力端子ＴＥ１に入力電圧Ｖｉｎを入力した場合、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力される理由について簡単に説明する。なお、以下では、インダクタＬを流れる電流が断続しないものとして取り扱うことにする。【0020】
まず、ハイサイドＭＯＳトランジスタＱＨは、制御回路ＣＣによる制御により、オン期間ＴＯＮおよびオフ期間ＴＯＦＦでスイッチング動作するものとする。この場合のスイッチング周波数は、ｆ＝１／（ＴＯＮ＋ＴＯＦＦ）となる。【0021】
ここで、例えば、図１において、負荷ＲＬと並列に挿入されているコンデンサＣは、出力電圧Ｖｏｕｔを短時間に大きく変動させない機能を有している。つまり、図１に示す降圧型ＤＣ／ＤＣコンバータでは、負荷ＲＬと並列に比較的大きな容量値のコンデンサＣを挿入するため、定常状態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は、出力電圧Ｖｏｕｔに比べて小さい値になる。このため、スイッチング動作の１周期内での出力電圧Ｖｏｕｔの変動は無視できるものとする。【0022】
最初に、ハイサイドＭＯＳトランジスタＱＨがオンしている場合を考える。このとき、出力電圧Ｖｏｕｔが１周期内で変動しないものと仮定しているため、インダクタＬにかかる電圧は、（Ｖｉｎ−Ｖｏｕｔ）で一定と見なすことができる。この結果、インダクタＬのインダクタンスをＬ１とすると、オン期間ＴＯＮにおける電流の増加分ΔＩｏｎは、式（１）で与えられる。【0023】
ΔＩｏｎ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１×ＴＯＮ ・・・（１）【0024】
次に、ハイサイドＭＯＳトランジスタＱＨがオフしている場合を考える。この場合、ローサイドＭＯＳトランジスタＱＬがオンしていることから、インダクタＬにかかる電圧は、０−Ｖｏｕｔ＝−Ｖｏｕｔとなる。したがって、オフ期間ＴＯＦＦにおける電流の増加分ΔＩＯＦＦは、式（２）で与えられる。【0025】
ΔＩＯＦＦ＝−Ｖｏｕｔ／Ｌ１×ＴＯＦＦ ・・・（２）【0026】
このとき、定常状態となると、インダクタＬを流れる電流は、スイッチング動作の１周期の間に増減しないことになる。言い換えれば、１周期の間にインダクタＬに流れる電流が増減する場合、まだ定常状態に達していないことを意味する。したがって、定常状態では、式（３）が成立する。【0027】
ΔＩｏｎ＋ΔＩＯＦＦ＝０ ・・・（３）【0028】
この式（３）に式（１）の関係および式（２）の関係を代入すると、以下に示す式（４）を得ることができる。【0029】
Ｖｏｕｔ＝Ｖｉｎ×ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ） ・・・（４）【0030】
この式（４）において、ＴＯＮ≧０、および、ＴＯＦＦ≧０であることから、Ｖｏｕｔ＜Ｖｉｎであることがわかる。すなわち、図１に示す降圧型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力する回路であることがわかる。そして、式（４）から制御回路ＣＣによるスイッチング動作を制御することにより、オン期間ＴＯＮとオフ期間ＴＯＦＦを変化させることで、入力電圧Ｖｉｎよりも低い任意の出力電圧Ｖｏｕｔを得ることができることがわかる。特に、オン期間ＴＯＮとオフ期間ＴＯＦＦとが一定になるように制御すれば、一定の出力電圧Ｖｏｕｔを得ることができる。【0031】
以上のようにして、図１に示す降圧型ＤＣ／ＤＣコンバータによれば、制御回路ＣＣで、ハイサイドＭＯＳトランジスタＱＨのオン／オフ動作、および、ローサイドＭＯＳトランジスタＱＬのオン／オフ動作を制御することにより、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力できることがわかる。【0032】
図２は、ハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬのタイミングチャートを示す図である。図２において、オン期間Ｔｏｎは、ハイサイドＭＯＳトランジスタＱＨがオンしている時間を示しており、オフ期間ＴＯＦＦは、ハイサイドＭＯＳトランジスタＱＨがオフしている時間を示している。このとき、図２に示すように、ハイサイドＭＯＳトランジスタＱＨがオンしている場合、ローサイドＭＯＳトランジスタＱＬはオフし、ハイサイドＭＯＳトランジスタＱＨがオフしている場合、ローサイドＭＯＳトランジスタＱＬはオンしていることがわかる。したがって、オン期間Ｔｏｎは、ローサイドＭＯＳトランジスタＱＬがオフしている時間を示しており、オフ期間ＴＯＦＦは、ローサイドＭＯＳトランジスタＱＬがオンしている時間を示しているということもできる。【0033】
ここで、上述した式（４）に示すように、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔを充分に低くする場合には、オン期間Ｔｏｎが短くなる。言い換えれば、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔを充分に低くする場合には、オフ期間ＴＯＦＦを長くする必要がある。このことから、入力電圧Ｖｉｎに対して、出力電圧Ｖｏｕｔを充分に低くすることを考えると、ハイサイドＭＯＳトランジスタＱＨをオフしているオフ期間ＴＯＦＦが長くなるように制御回路ＣＣによって制御する必要がある。言い換えれば、ハイサイドＭＯＳトランジスタＱＨをオフしているオフ期間ＴＯＦＦが長くなるということは、ローサイドＭＯＳトランジスタＱＬのオン期間が長くなることを意味する。したがって、特に、出力電圧Ｖｏｕｔを充分に低くする場合、ローサイドＭＯＳトランジスタＱＬのオン期間が長くなることから、ＤＣ／ＤＣコンバータの効率を向上させる観点を考慮すると、ローサイドＭＯＳトランジスタＱＬのオン抵抗を充分に小さくする必要があることがわかる。【0034】
＜平面サイズの概略関係＞通常、ＤＣ／ＤＣコンバータにおいては、ハイサイドＭＯＳトランジスタＱＨを形成した半導体チップと、ローサイドＭＯＳトランジスタＱＬを形成した半導体チップと、制御回路ＣＣを形成した半導体チップとを別々に備える構成が採用されている。
【0035】
ここで、上述したように、ローサイドＭＯＳトランジスタＱＬでは、オン抵抗の低減を充分に考慮する必要があり、この結果、一般的に、ＤＣ／ＤＣコンバータを構成するそれぞれの半導体チップの平面サイズ（外形寸法）については、以下に示す関係が成立する。【0036】
すなわち、通常、ＤＣ／ＤＣコンバータでは、ハイサイドＭＯＳトランジスタＱＨが形成されている半導体チップの平面サイズよりも、ローサイドＭＯＳトランジスタＱＬが形成されている半導体チップの平面サイズが大きくなっている。なぜなら、半導体チップの平面サイズを大きくすることによって、ローサイドＭＯＳトランジスタＱＬにおける単位トランジスタの並列数を増加させることができ、これによって、ローサイドＭＯＳトランジスタＱＬのオン抵抗を充分に小さくすることができるからである。【0037】
このように、特に、入力電圧Ｖｉｎに比べて出力電圧Ｖｏｕｔを充分に低くするＤＣ／ＤＣインバータでは、ローサイドＭＯＳトランジスタＱＬを形成した半導体チップの平面サイズが、ハイサイドＭＯＳトランジスタＱＨを形成した半導体チップの平面サイズよりも大きくなっている。一方、制御回路ＣＣを形成した半導体チップは、ハイサイドＭＯＳトランジスタＱＨを形成した半導体チップや、ローサイドＭＯＳトランジスタＱＬを形成した半導体チップのように大きな電流を流すことはない。つまり、制御回路ＣＣを構成する集積回路は、ハイサイドＭＯＳトランジスタＱＨのオン／オフ動作、および、ローサイドＭＯＳトランジスタＱＬのオン／オフ動作を制御するものである。このため、制御回路ＣＣを形成した半導体チップの平面サイズは、ハイサイドＭＯＳトランジスタＱＨを形成した半導体チップの平面サイズや、ローサイドＭＯＳトランジスタＱＬを形成した半導体チップの平面サイズよりも小さくなっている。【0038】
以上のことから、ＤＣ／ＤＣコンバータでは、ローサイドＭＯＳトランジスタＱＬを形成した半導体チップの平面サイズが一番大きく、続いて、ハイサイドＭＯＳトランジスタＱＨを形成した半導体チップの平面サイズが２番目に大きく、制御回路ＣＣを形成した半導体チップの平面サイズが最も小さくなることになる。【0039】
＜ＤＣ／ＤＣコンバータの実装構成＞以下では、具体的に、ＤＣ／ＤＣコンバータの実装構成について詳細に説明することにする。
【0040】
上述したＤＣ／ＤＣコンバータに含まれる制御回路ＣＣ、ローサイドＭＯＳトランジスタＱＬ、および、ハイサイドＭＯＳトランジスタＱＨは、例えば、１パッケージ化した半導体装置として製品化される。この１パッケージ化した半導体装置は、図１に示すインダクタＬやコンデンサＣを含んでいないため、ＤＣ／ＤＣコンバータの一部を構成する半導体装置であるが、便宜上、ＤＣ／ＤＣコンバータを構成する半導体装置と呼ぶこともある。なお、本明細書で説明する半導体装置は、半導体パッケージと呼ぶ場合もあるが、これらの用語は同一の意味で使用している。【0041】
半導体装置（半導体パッケージ）は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（本明細書では、ＭＯＳＦＥＴをＭＯＳトランジスタと呼ぶ場合もある）などの半導体素子を形成した半導体チップを含んでいる。半導体装置（半導体パッケージ）には、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。【0042】
半導体装置（半導体パッケージ）の構造（形態）には、例えば、ＢＧＡ（Ball Grid Array）やＱＦＰ（Quad Flat Package）やＱＦＮ（Quad Flat Non-leaded Package）などのように様々な種類がある。このような多様なパッケージ形態のうち、例えば、上述したＤＣ／ＤＣコンバータの一部を構成する半導体装置は、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮからなる半導体装置の実装構成について説明する。【0043】
図３は、本実施の形態における半導体装置ＰＫ１の実装構成を示す図である。図３において、中央に示されている図は、半導体装置ＰＫ１を上面（表面）から見た平面図であり、四方のそれぞれに側面図が示されている。図３に示すように、本実施の形態における半導体装置ＰＫ１は、矩形形状をした樹脂ＭＲで覆われている。そして、側面図を見てわかるように、半導体装置ＰＫ１の側面には、樹脂ＭＲからリードＬＤが露出していることがわかる。ここで、本明細書では、リードを外部端子と呼ぶ場合がある。【0044】
なお、本実施の形態では、半導体装置ＰＫ１の形状が矩形、言い換えると、樹脂（封止体）ＭＲの側面が、この樹脂ＭＲの側面から露出するリードＬＤの露出面（切断面）と同一平面（面一）である、所謂一括モールド品について説明するが、これに限らない。すなわち、樹脂ＭＲの形状は、リードＬＤの切断面とリードＬＤの下面（実装面）だけでなく、リードＬＤの上面（下面とは反対側の面）の一部も樹脂ＭＲから露出するような、所謂個片モールド品であってもよい。【0045】
次に、図４は、本実施の形態における半導体装置ＰＫ１を下面（裏面）から見た平面図である。図４に示すように、半導体装置ＰＫ１の裏面も樹脂ＭＲで覆われているが、この樹脂ＭＲからチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が露出している。このようにチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が半導体装置ＰＫ１の裏面から露出していることにより、半導体装置ＰＫ１の放熱効率を向上させることができる。また、矩形形状をした半導体装置ＰＫ１の外周領域（外周部）には、複数のリードＬＤの一部（下面、実装面）も露出している。【0046】
続いて、半導体装置ＰＫ１の内部構造について説明する。図５は、本実施の形態における半導体装置ＰＫ１の内部構成を示す図である。図５において、中央に示されている図は、樹脂ＭＲを透視した上面側から半導体装置ＰＫ１の内部を見た平面図であり、四方のそれぞれに断面図が示されている。【0047】
図５の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に、例えば、シリコンを主成分とするローサイドＭＯＳチップＣＨＰ（Ｌ）が搭載されている。そして、このローサイドＭＯＳチップＣＨＰ（Ｌ）の表面には、例えば、アルミニウム膜からなるソース電極パッドＳＰ（Ｌ）およびゲート電極パッドＧＰ（Ｌ）が形成されている。【0048】
なお、ソース電極パッドＳＰ（Ｌ）上には、後述する導電性部材から成るローサイドＭＯＳクリップＣＬＰ（Ｌ）をソース電極パッドＳＰ（Ｌ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。【0049】
チップ搭載部ＴＡＢ（Ｌ）の外側の一部にはリードＬＤが配置されており、このリードＬＤとローサイドＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）とは、ローサイドＭＯＳクリップＣＬＰ（Ｌ）で電気的に接続されている。つまり、ローサイドＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）上に、例えば、銅材からなるローサイドＭＯＳクリップＣＬＰ（Ｌ）が搭載されており、このローサイドＭＯＳクリップＣＬＰ（Ｌ）の端部は、リードＬＤと接続されている。具体的には、図５の下側の断面図に示すように、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してローサイドＭＯＳチップＣＨＰ（Ｌ）が搭載されており、このローサイドＭＯＳチップＣＨＰ（Ｌ）上からリードＬＤ上に跨るように、高融点半田ＨＳ２を介してローサイドＭＯＳクリップＣＬＰ（Ｌ）が搭載されている。【0050】
次に、図５の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に、例えば、シリコンを主成分とするハイサイドＭＯＳチップＣＨＰ（Ｈ）が搭載されている。そして、このハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面には、例えば、アルミニウム膜からなるソース電極パッドＳＰ（Ｈ）およびゲート電極パッドＧＰ（Ｈ）が形成されている。【0051】
なお、ソース電極パッドＳＰ（Ｈ）上には、後述する導電性部材から成るハイサイドＭＯＳクリップＣＬＰ（Ｈ）をソース電極パッドＳＰ（Ｈ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。【0052】
チップ搭載部ＴＡＢ（Ｈ）と隣り合うようにチップ搭載部ＴＡＢ（Ｌ）が配置されており、このチップ搭載部ＴＡＢ（Ｌ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）とは、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）で電気的に接続されている。つまり、ハイサイドＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）上に、例えば、銅材からなるハイサイドＭＯＳクリップＣＬＰ（Ｈ）が搭載されており、このハイサイドＭＯＳクリップＣＬＰ（Ｈ）の端部は、チップ搭載部ＴＡＢ（Ｌ）と接続されている。具体的には、図５の左側の断面図に示すように、チップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してハイサイドＭＯＳチップＣＨＰ（Ｈ）が搭載されており、このハイサイドＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るように、高融点半田ＨＳ２を介してハイサイドＭＯＳクリップＣＬＰ（Ｈ）が搭載されている。【0053】
続いて、図５の中央に示されている図において、チップ搭載部ＴＡＢ（Ｃ）上に、例えば、シリコンを主成分とするドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。具体的には、図５の右側あるいは上側の断面図に示すように、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介してドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。このドライバＩＣチップＣＨＰ（Ｃ）の内部には、図１に示す制御回路ＣＣが形成されている。そして、ドライバＩＣチップＣＨＰ（Ｃ）の表面には、例えば、アルミニウム膜からなる電極パッドＰＤが形成されている。チップ搭載部ＴＡＢ（Ｃ）の外側の一部にはリードＬＤが配置されており、このリードＬＤと、ドライバＩＣチップＣＨＰ（Ｃ）の表面に形成されている電極パッドＰＤとが、例えば、導電性部材から成るワイヤＷで電気的に接続されている。なお、本実施の形態のワイヤＷを構成する材料は、例えば金（Ａｕ）を主成分とする材料から成る。【0054】
また、図５に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されたゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成された電極パッドＰＤとが、ワイヤＷで接続されている。同様に、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されたゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成された電極パッドＰＤとが、ワイヤＷで接続されている。【0055】
このように構成されている本実施の形態における半導体装置ＰＫ１においては、ＤＣ／ＤＣコンバータの一部を構成していることについて説明する。図５の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に搭載されているローサイドＭＯＳチップＣＨＰ（Ｌ）の内部には、図１に示すローサイドＭＯＳトランジスタＱＬが形成されている。そして、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面には、ソース電極パッドＳＰ（Ｌ）が形成されているが、このソース電極パッドＳＰ（Ｌ）は、ローサイドＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているローサイドＭＯＳトランジスタＱＬのソース領域と電気的に接続されている。また、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面には、ゲート電極パッドＧＰ（Ｌ）が形成されており、このゲート電極パッドＧＰ（Ｌ）は、ローサイドＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているローサイドＭＯＳトランジスタＱＬのゲート電極と電気的に接続されている。さらに、ローサイドＭＯＳチップＣＨＰ（Ｌ）の裏面は、ローサイドＭＯＳトランジスタＱＬのドレイン領域（ドレイン電極）となっている。【0056】
同様に、図５の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に搭載されているハイサイドＭＯＳチップＣＨＰ（Ｈ）の内部には、図１に示すハイサイドＭＯＳトランジスタＱＨが形成されている。そして、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面には、ソース電極パッドＳＰ（Ｈ）が形成されているが、このソース電極パッドＳＰ（Ｈ）は、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているハイサイドＭＯＳトランジスタＱＨのソース領域と電気的に接続されている。また、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の表面には、ゲート電極パッドＧＰ（Ｈ）が形成されており、このゲート電極パッドＧＰ（Ｈ）は、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているハイサイドＭＯＳトランジスタＱＨのゲート電極と電気的に接続されている。さらに、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の裏面は、ハイサイドＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）となっている。【0057】
ここで、図５に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）の裏面（ドレイン電極）がチップ搭載部ＴＡＢ（Ｌ）と電気的に接続されている。そして、このチップ搭載部ＴＡＢ（Ｌ）と、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドＳＰ（Ｈ）がハイサイドＭＯＳクリップＣＬＰ（Ｈ）で接続されていることになる。このことから、ローサイドＭＯＳチップＣＨＰ（Ｌ）のドレイン電極と、ハイサイドＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）が電気的に接続されることになり、図１に示すハイサイドＭＯＳトランジスタＱＨとローサイドＭＯＳトランジスタＱＬの直列接続が実現されていることがわかる。【0058】
そして、ローサイドＭＯＳチップＣＨＰ（Ｌ）の表面に形成されているソース電極パッドＳＰ（Ｌ）は、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を介してリードＬＤと電気的に接続されている。このため、ローサイドＭＯＳクリップＣＬＰ（Ｌ）と電気的に接続されているリードＬＤをグランドと接続することにより、図１に示すローサイドＭＯＳトランジスタＱＬのソース領域をグランドＧＮＤと接続させることができる。【0059】
一方、ハイサイドＭＯＳチップＣＨＰ（Ｈ）の裏面（ドレイン電極）は、高融点半田ＨＳ１を介してチップ搭載部ＴＡＢ（Ｈ）と電気的に接続されている。したがって、チップ搭載部ＴＡＢ（Ｈ）を入力端子ＴＥ１と電気的に接続することにより、図１に示すハイサイドＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）を入力端子ＴＥ１と接続させることができる。以上のようにして、図５に示す本実施の形態における半導体装置ＰＫ１は、ＤＣ／ＤＣコンバータの一部を構成していることがわかる。【0060】
本実施の形態における半導体装置ＰＫ１では、例えば、図５に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）とリードＬＤとの電気的な接続に、ワイヤを使用せずに、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を使用している。同様に、本実施の形態では、ハイサイドＭＯＳチップＣＨＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）との電気的な接続にも、ワイヤを使用せずに、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を使用している。【0061】
これは、本実施の形態における半導体装置ＰＫ１がＤＣ／ＤＣコンバータの構成要素として使用されるものであり、ローサイドＭＯＳクリップＣＬＰ（Ｌ）やハイサイドＭＯＳチップＣＨＰ（Ｈ）によって接続される電流経路には大きな電流が流れるため、できるだけオン抵抗を低減する必要があるからである。すなわち、ローサイドＭＯＳチップＣＨＰ（Ｌ）やハイサイドＭＯＳチップＣＨＰ（Ｈ）には、大きな電流を流すローサイドＭＯＳトランジスタＱＬやハイサイドＭＯＳトランジスタＱＨが形成されており、これらのトランジスタ（パワートランジスタ）の特性を充分に引き出すため、ワイヤを使用せずに、ローサイドＭＯＳクリップＣＬＰ（Ｌ）やハイサイドＭＯＳチップＣＨＰ（Ｈ）が使用されているのである。特に、ローサイドＭＯＳクリップＣＬＰ（Ｌ）やハイサイドＭＯＳチップＣＨＰ（Ｈ）は、抵抗率の低い銅材が使用され、かつ、接触面積も大きくすることができるため、ローサイドＭＯＳトランジスタＱＬやハイサイドＭＯＳトランジスタＱＨのオン抵抗を低減することができる。【0062】
さらには、オン抵抗を低減する観点から、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるローサイドＭＯＳチップＣＨＰ（Ｌ）との接続や、ローサイドＭＯＳチップＣＨＰ（Ｌ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）との接続に、銀ペーストではなく半田が使用されている。同様の観点から、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるハイサイドＭＯＳチップＣＨＰ（Ｈ）との接続や、ハイサイドＭＯＳチップＣＨＰ（Ｈ）とハイサイドＭＯＳクリップＣＬＰ（Ｈ）との接続に、銀ペーストではなく半田が使用されている。つまり、銀ペーストは、熱硬化性樹脂の内部に銀フィラーを分散させた構成をしており、電気伝導率や熱伝導率は、金属材料である半田に比べて小さくなる。このことから、オン抵抗の低減が必要とされるＤＣ／ＤＣコンバータに使用される半導体装置ＰＫ１においては、銀ペーストよりも電気伝導率の大きな半田が使用され、これによって、ローサイドＭＯＳトランジスタＱＬやハイサイドＭＯＳトランジスタＱＨのオン抵抗を低減している。特に、本実施の形態における半導体装置ＰＫ１では、ローサイドＭＯＳチップＣＨＰ（Ｌ）の裏面やハイサイドＭＯＳチップＣＨＰ（Ｈ）の裏面にも電流を流すため、銀ペーストから半田に替えることによる接続抵抗の低減は、オン抵抗を低減する観点から重要である。【0063】
ただし、本実施の形態における半導体装置ＰＫ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＫ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。【0064】
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＫ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。【0065】
このことから、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるローサイドＭＯＳチップＣＨＰ（Ｌ）との接続や、ローサイドＭＯＳチップＣＨＰ（Ｌ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）との接続には、高融点半田ＨＳ１や高融点半田ＨＳ２が使用される。同様に、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるハイサイドＭＯＳチップＣＨＰ（Ｈ）との接続や、ハイサイドＭＯＳチップＣＨＰ（Ｈ）とハイサイドＭＯＳクリップＣＬＰ（Ｈ）との接続には、高融点半田ＨＳ１や高融点半田ＨＳ２が使用される。この場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている高融点半田ＨＳ１や高融点半田ＨＳ２は溶融することはない。したがって、高融点半田ＨＳ１や高融点半田ＨＳ２の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。【0066】
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田は、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＫ１は、２６０℃程度まで加熱される。したがって、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。【0067】
なお、本実施の形態においては、例えば、チップ搭載部ＴＡＢ（Ｌ）とローサイドＭＯＳチップＣＨＰ（Ｌ）との接続や、チップ搭載部ＴＡＢ（Ｈ）とハイサイドＭＯＳチップＣＨＰ（Ｈ）との接続に使用される高融点半田ＨＳ１が存在する。また、ローサイドＭＯＳチップＣＨＰ（Ｌ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）との接続や、ハイサイドＭＯＳチップＣＨＰ（Ｈ）とハイサイドＭＯＳクリップＣＬＰ（Ｈ）との接続に使用される高融点半田ＨＳ２が存在する。基本的に、本実施の形態では、上述した高融点半田ＨＳ１と高融点半田ＨＳ２とは同じ材料成分であることを想定しているが、例えば、高融点半田ＨＳ１と高融点半田ＨＳ２とを異なる材料成分から構成することもできる。【0068】
＜実施の形態における半導体装置（被検査デバイス）の製造方法＞本実施の形態における半導体装置（被検査デバイス）は、例えば、図５に示すように、ＤＣ／ＤＣコンバータの一部を構成する半導体装置ＰＫ１であり、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮパッケージからなる半導体装置ＰＫ１の製造方法を例に挙げて、本実施の形態における技術的思想について説明することにする。
【0069】
１．基材（リードフレーム）準備工程まず、図６に示すように、リードフレームＬＦ１を準備する。図６（Ａ）では、リードフレームＬＦ１の模式的な全体構成が示されており、図６（Ｂ）では、図６（Ａ）に示すリードフレームＬＦ１の一部分が拡大して示されている。さらに、図６（Ｃ）では、図６（Ｂ）に示すリードフレームＬＦ１の一部分がさらに拡大して示されている。
【0070】
図６（Ｃ）に示すように、本実施の形態におけるリードフレームＬＦ１は、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）と、リードＬＤとを備えた製品領域ＰＲが行列状に複数配置されていることがわかる。【0071】
２．チップ搭載工程次に、図７に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を形成する。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を印刷する。
【0072】
ここでいう高融点半田ＨＳ１とは、２６０℃程度に加熱しても溶融しない半田を意図しており、例えば、融点が３００℃以上でリフロー温度が３５０℃程度のＰｂ（鉛）を多く含んだＰｂリッチな高融点半田を挙げることができる。【0073】
続いて、図８に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、まず、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載する。そして、チップ搭載部ＴＡＢ（Ｈ）上にハイサイドＭＯＳチップＣＨＰ（Ｈ）を搭載し、その後、チップ搭載部ＴＡＢ（Ｌ）上にローサイドＭＯＳチップＣＨＰ（Ｌ）を搭載する。なお、ドライバＩＣチップＣＨＰ（Ｃ）、ハイサイドＭＯＳチップＣＨＰ（Ｈ）およびローサイドＭＯＳチップＣＨＰ（Ｌ）の搭載順は、これに限らず、適宜変更することも可能である。３．電気的接続工程
次に、図９に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、ハイサイドＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を形成する。その後、ローサイドＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を形成する。詳細には、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッド（図示せず）上に高融点半田ＨＳ２を形成するとともに、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているソース電極パッド（図示せず）上に高融点半田ＨＳ２を形成する。さらに、図９に示すように、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を形成する。
【0074】
具体的には、例えば、塗布法を使用することにより、ハイサイドＭＯＳチップＣＨＰ（Ｈ）上、ローサイドＭＯＳチップＣＨＰ（Ｌ）上、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を塗布する。このとき形成される高融点半田ＨＳ２は、上述した高融点半田ＨＳ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。【0075】
その後、図１０に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を、ハイサイドＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）に跨るように搭載する。これにより、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、チップ搭載部ＴＡＢ（Ｌ）がハイサイドＭＯＳクリップＣＬＰ（Ｈ）によって電気的に接続されることになる。また、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を、ローサイドＭＯＳチップＣＨＰ（Ｌ）上から基準電位（ＧＮＤ電位）が供給されるリードに跨るように搭載する。これにより、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているソース電極パッドと、基準電位が供給されるリードがローサイドＭＯＳクリップＣＬＰ（Ｌ）によって電気的に接続されることになる。【0076】
なお、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）およびローサイドＭＯＳクリップＣＬＰ（Ｌ）の搭載順は、これに限らず、適宜変更することも可能である。【0077】
続いて、高融点半田ＨＳ１および高融点半田ＨＳ２に対してリフローを実施する。具体的には、高融点半田ＨＳ１および高融点半田ＨＳ２を含むリードフレームＬＦ１を、例えば、３５０℃程度の温度で加熱する。これにより、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させることができる。【0078】
その後、高融点半田ＨＳ１および高融点半田ＨＳ２に含まれているフラックスを除去するため、フラックス洗浄を実施する。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦ１の表面を清浄化する。【0079】
続いて、図１１（Ａ）および図１１（Ｂ）に示すように、ワイヤボンディング工程を実施する。図１１（Ａ）は、ワイヤボンディング工程を実施する際のリードフレームＬＦ１を示す図である。ただし、図１１（Ａ）では、実際のワイヤボンディング工程を実施することによる構成要素（ワイヤ）は省略されており、この構成要素（ワイヤ）は、図１１（Ａ）に示される１つの製品領域ＰＲを拡大した図である図１１（Ｂ）に示されている。【0080】
図１１（Ｂ）において、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている複数の電極パッドＰＤと複数のリードＬＤが複数のワイヤＷで接続されていることがわかる。さらに、図１１（Ｂ）に示すように、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。同様に、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。これにより、本実施の形態によれば、ハイサイドＭＯＳチップＣＨＰ（Ｈ）に形成されているハイサイドＭＯＳトランジスタＱＨ（図１参照）と、ローサイドＭＯＳチップＣＨＰ（Ｌ）に形成されているローサイドＭＯＳトランジスタＱＬ（図１参照）が、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている制御回路ＣＣ（図１参照）によって電気的に制御されることがわかる。【0081】
４．封止（モールド）工程次に、図１２に示すように、リードフレームＬＦ１に形成されている製品領域を一括して樹脂ＭＲで封止（モールド）する。言い換えれば、図１１（Ｂ）に示すドライバＩＣチップＣＨＰ（Ｃ）、ハイサイドＭＯＳチップＣＨＰ（Ｈ）およびローサイドＭＯＳチップＣＨＰ（Ｌ）を覆うようにリードフレームＬＦ１内の複数の製品領域ＰＲを樹脂ＭＲで一括封止して封止体を形成する。つまり、本実施の形態では、半導体チップを樹脂で封止する技術として、キャビティ内に複数の製品領域ＰＲを内包させて、複数の製品領域ＰＲを一括して樹脂で封止する、いわゆるＭＡＰモールド技術（ＭＡＰ：Matrix Array Package、一括モールド技術）と呼ばれる技術を採用している。このＭＡＰモールド技術によれば、製品領域ＰＲ毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域ＰＲを密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
【0082】
５．外装メッキ工程その後、図１３に示すように、樹脂ＭＲ（封止体）の裏面から露出するチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）およびリードＬＤの一部の表面に導体膜であるメッキ膜（半田膜）を形成する。なお、この工程で形成されるメッキ膜は、鉛（Ｐｂ）を実質的に含まない、いわゆる鉛フリー半田（半田材）からなり、例えば、錫（Ｓｎ）のみ、あるいは、錫−ビスマス（Ｓｎ−Ｂｉ）などである。ここで、鉛フリー半田とは、鉛の含有量が０．１重量％以下の半田を意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【0083】
６．マーキング工程その後、樹脂ＭＲからなる封止体の表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
【0084】
７．個片化工程続いて、図１４（Ａ）および図１４（Ｂ）に示すように、樹脂ＭＲからなる封止体の表面にダイシングテープＤＴを貼り付ける。そして、図１５（Ａ）および図１５（Ｂ）に示すように、樹脂ＭＲからなる封止体を製品領域ＰＲ毎に切断する（パッケージダイシング）。具体的には、リードフレームＬＦ１に形成されている複数の製品領域ＰＲを区画する区画領域（境界領域）を回転する円盤状の切断刃であるダイシングブレードにより切断し、各製品領域ＰＲを個片化する。これにより、例えば、図１５（Ｃ）に示すような本実施の形態における被検査デバイス（組立体）ＴＤ１を取得することができる。
【0085】
＜テスト工程の概要＞次に、取得された被検査デバイスＴＤ１に対してテスト工程を実施する。このテスト工程には、例えば、様々な種類の被検査デバイスＴＤ１の電気的特性検査が含まれるが、以下では、被検査デバイスＴＤ１の熱抵抗を測定するためのテスト工程に着目して説明することにする。
【0086】
例えば、ＤＣ／ＤＣコンバータを構成する被検査デバイスでは、比較的大きな電流を流すため、被検査デバイスが発熱しやすいという特性がある。したがって、ＤＣ／ＤＣコンバータの動作信頼性を向上する観点から、被検査デバイスの放熱特性が重要となってくる。すなわち、被検査デバイスの放熱特性が悪化すると、被検査デバイスで発生した熱が外部へ放散されにくくなり、この結果、被検査デバイスの内部温度が上昇することになる。このように被検査デバイスの内部温度が上昇すると、被検査デバイスの内部に形成されている半導体素子の特性が変化したり、さらには、半導体素子が誤動作する可能性が高まり、被検査デバイスの信頼性を向上する観点から望ましくない。このことから、取得された被検査デバイスに対して、許容範囲内の放熱特性を有しているか否かを検査するテスト工程が存在する。【0087】
具体的には、被検査デバイスの放熱特性を検査する指標として、熱抵抗という概念が使用される。この熱抵抗は、例えば、半導体チップからの熱の伝わりにくさを表す指標であり、ある熱量（電力）を供給した際の半導体チップの温度変化（温度差）から算出することができる。つまり、供給される電力をＰとし、半導体チップの温度差をΔＴとすると、熱抵抗θ＝ΔＴ／Ｐ（℃／Ｗ）で表すことができる。定性的に、熱抵抗が小さいということは、熱が伝わりやすいことを意味し、放熱効率が高いことに対応する。一方、熱抵抗が大きいということは、熱が伝わりにくいことを意味し、放熱効率が低いことを意味する。したがって、半導体チップの熱抵抗を測定することにより、被検査デバイスの放熱特性を検査することが可能となる。つまり、熱抵抗の値が許容範囲に含まれるか否かを測定することにより、被検査デバイスの放熱特性を評価することができ、これによって、良好な放熱特性を有している被検査デバイスと、放熱特性が基準を満たしていない被検査デバイスとを選別することが可能となる。【0088】
ところが、封止体で封止されている半導体チップの温度を直接測定することは、困難である。そこで、半導体チップの温度測定は、間接的な物理量を測定することにより行われる。具体的には、温度に対して比例するＰＮ接合の順方向電圧降下を測定することにより、間接的に半導体チップの温度を測定することが行なわれる。なお、本明細書では、上述した順方向電圧降下を単にＶＦと呼ぶ場合がある。【0089】
例えば、ＤＣ／ＤＣコンバータを構成する本実施の形態における被検査デバイスは、ハイサイドＭＯＳトランジスタＱＨと、ローサイドＭＯＳトランジスタＱＬを含む。このとき、ＤＣ／ＤＣコンバータの動作時には、ハイサイドＭＯＳトランジスタＱＨや、ローサイドＭＯＳトランジスタＱＬに電流が流れ、これらのハイサイドＭＯＳトランジスタＱＨやローサイドＭＯＳトランジスタＱＬで発熱が生じる。したがって、本実施の形態における被検査デバイスでは、主に、ハイサイドＭＯＳトランジスタＱＨを形成したハイサイドＭＯＳチップＣＨＰ（Ｈ）での温度と、ローサイドＭＯＳトランジスタＱＬを形成したローサイドＭＯＳチップＣＨＰ（Ｌ）での温度を測定する必要がある。【0090】
このとき、ハイサイドＭＯＳトランジスタＱＨやローサイドＭＯＳトランジスタＱＬは、いわゆるパワートランジスタから構成され、このパワートランジスタでは、寄生的にＰＮ接合ダイオードが形成される。本明細書では、この寄生的に形成されるＰＮ接合ダイオードをボディダイオードと呼ぶことにする。したがって、例えば、ハイサイドＭＯＳトランジスタＱＨの温度は、このハイサイドＭＯＳトランジスタＱＨに寄生的に存在するボディダイオードの順方向電圧降下を測定することにより、間接的に測定することができる。同様に、ローサイドＭＯＳトランジスタＱＬの温度は、このローサイドＭＯＳトランジスタＱＬに寄生的に存在するボディダイオードの順方向電圧降下を測定することにより、間接的に測定することができる。【0091】
以下では、パワーＭＯＳトランジスタによれば、寄生的にボディダイオードが形成されている点について、パワーＭＯＳトランジスタのデバイス構造を参照しながら説明し、その後、本実施の形態では、このボディダイオードにおける順方向電圧降下を測定することにより、半導体チップの熱抵抗を評価できるテスト工程の詳細について説明する。【0092】
図１６は、パワーＭＯＳトランジスタの断面構成例を示す図である。図１６において、例えば、ｎ型不純物を導入したシリコンからなる半導体基板１Ｓ上には、ｎ型半導体層であるエピタキシャル層ＥＰが形成され、半導体基板１Ｓとエピタキシャル層ＥＰによって、パワーＭＯＳトランジスタのドレイン領域ＤＲが構成される。そして、このエピタキシャル層ＥＰ上に、ｐ型半導体層からなるチャネル層ＣＨが形成されており、このチャネル層ＣＨ上には、ｎ型半導体層からなるソース領域ＳＲが形成されている。さらに、ソース領域ＳＲおよびチャネル層ＣＨを貫通してエピタキシャル層ＥＰに達するトレンチＴＲが形成されている。このトレンチＴＲの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、ゲート絶縁膜ＧＯＸを介してトレンチＴＲを埋め込むように、例えば、ポリシリコン膜からなるゲート電極ＧＥが形成されている。【0093】
次に、トレンチＴＲを埋め込んだゲート電極ＧＥを覆うように、絶縁膜ＩＦが形成されており、この絶縁膜ＩＦおよびソース領域ＳＲを貫通してチャネル層ＣＨにまで達するようにトレンチＴＲ２が形成されている。これにより、ソース領域ＳＲは、トレンチＴＲとトレンチＴＲ２で挟まれるように構成されることになる。そして、トレンチＴＲ２の底部には、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体層からなるボディコンタクト領域ＢＣが形成されている。また、トレンチＴＲ２の内部から絶縁膜ＩＦ上にわたって、ソース配線ＳＬが形成されている。このように構成されているパワーＭＯＳトランジスタにおいては、トレンチＴＲ２に埋め込まれたソース配線ＳＬによって、ソース領域ＳＲとチャネル層ＣＨが電気的に接続されることになる。【0094】
ここで、例えば、チャネル層ＣＨは、ｐ型半導体層から形成される一方、エピタキシャル層ＥＰは、ｎ型半導体層から形成されている。したがって、チャネル層ＣＨとエピタキシャル層ＥＰの境界はｐｎ接合となり、ｐ型半導体層であるチャネル層ＣＨと、ｎ型半導体層であるエピタキシャル層ＥＰによって、ｐｎ接合ダイオードであるボディダイオードＢＤが形成されることになる。つまり、パワーＭＯＳトランジスタでは、寄生的にボディダイオードＢＤが形成されることになる。この場合、パワーＭＯＳトランジスタでは、以下に示す複数の動作モードが存在することになる。【0095】
まず、第１動作モードでは、ドレイン領域ＤＲに正電圧を印加し、ソース領域ＳＲに負電圧を印加した状態で、ゲート電極ＧＥにしきい値電圧以上の電圧を印加する。この場合、チャネル層ＣＨのうち、トレンチＴＲの側面領域と接する領域にチャネルが形成され、このチャネルによって、ソース領域ＳＲとドレイン領域ＤＲが導通し、ドレイン領域ＤＲからソース領域ＳＲに向かって電流が流れる。このとき、ボディダイオードＢＤにおいては、ｎ型半導体層であるエピタキシャル層ＥＰに正電圧が印加され、ソース領域ＳＲと電気的に接続されているｐ型半導体層であるチャネル層ＣＨに負電圧が印加される。このことから、ボディダイオードＢＤには、逆バイアスが印加されることになるため、ボディダイオードＢＤには電流は流れない。したがって、第１動作モードでは、寄生的に形成されているボディダイオードＢＤに関係なく、チャネルを介してドレイン領域ＤＲからソース領域ＳＲに電流が流れることになる。【0096】
一方、第１動作モードで、ゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加してパワーＭＯＳトランジスタをオフすると、トレンチＴＲの側面領域と接する領域にチャネルが形成されなくなるとともに、ボディダイオードＢＤにおいても、逆バイアスが印加されたままになる。このため、ドレイン領域ＤＲとソース領域ＳＲの間に電流は流れなくなる。【0097】
続いて、第２動作モードでは、ドレイン領域ＤＲに負電圧を印加し、ソース領域ＳＲに正電圧を印加した状態で、ゲート電極ＧＥにしきい値以上の電圧を印加する。この場合、チャネル層ＣＨのうち、トレンチＴＲの側面領域と接する領域にチャネルが形成され、このチャネルによって、ソース領域ＳＲとドレイン領域ＤＲが導通し、ソース領域ＳＲからドレイン領域ＤＲに向かって電流が流れる。このとき、ボディダイオードＢＤにおいては、ｎ型半導体層であるエピタキシャル層ＥＰに負電圧が印加され、ソース領域ＳＲと電気的に接続されているｐ型半導体層であるチャネル層ＣＨに正電圧が印加される。このことから、ボディダイオードＢＤには、順バイアスが印加されることになる。このため、一見、ボディダイオードＢＤには電流が流れるように思われるが、チャネルによるオン抵抗が充分に低いため、順バイアスされているボディダイオードＢＤには電流が流れず、抵抗の低いチャネルを介して、ソース領域ＳＲからドレイン領域ＤＲに電流が流れる。したがって、第２動作モードにおいては、寄生的に形成されているボディダイオードＢＤに順バイアスが印加されることになるが、このボディダイオードＢＤよりもオン抵抗の低いチャネルを介してソース領域ＳＲからドレイン領域ＤＲに電流が流れることになる。【0098】
次に、第３動作モードでは、ドレイン領域ＤＲに負電圧を印加し、ソース領域ＳＲに正電圧を印加した状態で、ゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加する。この場合、トレンチＴＲの側面領域と接する領域にチャネルが形成されない。このため、ソース領域ＳＲとドレイン領域ＤＲは導通しないように思われる。ところが、ボディダイオードＢＤにおいては、ｎ型半導体層であるエピタキシャル層ＥＰに負電圧が印加され、ソース領域ＳＲと電気的に接続されているｐ型半導体層であるチャネル層ＣＨに正電圧が印加される。このことから、ボディダイオードＢＤには、順バイアスが印加されることになり、この結果、ボディダイオードＢＤを介してソース領域ＳＲからドレイン領域ＤＲに電流が流れる。【0099】
以上のことから、パワーＭＯＳトランジスタにおいて、ドレイン領域ＤＲに負電圧を印加し、ソース領域ＳＲに正電圧を印加する場合には、パワーＭＯＳトランジスタのオン動作、あるいは、オフ動作に関わらず、ソース領域ＳＲからドレイン領域ＤＲに電流が流れることがわかる。すなわち、上述した第２動作モードでは、パワーＭＯＳトランジスタがオンしてチャネルが形成され、このチャネルを介してソース領域ＳＲからドレイン領域ＤＲに電流が流れる。一方、上述した第３動作モードでは、パワーＭＯＳトランジスタがオフしている状態でも、寄生的に形成されているボディダイオードＢＤに順バイアスが印加されることにより、ボディダイオードＢＤを介してソース領域ＳＲからドレイン領域ＤＲに電流が流れることになる。【0100】
＜テスト工程の詳細＞以下では、上述したパワーＭＯＳトランジスタの第２動作モードと第３動作モードを利用することにより、半導体チップの温度に対応するボディダイオードの順方向電圧降下を測定し、これによって、半導体チップの熱抵抗を評価するテスト工程について説明する。
【0101】
図１７は、ＤＣ／ＤＣコンバータを構成するハイサイドＭＯＳチップの熱抵抗を評価するテスト工程の流れを示すフローチャートである。また、図１８は、ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタＱＨ、ローサイドＭＯＳトランジスタＱＬ、および、制御回路ＣＣを含む回路ブロック図である。【0102】
図１８において、ハイサイドＭＯＳトランジスタＱＨのドレイン領域は、リードＶＩＮと接続され、ソース領域は、リードＶＳＷＨと接続されている。また、ハイサイドＭＯＳトランジスタＱＨのゲート電極は、リードＧＨと接続されている。一方、ローサイドＭＯＳトランジスタＱＬのドレイン領域は、リードＶＳＷＨと接続され、ソース領域は、リードＰＧＮＤと接続されている。また、ローサイドＭＯＳトランジスタＱＬのゲート電極は、リードＧＬと接続されている。【0103】
ここで、まず、ハイサイドＭＯＳトランジスタＱＨに着目する。図１８において、ハイサイドＭＯＳトランジスタＱＨのソース領域と電気的に接続されているリードＶＳＷＨに正電圧を印加し、ハイサイドＭＯＳトランジスタＱＨのドレイン領域と電気的に接続されているリードＶＩＮに負電圧を印加する。そして、ハイサイドＭＯＳトランジスタＱＨのゲート電極と電気的に接続されているリードＧＨにしきい値電圧よりも小さな電圧を印加する。この場合、ハイサイドＭＯＳトランジスタＱＨは、上述した第３動作モードで動作することになる。すなわち、図１８に示すように、基準電流ＩＭをリードＶＳＷＨからボディダイオードＢＤ１を介してリードＶＩＮに流す。このとき、リードＶＳＷＨとリードＶＩＮとの間の電位差がボディダイオードＢＤ１の順方向電圧降下となる。このとき、ハイサイドＭＯＳチップが室温に置かれているとすると、ボディダイオードＢＤ１のＶＦは、室温に対応した値となり、この値を初期値ＶＦ１（Ｈ）とする（図１７のＳ１０１）。【0104】
続いて、図１９に示すように、リードＶＳＷＨに正電圧を印加し、リードＶＩＮに負電圧を印加するとともに、リードＧＨにしきい値電圧以上の電圧を印加する。この場合、ハイサイドＭＯＳトランジスタＱＨは、上述した第２動作モードで動作することになる。すなわち、図１９に示すように、電流ＩＨをリードＶＳＷＨから、オンしているハイサイドＭＯＳトランジスタＱＨを介して、リードＶＩＮに流す。具体的には、例えば、ハイサイドＭＯＳトランジスタＱＨに、ＩＨ＝１４．２Ａの電流を時間ＴＨ＝２０ｍｓ間流す（図１７のＳ１０２）。これにより、ハイサイドＭＯＳトランジスタＱＨに熱量が供給されることになり、ハイサイドＭＯＳトランジスタＱＨが発熱する。この結果、ハイサイドＭＯＳチップの温度が室温から上昇する。【0105】
次に、図２０に示すように、リードＶＳＷＨに正電圧を印加し、リードＶＩＮに負電圧を印加するとともに、リードＧＨにしきい値電圧よりも小さな電圧を印加する。この場合、ハイサイドＭＯＳトランジスタＱＨはオフし、上述した第３動作モードで動作することになる。すなわち、図２０に示すように、基準電流ＩＭをリードＶＳＷＨからボディダイオードＢＤ１を介してリードＶＩＮに流す。このとき、リードＶＳＷＨとリードＶＩＮとの間の電位差がボディダイオードＢＤ１の順方向電圧降下となる。このとき、ハイサイドＭＯＳチップの温度が上昇しているため、ボディダイオードＢＤ１のＶＦは、上昇した温度に対応した値となり、この値をＶＦ２（Ｈ）とする（図１７のＳ１０３）。【0106】
このようにして、室温に対応した初期値ＶＦ１（Ｈ）と、上昇した温度に対応した値ＶＦ２（Ｈ）を取得することができる。その後、初期値ＶＦ１（Ｈ）と、値ＶＦ２（Ｈ）との差分を取ることにより、ΔＶＦ（Ｈ）＝ＶＦ１（Ｈ）−ＶＦ２（Ｈ）を算出する（図１７のＳ１０４）。これにより、ΔＶＦ（Ｈ）に基づいて、ハイサイドＭＯＳチップの熱抵抗を評価することができる。【0107】
続いて、ローサイドＭＯＳトランジスタＱＬに着目する。図２１は、ＤＣ／ＤＣコンバータを構成するハイサイドＭＯＳチップの熱抵抗を評価するテスト工程の流れを示すフローチャートである。また、図２２は、ＤＣ／ＤＣコンバータの構成要素であるハイサイドＭＯＳトランジスタＱＨ、ローサイドＭＯＳトランジスタＱＬ、および、制御回路ＣＣを含む回路ブロック図である。【0108】
図２２において、ローサイドＭＯＳトランジスタＱＬのソース領域と電気的に接続されているリードＰＧＮＤに正電圧を印加し、ローサイドＭＯＳトランジスタＱＬのドレイン領域と電気的に接続されているリードＶＳＷＨに負電圧を印加する。そして、ローサイドＭＯＳトランジスタＱＬのゲート電極と電気的に接続されているリードＧＬにしきい値電圧よりも小さな電圧を印加する。この場合、ローサイドＭＯＳトランジスタＱＬは、上述した第３動作モードで動作することになる。すなわち、図２２に示すように、基準電流ＩＭをリードＰＧＮＤからボディダイオードＢＤ２を介してリードＶＳＷＨに流す。このとき、リードＰＧＮＤとリードＶＳＷＨとの間の電位差がボディダイオードＢＤ２の順方向電圧降下となる。このとき、ローサイドＭＯＳチップが室温に置かれているとすると、ボディダイオードＢＤ２のＶＦは、室温に対応した値となり、この値を初期値ＶＦ１（Ｌ）とする（図２１のＳ２０１）。【0109】
続いて、図２３に示すように、リードＰＧＮＤに正電圧を印加し、リードＶＳＷＨに負電圧を印加するとともに、リードＧＬにしきい値電圧以上の電圧を印加する。この場合、ローサイドＭＯＳトランジスタＱＬは、上述した第２動作モードで動作することになる。すなわち、図２３に示すように、電流ＩＬをリードＰＧＮＤから、オンしているローサイドＭＯＳトランジスタＱＬを介して、リードＶＳＷＨに流す。具体的には、例えば、ローサイドＭＯＳトランジスタＱＬに、ＩＬ＝４２．８Ａの電流を時間ＴＬ＝２０ｍｓ間流す（図２１のＳ２０２）。これにより、ローサイドＭＯＳトランジスタＱＬに熱量が供給されることになり、ローサイドＭＯＳトランジスタＱＬが発熱する。この結果、ローサイドＭＯＳチップの温度が室温から上昇する。なお、時間ＴＬを第１時間と呼び、時間ＴＨを第２時間と呼ぶことにすると、ともに２０ｍｓであることから、第１時間と第２時間は同一であるが、第１時間と第２時間を異なるように設定してもよい。【0110】
次に、図２４に示すように、リードＰＧＮＤに正電圧を印加し、リードＶＳＷＨに負電圧を印加するとともに、リードＧＬにしきい値電圧よりも小さな電圧を印加する。この場合、ローサイドＭＯＳトランジスタＱＬはオフし、上述した第３動作モードで動作することになる。すなわち、図２４に示すように、基準電流ＩＭをリードＰＧＮＤからボディダイオードＢＤ２を介してリードＶＳＷＨに流す。このとき、リードＰＧＮＤとリードＶＳＷＨとの間の電位差がボディダイオードＢＤ２の順方向電圧降下となる。このとき、ローサイドＭＯＳチップの温度が上昇しているため、ボディダイオードＢＤ２のＶＦは、上昇した温度に対応した値となり、この値をＶＦ２（Ｌ）とする（図２１のＳ２０３）。【0111】
このようにして、室温に対応した初期値ＶＦ１（Ｌ）と、上昇した温度に対応した値ＶＦ２（Ｌ）を取得することができる。その後、初期値ＶＦ１（Ｌ）と、値ＶＦ２（Ｌ）との差分を取ることにより、ΔＶＦ（Ｌ）＝ＶＦ１（Ｌ）−ＶＦ２（Ｌ）を算出する（図２１のＳ２０４）。これにより、ΔＶＦ（Ｌ）に基づいて、ローサイドＭＯＳチップの熱抵抗を評価することができる。以上のようにして、ハイサイドＭＯＳチップの熱抵抗、および、ローサイドＭＯＳチップの熱抵抗を評価するテスト工程が実施される。【0112】
＜テスト工程における改善の余地＞本発明者の検討によると、上述したテスト工程においては、以下に示す改善の余地が存在することが判明したのでこの点について説明する。
【0113】
例えば、テスト工程では、被検査デバイスに設けられているリードにソケット端子を接触させて、ソケット端子からリードに電流を流すことが行なわれる。【0114】
ここで、ローサイドＭＯＳチップは、ハイサイドＭＯＳチップよりも平面サイズが大きいため、ローサイドＭＯＳチップに供給する熱量は、ハイサイドＭＯＳチップに供給する熱量よりも大きくなる。そして、平面サイズの大きなローサイドＭＯＳチップにおいても、熱抵抗の測定精度を向上させるため、短時間で大きな電流を流している。【0115】
具体的には、ハイサイドＭＯＳトランジスタＱＨに熱量を供給する際には、ＩＨ＝１４．２Ａの電流を時間ＴＨ＝２０ｍｓ間流す一方、ローサイドＭＯＳトランジスタＱＬに熱量を供給する際には、ＩＬ＝４２．８Ａの電流を時間ＴＬ＝２０ｍｓ間流すようにしている。【0116】
したがって、ローサイドＭＯＳトランジスタＱＬに熱量を供給する場合、例えば、図２３に示すように、リードＰＧＮＤとリードＶＳＷＨには、大電流が流れることになる。さらに、リードＶＳＷＨにおいては、例えば、図１９に示すように、ハイサイドＭＯＳトランジスタＱＨに熱量を供給する場合にも電流が流れることになる。【0117】
このとき、本発明者の検討によると、大電流を流すリードＰＧＮＤやリードＶＳＷＨにおいては、リードの外観不良に代表される歩留り低下や、リードＰＧＮＤやリードＶＳＷＨと接触するソケット端子の短寿命化が顕在化することが判明した。【0118】
この点について、さらに詳細に説明する。まず、被検査デバイスのテスト工程で使用されるソケット端子には、様々な種類がある。例えば、先端部の尖った棒状の端子が垂直方向に変位する、いわゆるポゴピンと呼ばれるソケット端子がある。また、支持部を有する本体部と、支持部と接続され、かつ、被検査デバイスの配置側に突き出た先端部を含む板状部位と、を備え、被検査デバイスを先端部に押し付けた際に板状部位が撓むことにより、被検査デバイスと先端部の接触を確保する、いわゆる板バネ構造のソケット端子がある。【0119】
このとき、ソケット端子に大電流を流すことを考慮すると、被検査デバイスに形成されているリードとの接触面積を確保しやすく、かつ、省スペース化も図ることができる板バネ構造のソケット端子の方が、ポゴピンよりも有効であると考えられる。このことから、大電流を流すテスト工程では、板バネ構造のソケット端子が比較的使用されることが多い。【0120】
図２５は、テスト工程の模式的な実施態様を示す断面図である。図２５に示すように、被検査デバイスＴＤ１のテスト工程においては、被検査デバイスＴＤ１に形成されているリードＬＤにソケット端子ＳＴＥを接触させて、ソケット端子ＳＴＥからリードＬＤへ電流を流す。これにより、被検査デバイスＴＤ１のテストが実施される。【0121】
ここで、図２５に示すテストにおいて、板バネ構造のソケット端子ＳＴＥが使用されている。このソケット端子ＳＴＥは、例えば、図２５に示すように、支持部ＳＰＴを有する本体部ＢＹと、支持部ＳＰＴと接続される板状部位ＢＵを備える。そして、板状部位ＢＵには、被検査デバイスＴＤ１の配置側である上側に突き出た先端部ＰＵを有しており、この先端部ＰＵがリードＬＤと接触するように構成されている。【0122】
一方、被検査デバイスＴＤ１には、樹脂ＭＲから露出するリードＬＤが形成されており、このリードＬＤの表面に半田膜ＳＦが形成されている。このようにリードＬＤの表面に半田膜ＳＦを形成する理由は、以下の通りである。すなわち、例えば、良品である被検査デバイスＴＤ１からなる半導体装置を実装基板に実装する際、実装基板の電極と、半導体装置のリードＬＤとを半田材を介して接続することになるが、このときの半田材の濡れ性を向上するため、リードＬＤの表面に予め半田膜ＳＦを形成しているのである。【0123】
したがって、被検査デバイスＴＤ１のテスト工程において、ソケット端子ＳＴＥは、リードＬＤの表面に形成された半田膜ＳＦと直接接触することになる。【0124】
このように板バネ構造のソケット端子ＳＴＥを使用してテスト工程を実施すると、特に、大電流を流すリードの外観不良や、大電流を流す外部端子と接触するソケット端子ＳＴＥの短寿命化が顕在化する。このメカニズムについて説明する。【0125】
図２６は、リードの外観不良や、ソケット端子の短寿命化が引き起こされるメカニズムを説明するフローチャートである。まず、図２６に示すように、リードとソケット端子との間に大電流を流すと、リードとソケット端子との間の接触部の温度が上昇する（Ｓ３０１）。そして、接触部の温度が上昇すると、リードに形成された半田膜が軟化し（Ｓ３０２）、ソケット端子へ半田材が付着する（Ｓ３０３）。その後、ソケット端子に付着した半田材は酸化する（Ｓ３０４）。この結果、リードとソケット端子との間の接触抵抗が増大する（Ｓ３０５）。このとき、複数のソケット端子においては、半田材の付着量が異なり、かつ、半田の酸化状態にもばらつきが存在する。このため、リードとソケット端子との間の接触抵抗には、ばらつきが生じる。この結果、接触抵抗の低いソケット端子に優先的に電流が流れる。すなわち、１ピン当たりに流れる電流値が増大し（Ｓ３０６）、これによって、さらに、リードとソケット端子との間の接触部の温度が上昇する（Ｓ３０７）。【0126】
このような過程が繰り返されることにより、リードに形成されている半田膜が溶融し、溶融した半田材が、リードと接触しているソケット端子によって排斥される。特に、板バネ構造のソケット端子を採用する場合には、リードとの接触面積が大きいために、溶融した半田材の排斥量も多くなる。この結果、例えば、図２７に示すように、リードＬＤ１から半田材がはみ出し、いわゆる半田ひげＳＷが生じ、リードＬＤ１の外観不良が引き起こされることになる。さらに、半導体装置の小型化に伴って、例えば、図２７に示すリードＬＤ１とリードＬＤ２の間の距離が小さくなると、半田ひげＳＷを介してリードＬＤ１とリードＬＤ２が短絡する可能性も大きくなる。【0127】
一方、ソケット端子においては、半田材が付着し、付着した半田材が酸化することにより、ソケット端子の表面は絶縁膜で被覆される状態に近くなる。そして、この状態で、ソケット端子に流れる電流が増加すると、絶縁膜が絶縁破壊を起こして、スパークが発生すると考えられる。このようなスパークの発生によって、ソケット端子の先端部が消失すると推測され、これによって、ソケット端子の寿命が短くなってしまうと考えられる。【0128】
以上のようなメカニズムによって、大電流を流すテスト工程においては、被検査デバイスの外観不良や、ソケット端子の短寿命化が顕在化しやすくなることがわかる。このことから、大電流を流すテスト工程においては、さらなる改善の余地が存在する。そこで、本実施の形態では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明することにする。【0129】
＜実施の形態におけるテスト工程＞図２８は、本実施の形態におけるテスト工程で使用されるテストソケットＴＳの構成を示す平面図である。図２８に示すように、本実施の形態におけるテストソケットＴＳは、矩形形状をしており、中央部に被検査デバイスＴＤ１を配置する収納部ＲＵを有している。図２８に示すテストソケットＴＳでは、この収納部ＲＵに被検査デバイスＴＤ１が配置されている状態が示されている。そして、本実施の形態におけるテストソケットＴＳには、被検査デバイスＴＤ１が配置されている収納部ＲＵを囲むように、複数のソケット端子ＳＴＥ１、および、複数のソケット端子ＳＴＥが配置されている。
【0130】
ここで、図２８において、斜線を付しているソケット端子ＳＴＥ１が本実施の形態に特有のソケット端子であり、斜線を付していないソケット端子ＳＴＥが、例えば、図２５に示す通常のソケット端子である。つまり、本実施の形態におけるテストソケットＴＳには、互いに構造の異なるソケット端子ＳＴＥ１およびソケット端子ＳＴＥが設けられている。なお、本実施の形態に特有のソケット端子ＳＴＥ１の構造は、後述する。【0131】
テストソケットＴＳの収納部ＲＵに配置されている被検査デバイスＴＤ１には、複数のリードが設けられており、図２８において、これらの複数のリードには、リードＶＳＷＨ、リードＰＧＮＤ、リードＶＩＮが含まれている。そして、リードＶＳＷＨおよびリードＰＧＮＤに対応するソケット端子は、ソケット端子ＳＴＥ１から構成されている。一方、リードＶＩＮを含むその他の外部端子に対応するソケット端子は、ソケット端子ＳＴＥから構成されている。すなわち、本実施の形態では、少なくとも、大電流を流すリードＰＧＮＤあるいはリードＶＳＷＨと接触するソケット端子には、本実施の形態に特有のソケット端子ＳＥＴ１を適用する。【0132】
なお、被検査デバイスＴＤ１に形成されているリードは、半導体装置ＰＫ１の下面から露出しているが、図２８では、わかりやすくするため、実線で描いている。【0133】
また、被検査デバイスＴＤ１の下面には、チップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が露出している。そして、チップ搭載部ＴＡＢ（Ｌ）には、ポゴピンＰＧ１が接触し、チップ搭載部ＴＡＢ（Ｈ）には、ポゴピンＰＧ２が接触している。同様に、チップ搭載部ＴＡＢ（Ｃ）には、ポゴピンＰＧ３が接触している。【0134】
次に、図２９は、テストソケットＴＳに被検査デバイスＴＤ１を配置した状態を示す断面図である。図２９に示すように、例えば、ハンドラＨＤを使用して、被検査デバイスＴＤ１は、テストソケットＴＳに配置される。このとき、図２９において、被検査デバイスＴＤ１の下面からは、リードＰＧＮＤが露出しており、このリードＰＧＮＤは、ソケット端子ＳＴＥ１と接触するようになっている。同様に、被検査デバイスＴＤ１の下面からは、リードＶＩＮも露出しており、このリードＶＩＮは、ソケット端子ＳＴＥと接触するようになっている。【0135】
また、被検査デバイスＴＤ１の下面からは、チップ搭載部ＴＡＢ（Ｌ）およびチップ搭載部ＴＡＢ（Ｈ）も露出しており、チップ搭載部ＴＡＢ（Ｌ）には、ポゴピンＰＧ１が接触し、チップ搭載部ＴＡＢ（Ｈ）には、ポゴピンＰＧ２が接触している。すなわち、図２９に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）は、チップ搭載部ＴＡＢ（Ｌ）上に配置され、このチップ搭載部ＴＡＢ（Ｌ）の裏面は、樹脂ＭＲからなる封止体から露出している。そして、露出しているチップ搭載部ＴＡＢ（Ｌ）の裏面に、ソケット端子とは別のテスト端子であるポゴピンＰＧ１が接触している。同様に、ハイサイドＭＯＳチップＣＨＰ（Ｈ）は、チップ搭載部ＴＡＢ（Ｈ）上に配置され、このチップ搭載部ＴＡＢ（Ｈ）の裏面は、樹脂ＭＲからなる封止体から露出している。そして、露出しているチップ搭載部ＴＡＢ（Ｈ）の裏面に、ソケット端子とは別のテスト端子であるポゴピンＰＧ２が接触している。【0136】
ここで、リードＰＧＮＤと接触しているソケット端子ＳＴＥ１は、本実施の形態に特有のソケット端子であり、以下に、その構造について説明する。【0137】
図３０は、本実施の形態におけるソケット端子ＳＴＥ１の構成を示す断面図である。図３０において、本実施の形態におけるソケット端子ＳＴＥ１は、支持部ＳＰＴを有する本体部ＢＹを有し、この支持部ＳＰＴと接続するように板状部位ＢＵが設けられている。そして、この板状部位ＢＵには、上方に突き出た先端部ＰＵが形成されており、この先端部ＰＵには、突起部ＰＪ１および突起部ＰＪ２が一体的に設けられている。【0138】
特に、ソケット端子ＳＴＥ１において、板状部位ＢＵは、本体部ＢＹの表面に平行な方向である水平方向に延在しており、このように構成されている板状部位ＢＵを備えるソケット端子ＳＴＥ１は、いわゆる板バネ構造をしている。この点で、ソケット端子ＳＴＥ１は、図２９に示すポゴピンＰＧ１、ＰＧ２と相違する構造をしていると言える。つまり、図２９に示すポゴピンＰＧ１、ＰＧ２は、先端部が垂直方向に摺動する構成をとっており、板バネ構造のように、本体部ＢＹの表面に平行な水平方向に延在する板状部位ＢＵを備えていない点で、板バネ構造を前提とする本実施の形態のソケット端子ＳＴＥ１と、図２９に示すポゴピンＰＧ１、ＰＧ２とは相違することになる。【0139】
ここで、本実施の形態における第１特徴点は、ソケット端子ＳＴＥ１の先端部ＰＵに、突起部ＰＪ１および突起部ＰＪ２が設けられている点にある。これにより、例えば、大電流を流すリードＰＧＮＤとソケット端子ＳＴＥ１との接触を、突起部ＰＪ１による接触と、突起部ＰＪ２による接触との２点で行なうことができる。この結果、ソケット端子ＳＴＥ１からリードＰＧＮＤへ流れる電流は、突起部ＰＪ１を流れる経路と、突起部ＰＪ２を流れる経路に分散して流れることになる。したがって、ソケット端子ＳＴＥ１とリードＰＧＮＤとの間に大電流を流す場合であっても、ソケット端子ＳＴＥ１とリードＰＧＮＤとの間の接触部の温度上昇を抑制することができる。これにより、本実施の形態によれば、図２６のフローチャートで示したメカニズムが生じにくくなり、これによって、被検査デバイスの外観不良の発生やソケット端子ＳＴＥ１の短寿命化を抑制することができる。【0140】
なお、本実施の形態では、２つの突起部ＰＪ１および突起部ＰＪ２を先端部ＰＵに設ける例について説明しているが、これに限らず、例えば、先端部ＰＵに３つ以上の突起部を設けるように構成してもよい。この場合、さらに、電流分散効果を高めることができ、これによって、接触部の温度上昇を効果的に抑制することができる。【0141】
続いて、本実施の形態における第２特徴点は、例えば、図３０に示すように、突起部ＰＪ１の高さが、突起部ＰＪ２の高さよりも高くなっている点にある。つまり、支持部ＳＰＴから離れた側の突起部ＰＪ１の高さが、支持部ＳＰＴに近い側の突起部ＰＪ２の高さよりも高くなっている。言い換えれば、支持部ＳＰＴに近い側の突起部ＰＪ２の高さが、支持部ＳＰＴから離れた側の突起部ＰＪ１の高さよりも低くなっているということもできる。これにより、後述するように、ソケット端子ＳＴＥ１にリードＰＧＮＤを押し付けることにより、ソケット端子ＳＴＥ１の板状部位ＢＵが撓んだ際、先端部ＰＵに設けられた突起部ＰＪ１と突起部ＰＪ２が同じ高さになる。この結果、本実施の形態によれば、リードＰＧＮＤとソケット端子ＳＴＥ１との接触を突起部ＰＪ１と突起部ＰＪ２の両方で確実に行なうことができる。これにより、突起部ＰＪ１と突起部ＰＪ２による２点接触の確実性を向上させることができ、接触抵抗の安定性を向上させることができる。【0142】
さらに、本実施の形態における第３特徴点について説明する。図３１（Ａ）は、図３０の領域ＡＲを拡大して示す図であり、図３１（Ｂ）は、図３１（Ａ）を上面から見た図である。図３１（Ａ）および図３１（Ｂ）に示すように、本実施の形態における第３特徴点は、突起部ＰＪ１および突起部ＰＪ２の表面形状が凹凸形状をしている点にある。すなわち、突起部ＰＪ１および突起部ＰＪ２の表面に微細突起ＭＰＪが複数形成されている。言い換えれば、突起部ＰＪ１および突起部ＰＪ２の表面は、粗面化処理が施されているということもできる。これにより、本実施の形態によれば、多数の接触点を確保することができるため、さらに接触抵抗を低く安定化させることができる。また、多点接触による電流分散効果や、接触面積が大きくなることによるジュール熱の低減効果を得ることができる。【0143】
なお、本実施の形態におけるソケット端子ＳＴＥ１は上記のように構成されており、例えば、このソケット端子ＳＴＥ１は、ワイヤカット放電加工やエッチング技術を使用することにより形成することができる。【0144】
ここで、ローサイドＭＯＳチップのテスト工程で使用されるリードＰＧＮＤと接続するソケット端子ＳＴＥ１を第１ソケット端子と呼び、リードＶＳＷＨと接続するソケット端子ＳＴＥ１を第２ソケット端子と呼ぶ。この場合、第１ソケット端子は、入力端子として機能し、第２ソケット端子は、出力端子として機能する。【0145】
ここで、第１ソケット端子および第２ソケット端子は、図３０に示すように、支持部ＳＰＴを有する本体部ＢＹと、支持部ＳＰＴと接続され、かつ、被検査デバイスの配置側に突き出た先端部ＰＵを含む板状部位ＢＵと、先端部ＰＵに一体的に設けられた突起部ＰＪ１および突起部ＰＪ２と、を有することになる。【0146】
また、ハイサイドＭＯＳチップのテスト工程で使用されるリードＶＳＷＨと接続するソケット端子ＳＴＥ１を第３ソケット端子と呼び、リードＶＩＮと接続するソケット端子ＳＴＥを第４ソケット端子と呼ぶ。この場合、第３ソケット端子は、入力端子として機能し、第４ソケット端子は、出力端子として機能する。【0147】
ここで、第３ソケット端子は、図３０に示すように、支持部ＳＰＴを有する本体部ＢＹと、支持部ＳＰＴと接続され、かつ、被検査デバイスの配置側に突き出た先端部ＰＵを含む板状部位ＢＵと、先端部ＰＵに一体的に設けられた突起部ＰＪ１および突起部ＰＪ２と、を有することになる。一方、第４ソケット端子は、図２５に示すように、支持部ＳＰＴを有する本体部ＢＹと、支持部ＳＰＴと接続され、かつ、被検査デバイスＴＤ１の配置側に突き出た先端部ＰＵを含む板状部位ＢＵと、を有し、先端部ＰＵには、突起部が形成されていないことになる。【0148】
このとき、第２ソケット端子と第３ソケット端子は、同じリードＶＳＷＨ（外部端子）と接続されることから、第３ソケット端子は、第２ソケット端子と同一であるということができる。また、ローサイドＭＯＳチップのテスト工程において電流を流出するために使用されるリードＶＳＷＨ（外部端子）は、ハイサイドＭＯＳチップのテスト工程では、電流を流入（供給）するために使用される。言い換えると、ハイサイドＭＯＳチップのテスト工程において電流を流入（供給）するために使用されるリードＶＳＷＨ（外部端子）は、ローサイドＭＯＳチップのテスト工程では、電流を流出するために使用される。【0149】
さらに、図２５に示すソケット端子ＳＴＥは、ローサイドＭＯＳチップやハイサイドＭＯＳチップよりも平面サイズの小さなドライバＩＣチップと接続されるリードと接触する。このソケット端子ＳＴＥを第５ソケット端子と呼ぶことにすると、第５ソケット端子は、図２５に示すように、支持部ＳＰＴを有する本体部ＢＹと、支持部ＳＰＴと接続され、かつ、被検査デバイスＴＤ１の配置側に突き出た先端部ＰＵを含む板状部位ＢＵと、を有し、先端部ＰＵには、突起部が形成されていないことになる。【0150】
これにより、ハイサイドＭＯＳチップのテスト工程や、ローサイドＭＯＳチップのテスト工程とは、別に、ドライバＩＣチップのテスト工程も実施することができる。つまり、本実施の形態では、主に、ハイサイドＭＯＳチップのテスト工程と、ローサイドＭＯＳチップのテスト工程について説明しているが、さらに、本実施の形態では、ドライバＩＣチップのテスト工程を含ませることができる。【0151】
次に、図３２は、リードとソケット端子との接続態様を拡大して示す図である。図３２では、ハイサイドＭＯＳチップのテスト工程で使用されるリードＶＳＷＨとリードＶＩＮのそれぞれについてのソケット端子との接続態様を示している。【0152】
図３２に示すように、樹脂ＭＲから露出しているリードＶＳＷＨには、本実施の形態に特有のソケット端子ＳＴＥ１が接触しており、特に、突起部ＰＪ２よりも高さの高い突起部ＰＪ１と、リードＶＳＷＨの表面に形成されている半田膜ＳＦが接触していることがわかる。一方、樹脂ＭＲから露出しているリードＶＩＮには、例えば、図２５に示すソケット端子ＳＴＥが接触している。【0153】
これに対し、図３３では、ローサイドＭＯＳチップのテスト工程で使用されるリードＶＳＷＨとリードＰＧＮＤのそれぞれについてのソケット端子との接続態様を示している。【0154】
図３３に示すように、樹脂ＭＲから露出しているリードＶＳＷＨには、本実施の形態に特有のソケット端子ＳＴＥ１が接触しており、特に、突起部ＰＪ２よりも高さの高い突起部ＰＪ１と、リードＶＳＷＨの表面に形成されている半田膜ＳＦが接触していることがわかる。同様に、樹脂ＭＲから露出しているリードＰＧＮＤにも、本実施の形態に特有のソケット端子ＳＴＥ１が接触しており、特に、突起部ＰＪ２よりも高さの高い突起部ＰＪ１と、リードＶＳＷＨの表面に形成されている半田膜ＳＦが接触していることがわかる。【0155】
続いて、図３４は、被検査デバイスＴＤ１を押圧した状態を示す断面図である。図３４に示すように、本実施の形態におけるテスト工程では、例えば、被検査デバイスＴＤ１をテストソケットＴＳ内に配置した後、ハンドラＨＤを使用することにより、被検査デバイスＴＤ１に垂直荷重を加えて、押圧する。これにより、ソケット端子ＳＴＥ１が撓み、リードＰＧＮＤとソケット端子ＳＴＥ１が確実に接触することになる。同様に、ソケット端子ＳＴＥが撓み、リードＶＩＮとソケット端子ＳＴＥが確実に接触することになる。【0156】
なお、本実施の形態では、ハンドラＨＤを使用することにより、被検査デバイスＴＤ１の押圧を行なっているが、例えば、テストソケットＴＳが蓋を備えている場合には、この蓋を使用して、被検査デバイスＴＤ１の押圧をしてもよい。【0157】
図３５は、押圧時におけるリードとソケット端子との接続態様を拡大して示す図である。図３５では、ハイサイドＭＯＳチップのテスト工程で使用されるリードＶＳＷＨとリードＶＩＮのそれぞれについてのソケット端子との接続態様を示している。【0158】
図３５に示すように、樹脂ＭＲから露出しているリードＶＳＷＨには、本実施の形態に特有のソケット端子ＳＴＥ１が接触しており、特に、押圧時の垂直荷重により、ソケット端子ＳＴＥ１が撓んで、リードＶＳＷＨの露出面上をリードＶＳＷＨの延在方向に沿って滑走する。この動作を本明細書では、ワイピングと呼ぶことにする。この結果、本実施の形態では、リードＶＳＷＨとソケット端子ＳＴＥ１が、突起部ＰＪ１および突起部ＰＪ２によって接触することになる。つまり、押圧後、ソケット端子ＳＴＥ１に形成されている突起部ＰＪ１および突起部ＰＪ２がリードＶＳＷＨの表面に形成されている半田膜ＳＦと接触することになる。一方、樹脂ＭＲから露出しているリードＶＩＮには、例えば、図２５に示すソケット端子ＳＴＥが接触している。このソケット端子ＳＴＥにおいても、押圧時の垂直荷重により、ソケット端子ＳＴＥが撓んで、ワイピングする。【0159】
これに対し、図３６では、ローサイドＭＯＳチップのテスト工程に使用されるリードＶＳＷＨとリードＰＧＮＤのそれぞれについてのソケット端子との接続態様を示している。【0160】
図３６に示すように、樹脂ＭＲから露出しているリードＶＳＷＨには、本実施の形態に特有のソケット端子ＳＴＥ１が接触しており、特に、押圧時の垂直荷重により、ソケット端子ＳＴＥ１が撓んで、ワイピングする。この結果、本実施の形態では、リードＶＳＷＨとソケット端子ＳＴＥ１が、突起部ＰＪ１および突起部ＰＪ２によって接触することになる。つまり、押圧後、ソケット端子ＳＴＥ１に形成されている突起部ＰＪ１および突起部ＰＪ２がリードＶＳＷＨの表面に形成されている半田膜ＳＦと接触することになる。同様に、樹脂ＭＲから露出しているリードＰＧＮＤにも、本実施の形態に特有のソケット端子ＳＴＥ１が接触しており、特に、押圧時の垂直荷重により、ソケット端子ＳＴＥ１が撓んで、ワイピングする。この結果、本実施の形態では、リードＰＧＮＤとソケット端子ＳＴＥ１が、突起部ＰＪ１および突起部ＰＪ２によって接触することになる。つまり、押圧後、ソケット端子ＳＴＥ１に形成されている突起部ＰＪ１および突起部ＰＪ２がリードＰＧＮＤの表面に形成されている半田膜ＳＦと接触することになる。【0161】
以上のようにして、被検査デバイスＴＤ１をテストソケットＴＳに固定した後、ＤＣ／ＤＣコンバータを構成するハイサイドＭＯＳチップの熱抵抗を評価するテスト工程を実施する。具体的には、例えば、図１７に示すフローチャートに従って、ハイサイドＭＯＳチップの熱抵抗を評価するテスト工程を実施する。【0162】
図３７は、ハイサイドＭＯＳチップの熱抵抗を評価するテスト工程における電流経路を示す図である。図３７において、テストソケットＴＳに設けられているフォース用端子ＨＳ−Ｆから被検査デバイスＴＤ１のリードＶＳＷＨを介してハイサイドＭＯＳチップ（図示せず）に電流を流入させた後、被検査デバイスＴＤ１のリードＶＩＮを介してフォース用端子ＨＤ−Ｆから電流を流出するようにして、ハイサイドＭＯＳチップの熱抵抗を評価するテスト工程が実施される。このとき、図３７において、チップ搭載部ＴＡＢ（Ｈ）は、リードＶＩＮと電気的に接続されており、このチップ搭載部ＴＡＢ（Ｈ）は、ポゴピンＰＧ２によってテストソケットＴＳのセンス用端子ＨＤ−Ｓと接続されている。一方、複数のリードＶＳＷＨのうち、一部のリードＶＳＷＨは電流を流さないリードであり、この電流を流さない一部のリードＶＳＷＨは、テストソケットＴＳのセンス用端子ＨＳ−Ｓと接続されている。そして、センス用端子ＨＤ−Ｓとセンス用端子ＨＳ−Ｓとの間の電圧信号に基づいて、ハイサイドＭＯＳチップの電気的特性が検査される。具体的には、ハイサイドＭＯＳチップに形成されているボディダイオードのＶＦが測定される。【0163】
その後、ＤＣ／ＤＣコンバータを構成するローサイドＭＯＳチップの熱抵抗を評価するテスト工程を実施する。具体的には、例えば、図２１に示すフローチャートに従って、ローサイドＭＯＳチップの熱抵抗を評価するテスト工程を実施する。【0164】
図３８は、ローサイドＭＯＳチップの熱抵抗を評価するテスト工程における電流経路を示す図である。図３８において、テストソケットＴＳに設けられているフォース用端子ＬＳ−Ｆから被検査デバイスＴＤ１のリードＰＧＮＤを介してローサイドＭＯＳチップ（図示せず）に電流を流入させた後、被検査デバイスＴＤ１のリードＶＳＷＨを介してフォース用端子ＬＤ−Ｆから電流を流出するようにして、ローサイドＭＯＳチップの熱抵抗を評価するテスト工程が実施される。このとき、図３８において、チップ搭載部ＴＡＢ（Ｌ）は、リードＶＳＷＨと電気的に接続されており、このチップ搭載部ＴＡＢ（Ｌ）は、ポゴピンＰＧ１によってテストソケットＴＳのセンス用端子ＬＤ−Ｓと接続されている。一方、複数のリードＰＧＮＤのうち、一部のリードＰＧＮＤは電流を流さないリードであり、この電流を流さない一部のリードＰＧＮＤは、テストソケットＴＳのセンス用端子ＬＳ−Ｓと接続されている。そして、センス用端子ＬＤ−Ｓとセンス用端子ＬＳ−Ｓとの間の電圧信号に基づいて、ローサイドＭＯＳチップの電気的特性が検査される。具体的には、ローサイドＭＯＳチップに形成されているボディダイオードのＶＦが測定される。【0165】
以上のようにして、本実施の形態におけるテスト工程が実施され、良好な放熱特性を有している良品の被検査デバイスと、放熱特性が基準を満たしていない不良品の被検査デバイスとを選別することが可能となる。そして、本実施の形態におけるテスト工程をパスした良品の被検査デバイスが製品（半導体装置ＰＫ１）として出荷される。このようにして、本実施の形態における半導体装置を製造することができる。【0166】
＜実施の形態における代表的な効果＞本実施の形態によれば、以下に示す効果を得ることができる。
【0167】
（１）本実施の形態によれば、例えば、図３９に示すように、ソケット端子ＳＴＥ１の先端部ＰＵに、突起部ＰＪ１および突起部ＰＪ２を設けている。これにより、例えば、大電流を流すリードＬＤとソケット端子ＳＴＥ１との接触を、突起部ＰＪ１による接触と、突起部ＰＪ２による接触との２点で行なうことができる。この結果、ソケット端子ＳＴＥ１からリードＬＤへ流れる電流は、突起部ＰＪ１を流れる経路と、突起部ＰＪ２を流れる経路に分散して流れることになる。したがって、ソケット端子ＳＴＥ１とリードＬＤとの間に大電流を流す場合であっても、ソケット端子ＳＴＥ１とリードＬＤとの間の接触部の温度上昇を抑制することができる。これにより、本実施の形態によれば、図２６のフローチャートで示したメカニズムが生じにくくなり、これによって、半導体装置の外観不良の発生やソケット端子ＳＴＥ１の短寿命化を抑制することができる。【0168】
例えば、リードとソケット端子の接触面積が大きいほど、接触抵抗およびジュール熱も低く安定すると考えられる。この点に関し、図２５に示す現状のソケット端子ＳＴＥの場合、リードに平行に全面接触することは困難であり、実際には、局所的な接触状態となると考えられる。この場合、接触面積は小さくなり、ソケット端子の面積優位性は少なくなり、逆に、接触抵抗が高くなって、ジュール熱が大きくなることが考えられる。また、たとえ、全面接触に近い状態となったとしても、接触部に形成される絶縁膜などの影響を受けやすくなり、接触性の悪化が懸念される。これに対し、本実施の形態にように先端部ＰＵに突起部ＰＪ１および突起部ＰＪ２を設ける場合には、接触面積はそれ程増加しないが、２点接触が確保されるため、接触抵抗は比較的低い値に安定する。さらに、２点接触によれば、電流分散効果も得られるため、ジュール熱の発生も抑制することができる。【0169】
（２）本実施の形態によれば、例えば、図３０に示すように、突起部ＰＪ１の高さが、突起部ＰＪ２の高さよりも高くなっている。これにより、ソケット端子ＳＴＥ１にリードＰＧＮＤを押し付けることにより、ソケット端子ＳＴＥ１が撓んだ際に、先端部ＰＵに設けられた突起部ＰＪ１と突起部ＰＪ２が丁度同じ高さになる。この結果、本実施の形態によれば、リードＬＤとソケット端子ＳＴＥ１との接触を突起部ＰＪ１と突起部ＰＪ２の両方で確実に行なうことができる。これにより、突起部ＰＪ１と突起部ＰＪ２による２点接触の確実性を向上させることができ、接触抵抗の安定性を向上させることができる。【0170】
（３）また、本実施の形態によれば、例えば、図３１に示すように、突起部ＰＪ１および突起部ＰＪ２の表面が粗面化処理されて、凹凸形状が形成されている。このため、凹凸形状によって、多数の接触点が確保される。この結果、接触抵抗は、さらに低い値に安定する。さらには、多点接触になることによる電流分散効果や接触面積の増大効果も得られることから、ジュール熱のさらなる低減効果を得ることができる。【0171】
（４）さらに、本実施の形態によれば、多数の小さい凹凸形状により接触するため、平滑な板状接触の場合に比べて、発生する半田屑の粒径は小さくなる。このように、排斥された半田屑の粒径が小さくなると、ソケット端子ＳＴＥ１に付着せずに落下することも多くなると考えられ、これによって、繰り返し接触によるソケット端子ＳＴＥ１への半田材の堆積も抑制されるため、ソケット端子ＳＴＥ１の短寿命化を改善することができる。【0172】
（５）また、先端部ＰＵに突起部ＰＪ１および突起部ＰＪ２を設けるという本実施の形態におけるソケット端子ＳＴＥ１の構造は、複雑な構造ではなく簡素な構成であり、かつ、ソケットサイズ等の省スペース化の観点からも優れている。【0173】
例えば、本実施の形態では、ソケット端子ＳＴＥ１の先端部ＰＵに突起部ＰＪ１および突起部ＰＪ２を設けているが、同等の効果を得られる構成として、単一の突起部を有する２本のソケット端子を１つのリードに接触させる構成が考えられる。しかし、この構成の場合、１つのリードに対して２本のソケット端子が必要となることから、省スペース化を図ることが難しくなるとともに、ソケット端子の抵抗値を下げるために、それぞれのソケット端子の厚さを厚くする構成が採用しにくくなる。これに対し、本実施の形態におけるソケット端子ＳＴＥ１では、１本のソケット端子ＳＴＥ１に２つの突起部ＰＪ１および突起部ＰＪ２が設けられているため、省スペース化も図りやすくなるとともに、ソケット端子ＳＴＥ１の抵抗値を下げるために、ソケット端子ＳＴＥ１（特に、板状部位ＢＵおよび先端部ＰＵ）の厚さも容易に調整することができる。したがって、この観点からも、本実施の形態におけるソケット端子ＳＴＥ１は、優位性を有していると言える。【0174】
（６）さらに、本実施の形態におけるソケット端子ＳＴＥ１によれば、既存のテストソケットからの置き換えも、テストボードや固定治具などのチェンジキットの再製作も必要なく、ソケット端子の交換だけで可能である。このことから、コスト面でも優位性がある。そして、本実施の形態におけるソケット端子ＳＴＥ１によれば、長寿命化も図ることができるため、コスト削減の効果も得ることができる。また、ソケット端子ＳＴＥ１の単価も、例えば、ケルビンタイプのように、１つのリードに対して２本のソケット端子を準備する必要がなく、１つのリードに対して１本のソケット端子ＳＴＥ１で対応が可能のため、この観点からも、コスト面で優位性がある。【0175】
（７）本実施の形態におけるソケット端子ＳＴＥ１は、特に、２Ａ以上という大電流を流す製品のテスト工程に採用することが効果的であるが、多点接触による接触抵抗の安定効果を得ることができるため、上述した２Ａ以上の大電流を流す製品のテスト工程に限らず、幅広く被検査デバイスのテスト工程に適用することもできる。【0176】
＜実施の形態におけるテスト工程による痕跡＞最後に、被検査デバイスに本実施の形態におけるテスト工程を実施した場合、半導体装置に残る痕跡について説明する。図４０は、本実施の形態におけるテスト工程を実施した後の半導体装置ＰＫ１の裏面を示す図である。図４０において、例えば、リードＬＤの一部（斜線を付したリードＬＤ）に本実施の形態におけるテスト工程を実施したことによる痕跡が残る。以下に、この点について説明する。
【0177】
図４１は、樹脂ＭＲから露出するリードＬＤ１およびリードＬＤ２の表面状態を示す図である。図４１に示すように、リードＬＤ１およびリードＬＤ２のそれぞれには、痕跡ＴＲＣ１Ａおよび痕跡ＴＲＣ１Ｂが形成されていることがわかる。【0178】
ここで、図４１に示す痕跡ＴＲＣ１Ａは、図３０に示すソケット端子ＳＴＥ１の先端部ＰＵに設けられた突起部ＰＪ１のワイピングによる痕跡である。一方、図４１に示す痕跡ＴＲＣ２Ａは、図３０に示すソケット端子ＳＴＥ１の先端部ＰＵに設けられた突起部ＰＪ２のワイピングによる痕跡である。なお、図４１は、突起部ＰＪ１および突起部ＰＪ２の表面に対して粗面化処理を施していない条件での痕跡である。【0179】
図４１に示すように、突起部ＰＪ１のワイピングによる痕跡ＴＲＣ１Ａの長さＬ１は、突起部ＰＪ２のワイピングによる痕跡ＴＲＣ２Ａの長さＬ２よりも長くなっていることがわかる。これは、突起部ＰＪ１の高さが、突起部ＰＪ２の高さよりも高く、突起部ＰＪ１は、被検査デバイスをテストソケットに配置した段階からリードと接触しているため、ワイピングの長さが長くなるからである。一方、突起部ＰＪ２は、被検査デバイスをテストソケットに配置した段階では、リードと接触しておらず（図３２や図３３参照）、半導体装置に垂直荷重を印加した段階で、ソケット端子が撓んだ状態で初めてリードと接触する（図３５や図３６参照）。このため、高さの低い突起部ＰＪ２のワイピングの長さは、上述した突起部ＰＪ１のワイピングの長さよりも短くなる。この結果、突起部ＰＪ１のワイピングによる痕跡ＴＲＣ１Ａの長さＬ１は、突起部ＰＪ２のワイピングによる痕跡ＴＲＣ２Ａの長さＬ２よりも長くなる。言い換えれば、突起部ＰＪ２のワイピングによる痕跡ＴＲＣ２Ａの長さＬ２は、突起部ＰＪ１のワイピングによる痕跡ＴＲＣ１Ａの長さＬ１よりも短くなる。【0180】
図４２は、樹脂ＭＲから露出するリードＬＤ１およびリードＬＤ２の表面状態を示す図である。図４２に示すように、リードＬＤ１およびリードＬＤ２のそれぞれには、痕跡ＴＲＣ１Ｂおよび痕跡ＴＲＣ２Ｂが形成されていることがわかる。【0181】
ここで、図４２に示す痕跡ＴＲＣ１Ｂは、図３０に示すソケット端子ＳＴＥ１の先端部ＰＵに設けられた突起部ＰＪ１のワイピングによる痕跡である。一方、図４２に示す痕跡ＴＲＣ２Ｂは、図３０に示すソケット端子ＳＴＥ１の先端部ＰＵに設けられた突起部ＰＪ２のワイピングによる痕跡である。なお、図４２は、突起部ＰＪ１および突起部ＰＪ２の表面に対して粗面化処理を実施して、凹凸形状が形成されている条件での痕跡である。【0182】
図４２に示すように、突起部ＰＪ１および突起部ＰＪ２の表面に形成された凹凸形状を反映して、図４１の場合と異なり、並行する複数のライン形状の痕跡が形成されることがわかる。なお、図４２の場合も図４１の場合と同様に、突起部ＰＪ１のワイピングによる痕跡ＴＲＣ１Ｂの長さＬ１は、突起部ＰＪ２のワイピングによる痕跡ＴＲＣ２Ｂの長さＬ２よりも長くなっていることがわかる。【0183】
以上のことから、例えば、製品として出荷された半導体装置において、少なくとも、リードの表面の一部に図４１や図４２に示す痕跡が確認された場合には、本実施の形態におけるテスト工程を実施したことの確証となる。すなわち、少なくとも、長さの異なる痕跡がリードの長辺方向に沿って並んで形成されている場合には、本実施の形態におけるテスト工程が実施されたものと考えることができる。【0184】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。【0185】
（変形例１）例えば、前記実施の形態では、ハイサイドＭＯＳチップ、ローサイドＭＯＳチップ、および、ドライバＩＣチップが搭載された半導体装置を例に挙げて説明したが、これに限らず、ローサイドＭＯＳチップが搭載されている半導体装置であれば、他の半導体チップが搭載されていなくてもよい。例えば、図４３に示すように、ハイサイドＭＯＳチップとローサイドＭＯＳチップだけが搭載された半導体装置や、図４４に示すように、ローサイドＭＯＳチップだけが搭載された半導体装置にも、前記実施の形態における技術的思想を適用することができる。
【0186】
また、例えば、半導体装置が２Ａ以上の大電流を流す製品である場合には、ローサイドＭＯＳチップを搭載する半導体装置に限定されることなく、前記実施の形態における技術的思想を適用することができる。【0187】
さらに、半導体装置のパッケージ構造としては、ＱＦＮ（Quad Flat Non-leaded package）に限らず、ＱＦＰ（Quad Flat Package）、ＳＯＮ（Small Outline Non-leaded package）、ＳＯＰ（Small Outline Package）であってもよい。【0188】
（変形例２）前記実施の形態では、例えば、図２８に示すように、リードＰＧＮＤやリードＶＳＷＨと接触するソケット端子に前記実施の形態における技術的思想を適用する例について説明したが、リードＶＩＮやその他のリード（例えば、ドライバＩＣチップと接続されるリード）と接触するソケット端子にも前記実施の形態におけるソケット端子を適用することもできる。
【0189】
（変形例３）前記実施の形態におけるソケット端子では、複数の突起部のそれぞれに粗面化処理を施して凹凸形状を形成する例について説明したが、少なくとも、複数の突起部が設けられていれば、突起部の表面に粗面化処理を施さなくてもよい。
【0190】
（変形例４）前記実施の形態では、例えば、図５に示すように、ローサイドＭＯＳチップＣＨＰ（Ｌ）とリードＬＤとの電気的な接続に、ローサイドＭＯＳクリップＣＬＰ（Ｌ）を使用し、ハイサイドＭＯＳチップＣＨＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）との電気的な接続に、ハイサイドＭＯＳクリップＣＬＰ（Ｈ）を使用している。しかし、これに限らず、ローサイドＭＯＳクリップＣＬＰ（Ｌ）やハイサイドＭＯＳクリップＣＬＰ（Ｈ）に代えて、ワイヤを使用してもよい。ただし、オン抵抗を低減する観点からは、ワイヤよりも、ローサイドＭＯＳクリップＣＬＰ（Ｌ）やハイサイドＭＯＳクリップＣＬＰ（Ｈ）を使用することが望ましい。
【0191】
（変形例５）前記実施の形態では、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるローサイドＭＯＳチップＣＨＰ（Ｌ）との接続や、ローサイドＭＯＳチップＣＨＰ（Ｌ）とローサイドＭＯＳクリップＣＬＰ（Ｌ）との接続に、半田を使用している。同様に、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるハイサイドＭＯＳチップＣＨＰ（Ｈ）との接続や、ハイサイドＭＯＳチップＣＨＰ（Ｈ）とハイサイドＭＯＳクリップＣＬＰ（Ｈ）との接続に、半田が使用されている。しかし、これに限らず、半田に代えて、銀ペーストを使用してもよい。ただし、オン抵抗を低減する観点からは、銀ペーストよりも、半田を使用することが望ましい。
【0192】
（変形例６）前記実施の形態では、例えば、複数のリードＰＧＮＤや複数のリードＶＳＷＨが存在し、これらのリードのそれぞれにソケット端子ＳＴＥ１を接触させて被検査デバイスＴＤ１のテスト工程を実施する例について説明した。ただし、前記実施の形態における技術的思想は、これに限らず、例えば、単数のリードＰＧＮＤや単数のリードＶＳＷＨだけが存在する被検査デバイスにおいても、前記実施の形態におけるソケット端子を接触させて、テスト工程を実施することができる。
【0193】
（変形例７）前記実施の形態では、ローサイドＭＯＳチップのテスト工程と、ハイサイドＭＯＳチップのテスト工程とを、共通する1つのテストソケットで実施する例について説明したが、例えば、ローサイドＭＯＳチップのテスト工程で使用するテストソケットと、ハイサイドＭＯＳチップのテスト工程で使用するテストソケットとを別々に準備してもよい。この場合、ローサイドＭＯＳチップのテスト工程で使用する第１ソケット端子と第２ソケット端子、および、ハイサイドＭＯＳチップのテスト工程で使用する第３ソケット端子と第４ソケット端子は、すべて別の構成要素となる。
【0194】
（変形例８）前記実施の形態では、ローサイドＭＯＳチップのテスト工程と、ハイサイドＭＯＳチップのテスト工程とを、共通する1つのテストソケットで実施する例について説明した。このとき、前記実施の形態では、被検査デバイスの外部端子であるリードＶＳＷＨは、ローサイドＭＯＳチップのテスト工程と、ハイサイドＭＯＳチップのテスト工程の両方で共通して使用されていた。つまり、リードＶＳＷＨは、ローサイドＭＯＳチップのテスト工程では、電流の出力端子として使用され、ハイサイドＭＯＳチップのテスト工程では、電流の入力端子として使用されていた。
【0195】
ただし、前記実施の形態における技術的思想は、例えば、ローサイドＭＯＳチップのテスト工程と、ハイサイドＭＯＳチップのテスト工程とを、共通する1つのテストソケットで実施する別の態様に適用することができる。具体的には、複数のリードＶＳＷＨのうち、ローサイドＭＯＳチップのテスト用のリードＶＳＷＨ（便宜上、ＶＳＷＨ１という）と、ハイサイドＭＯＳチップのテスト用のリードＶＳＷＨ（便宜上、ＶＳＷＨ２という）とを別々のリードから構成する場合にも適用することができる。この場合、ローサイドＭＯＳチップのテスト用のリードＶＳＷＨ１に接触させるソケット端子が第２ソケット端子となり、ハイサイドＭＯＳチップのテスト用のリードＶＳＷＨ２に接触させるソケット端子が第３ソケット端子となる。そして、第２ソケット端子と第３ソケット端子は、別々の構成要素となる。【0196】
（変形例９）さらに、前記実施の形態で説明した技術的思想の要旨を逸脱しない範囲において、変形例同士を組み合わせることもできる。
【符号の説明】
【0197】
１Ｓ 半導体基板ＡＲ 領域
ＢＣ ボディコンタクト領域
ＢＤ ボディダイオード
ＢＤ１ ボディダイオード
ＢＤ２ ボディダイオード
ＢＵ 板状部位
ＢＹ 本体部
Ｃ コンデンサ
ＣＣ 制御回路
ＣＨ チャネル層
ＣＨＰ（Ｃ） ドライバＩＣチップ
ＣＨＰ（Ｈ） ハイサイドＭＯＳチップ
ＣＨＰ（Ｌ） ローサイドＭＯＳチップ
ＣＬＰ（Ｈ） ハイサイドＭＯＳクリップ（導電性部材）
ＣＬＰ（Ｌ） ローサイドＭＯＳクリップ（導電性部材）
ＤＲ ドレイン領域
ＤＴ ダイシングテープ
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＨ リード（外部端子）
ＧＬ リード（外部端子）
ＧＮＤ グランド（基準電位）
ＧＯＸ ゲート絶縁膜
ＧＰ（Ｈ） ゲート電極パッド
ＧＰ（Ｌ） ゲート電極パッド
ＨＤ ハンドラ
ＨＤ−Ｆ フォース用端子
ＨＤ−Ｓ センス用端子
ＨＳ−Ｆ フォース用端子
ＨＳ−Ｓ センス用端子
ＨＳ１ 高融点半田
ＨＳ２ 高融点半田
ＩＦ 絶縁膜
ＩＨ 電流
ＩＬ 電流
ＩＭ 基準電流
Ｌ インダクタ
Ｌ１ 長さ
Ｌ２ 長さ
ＬＤ リード（外部端子）
ＬＤ１ リード（外部端子）
ＬＤ２ リード（外部端子）
ＬＤ−Ｆ フォース用端子
ＬＤ−Ｓ センス用端子
ＬＳ−Ｆ フォース用端子
ＬＳ−Ｓ センス用端子
ＬＦ１ リードフレーム
ＭＰＪ 微細突起
ＭＲ 樹脂
ＮＡ ノード
ＰＤ 電極パッド
ＰＧ１ ポゴピン
ＰＧ２ ポゴピン
ＰＧ３ ポゴピン
ＰＧＮＤ リード（外部端子）
ＰＪ１ 突起部
ＰＪ２ 突起部
ＰＫ１ 半導体装置（半導体パッケージ）
ＰＲ 製品領域
ＰＵ 先端部
ＲＬ 負荷
ＲＵ 収納部
ＱＨ ハイサイドＭＯＳトランジスタ
ＱＬ ローサイドＭＯＳトランジスタ
ＳＦ 半田膜
ＳＬ ソース配線
ＳＰ（Ｈ） ソース電極パッド
ＳＰ（Ｌ） ソース電極パッド
ＳＰＴ 支持部
ＳＲ ソース領域
ＳＴＥ ソケット端子
ＳＴＥ１ ソケット端子
ＳＷ 半田ひげ
ＴＡＢ（Ｃ） チップ搭載部
ＴＡＢ（Ｈ） チップ搭載部
ＴＡＢ（Ｌ） チップ搭載部
ＴＤ１ 被検査デバイス（組立体）
ＴＥ１ 入力端子
ＴＨ 時間
ＴＬ 時間
ＴＯＦＦ オフ期間
ＴＯＮ オン期間
ＴＲ トレンチ
ＴＲ２ トレンチ
ＴＲＣ１Ａ 痕跡
ＴＲＣ１Ｂ 痕跡
ＴＲＣ２Ａ 痕跡
ＴＲＣ２Ｂ 痕跡
ＴＳ テストソケット
ＶＩＮ リード（外部端子）
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＶＳＷＨ リード（外部端子）
Ｗ ワイヤ（導電性部材）