特許 6235510 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6235510

(24)【登録日】2017年11月2日

(45)【発行日】2017年11月22日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20171113BHJP

   H01L 29/778 20060101ALI20171113BHJP

   H01L 29/812 20060101ALI20171113BHJP

   H01L 29/06 20060101ALI20171113BHJP

   H01L 21/336 20060101ALI20171113BHJP

   H01L 29/78 20060101ALI20171113BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/06 301F

   H01L29/78 301B

【請求項の数】9

【全頁数】16

(21)【出願番号】特願2015-55445(P2015-55445)

(22)【出願日】2015年3月18日

(65)【公開番号】特開2016-178131(P2016-178131A)

(43)【公開日】2016年10月6日

【審査請求日】2016年9月23日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(72)【発明者】

【氏名】菊地 拓雄

(72)【発明者】

【氏名】碇山 理究

(72)【発明者】

【氏名】新村 忠

(72)【発明者】

【氏名】松葉 博

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２００７−０４８８６６（ＪＰ，Ａ）

【文献】 特開２００８−０３４４３８（ＪＰ，Ａ）

【文献】 特開２００７−１５０１０６（ＪＰ，Ａ）

【文献】 特開昭５５−０８６１２１（ＪＰ，Ａ）

【文献】 特開２０１５−０４６４６８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

窒化物半導体を含む半導体層と、
前記半導体層の上に設けられ、前記半導体層と電気的に接続されるソース電極及びドレイン電極と、
前記半導体層の上であって、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極の上であって、前記ソース電極と前記ドレイン電極との間に設けられ、絶縁材料を含み、電荷密度の極性が正である保護層と、
を備え、
前記保護層は、前記ゲート電極と比べて前記ドレイン電極の近くに位置する第１領域と、前記第１領域の電荷密度より低い電荷密度を有する第２領域と、を有する半導体装置。

【請求項2】

前記第１領域の電荷密度の値は、１．０×１０^１６ｃｍ^−３以上である請求項１記載の半導体装置。

【請求項3】

前記第１領域は、前記半導体層から前記ゲート電極に向かう第１方向において前記ゲート電極と重畳しない請求項１または２記載の半導体装置。

【請求項4】

前記半導体層と前記ゲート電極との間に設けられた第１絶縁層と、
前記ゲート電極と前記保護層との間に設けられた第２絶縁層と、
前記保護層の上に設けられた第３絶縁層と、
をさらに備え、
前記保護層に含まれる材料のバンドギャップ値は、前記第２絶縁層に含まれる材料のバンドギャップ値、及び、前記第３絶縁層に含まれる材料のバンドギャップ値より小さい請求項１〜３のいずれか１つに記載の半導体装置。

【請求項5】

窒化物半導体を含む半導体層と、
前記半導体層の上に設けられ、前記半導体層と電気的に接続されるソース電極及びドレイン電極と、
前記半導体層の上であって、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記ゲート電極の上に設けられた絶縁層と、
前記ソース電極、前記ドレイン電極及び前記絶縁層の上に設けられ、絶縁材料を含み、電荷密度の極性が正であって前記電荷密度の値が１．０×１０^１６ｃｍ^−３以上である保護層と、
を備えた半導体装置。

【請求項6】

前記ソース電極は、前記半導体層から前記ゲート電極に向かう第１方向において前記ゲート電極と重畳する請求項５記載の半導体装置。

【請求項7】

窒化物半導体を含む半導体層と、前記半導体層の上に設けられ前記半導体層と電気的に接続されるソース電極及びドレイン電極と、前記半導体層の上であって、前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、を有する積層体において、前記ゲート電極の上であって、前記ソース電極と前記ドレイン電極との間に、絶縁材料を含む保護層を形成する工程と、
前記保護層に正電荷を供給し、前記ゲート電極と比べて前記ドレイン電極の近くに位置し、前記保護層内の他の領域より電荷密度が高い第１領域を形成する工程と、
を備えた半導体装置の製造方法。

【請求項8】

前記第１領域を形成する工程において、コロナ放電処理によって前記保護層に正電荷を供給する請求項７記載の半導体装置の製造方法。

【請求項9】

窒化物半導体を含む半導体層と、前記半導体層の上に設けられたゲート電極と、前記ゲート電極の上に設けられた絶縁層と、を有する積層体において、前記積層体の上に導電膜を形成する工程と、
前記導電膜の一部を除去して前記半導体層と電気的に接続されるソース電極及びドレイン電極を形成する工程と、
前記ソース電極、前記ドレイン電極及び前記絶縁層の上に、絶縁材料を含む保護層を形成する工程と、
を備え、
前記保護層の電荷密度の極性は正であり、
前記保護層の電荷密度の値が１．０×１０^１６ｃｍ^−３以上である半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

窒化ガリウム（ＧａＮ）などの窒化物系化合物半導体は、広いバンドギャップと、高い絶縁破壊電界強度と、を有することから、高出力あるいは高電圧動作が要求されるパワーデバイスの材料として利用されている。例えば、窒化ガリウム層の上に窒化アルミニウムガリウム（ＡｌＧａＮ）層が積層された構造を有する高電子移動度トランジスタ（High Electron Mobility Transistor:HEMT）等の半導体装置においては、窒化ガリウム層と窒化アルミニウムガリウム層との界面に高濃度の二次元電子ガスが生じるためオン抵抗が小さく、低損失で高い出力を得ることができる。

【0003】

一方で、このような半導体装置において、高電圧を印加したときにオン抵抗が増大し、ドレイン電流が減少する電流コラプスという現象が発生する場合がある。電流コラプスは、半導体装置の特性に影響を及ぼすので、電流コラプスを抑制することが望まれている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−２１０９３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施形態は、電流コラプスを抑制した半導体装置及びその製造方法を提供する。

【課題を解決するための手段】

【0006】

本発明の実施形態によれば、半導体層と、ソース電極及びドレイン電極と、ゲート電極と、保護層と、を備える半導体装置が提供される。前記半導体層は、窒化物半導体を含む。前記ソース電極及び前記ドレイン電極は、前記半導体層の上に設けられ、前記半導体層と電気的に接続される。前記ゲート電極は、前記半導体層の上であって、前記ソース電極と前記ドレイン電極との間に設けられる。前記保護層は、前記ゲート電極の上であって、前記ソース電極と前記ドレイン電極との間に設けられる。前記保護層は、絶縁材料を含む。前記保護層の電荷密度の極性は正である。前記保護層は、第１領域と、第２領域と、を有する。前記第１領域は、前記ゲート電極と比べて前記ドレイン電極の近くに位置する。前記第２領域は、前記第１領域の電荷密度より低い電荷密度を有する。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体装置を示す模式図である。

【図2】図２（ａ）〜図２（ｃ）は、第１実施形態に係る別の半導体装置の一部を示す模式図である。

【図3】半導体装置の特性を示す参考図である。

【図4】第１実施形態に係る半導体装置の特性を示す図である。

【図5】第１実施形態に係る半導体装置の特性を示す図である。

【図6】第１実施形態に係る半導体装置に印加する電圧を示す図である。

【図7】第１実施形態に係る半導体装置の特性を示す図である。

【図8】第１実施形態に係る半導体装置の特性を示す図である。

【図9】図９（ａ）〜図９（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す模式図である。

【図10】第２実施形態に係る半導体装置を示す模式図である。

【図11】図１１（ａ）〜図１１（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す模式図である。

【発明を実施するための形態】

【0008】

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0009】

本願明細書において、「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

【0010】

本願明細書において、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層又は膜が挿入されて設けられる場合も含む。また、「対向して設けられる」とは、上または下に直接接して設けられる場合の他に、間に他の層又は膜が挿入されて設けられる場合も含む。

【0011】

（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す模式図である。
図２（ａ）〜図２（ｃ）は、第１実施形態に係る別の半導体装置の一部を示す模式図である。
図３は、半導体装置の特性を示す参考図である。
図４は、第１実施形態に係る半導体装置の特性を示す図である。
図１は、半導体装置１００の断面図を示している。図２（ａ）〜図２（ｃ）は、ゲート電極３０の近傍の拡大断面図を示している。図３及び図４は、ドレイン電極５０の近傍の拡大断面を示している。また、図３において、比較例の半導体装置の特性が示されている。

【0012】

図１に表すように、半導体装置１００には、半導体層１０と、第１絶縁層２０と、ゲート電極３０と、ソース電極４０と、ドレイン電極５０と、第２絶縁層６０と、保護層７０と、第３絶縁層８０と、が設けられている。半導体装置１００は、例えば、窒化ガリウム（ＧａＮ）層の上に窒化アルミニウムガリウム（ＡｌＧａＮ）層が積層された構造を有する高電子移動度トランジスタである。なお、半導体層１０から第１絶縁層２０に向かう方向が積層方向（第１方向）である。

【0013】

半導体層１０は、例えば、窒化物半導体層である。半導体層１０は、電子走行層１０ａと、電子供給層１０ｂと、を有する。半導体層１０には、シリコン（Ｓｉ）等の基板上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等のエピタキシャル成長法によって形成されたバッファ層が設けられても良い。バッファ層によって、基板と、半導体層１０との間の格子不整合を緩和することができる。例えば、バッファ層は、窒化アルミニウムガリウムを含む多層構造で形成される。

【0014】

電子走行層１０ａは、チャネル層である。電子走行層１０ａは、例えば、窒化ガリウムを含む層である。電子走行層１０ａの膜厚は、例えば、０．１マイクロメートル以上１０マイクロメートル以下である。

【0015】

電子供給層１０ｂは、障壁層である。電子供給層１０ｂは、電子走行層１０ａに設けられている。電子供給層１０ｂは、例えば、窒化アルミニウムガリウムを含む層である。電子供給層１０ｂは、例えば、窒化ガリウム、窒化アルミニウムガリウム（Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ＜１））、窒化インジウム（ＩｎＮ）、窒化インジウムアルミニウム（Ｉｎ_ｙＡｌ_１−ｙＮ（０＜ｙ＜１））、窒化インジウムガリウム（Ｉｎ_ｚＧａ_１−ｚＮ（０＜ｚ＜１））等の少なくともいずれかを含む層でも良い。電子供給層１０ｂの膜厚は、例えば、１０ナノメートル以上５０ナノメートル以下である。

【0016】

電子走行層１０ａは、電子供給層１０ｂに含まれる化合物と異なる化合物によって形成される。電子走行層１０ａと、電子供給層１０ｂと、の間にヘテロ接合が形成され、ヘテロ接合によってピエゾ分極、もしくは、ピエゾ分極及び自発分極が電子供給層１０ｂに発生する。このような分極に基づく電界によって電子走行層１０ａのヘテロ接合の近傍に二次元電子ガス（２ＤＥＧ）が発生する。例えば、半導体装置１００において、電子走行層１０ａと電子供給層１０ｂとの界面に発生する二次元電子ガスをゲートで制御することでスイッチング動作を行うことができる。また、半導体層１０は、電子走行層１０ａ及び電子供給層１０ｂの２層構造に限らず、３層以上の層構造を有しても良い。

【0017】

第１絶縁層２０は、半導体層１０（電子供給層１０ｂ）とゲート電極３０との間に設けられている。第１絶縁層２０は、ゲート絶縁層である。第１絶縁層２０は、例えば、窒化シリコン（ＳｉＮ）等の窒化物を含む層である。また、第１絶縁層２０は、例えば、酸化シリコン（ＳｉＯ_２）や酸化アルミニウム（Ａｌ_２Ｏ_３）等の酸化物を含む膜でも良い。

【0018】

第１絶縁層２０は、例えば、第１層２０ａと、第１層２０ａに設けられた第２層２０ｂと、を有する。第１絶縁層２０は、単層構造や３層以上の層構造を有しても良い。第１絶縁層２０が複数の層構造を有する場合、異なる化合物によって各層を形成することができる。

【0019】

ゲート電極３０は、例えば、金属等を含む。例えば、ゲート電極３０には、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、Ｔａ（タンタル）、又はＡｌ（アルミニウム）を含む金属膜が用いられる。ゲート電極３０として、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）が用いられても良い。ゲート電極３０には、アルミニウム合金を用いても良い。アルミニウム合金は、アルミニウムを主成分とし、ヒロック対策が施される。

【0020】

ゲート電極３０は、例えば、第１絶縁層２０の第１層２０ａに設けられた第１部分３０ａと、第１絶縁層２０の第２層２０ｂに設けられた第２部分３０ｂと、を有する。第２部分３０ｂは、ドレイン電極５０側に向かって第１絶縁層２０上にせり出すように設けられている。つまり、本実施形態のゲート電極３０は、ＧＦＰ（Gate Field Plate）構造を有している。

【0021】

また、ゲート電極３０の側面は、積層方向に対して傾斜していても良い。つまり、ゲート電極３０の側面は、テーパ状でも良い。ゲート電極３０の側面をテーパ状にすることで、ゲート電極３０の上に形成される第２絶縁層６０による被覆性が高まる。被覆性が高まることで、リーク電流を抑制できる。

【0022】

ソース電極４０及びドレイン電極５０は、半導体層１０の電子供給層１０ｂの上に設けられている。ソース電極４０及びドレイン電極５０は、半導体層１０と電気的に接続される。ソース電極４０及びドレイン電極５０に、モリブデン、チタン（Ｔｉ）、タンタル、タングステン、又はアルミニウムを含む金属膜が用いられる。ソース電極４０及びドレイン電極５０に、窒化モリブデン（ＭｏＮ）、窒化チタン又は窒化タンタルが用いられても良い。ソース電極４０及びドレイン電極５０に、これら導電性材料の２つ以上の膜の積層膜を用いても良い。ソース電極４０及びドレイン電極５０にＩＴＯ（Indium Tin Oxide）を含む膜を用いても良い。

【0023】

第２絶縁層６０は、第１絶縁層２０及びゲート電極３０の上に設けられている。第２絶縁層６０は、例えば、ゲート電極３０を覆うように設けられている。第２絶縁層６０は、ゲート電極３０と、ソース電極４０及びドレイン電極５０と、を電気的に絶縁する層である。第２絶縁層６０は、例えば、酸化シリコンや酸化アルミニウム等の酸化物を含む層である。また、第２絶縁層６０は、窒化シリコン等の窒化物を含む膜でも良い。

【0024】

第３絶縁層８０は、ソース電極４０、ドレイン電極５０及び保護層７０の上に設けられている。例えば、第３絶縁層８０は、酸化シリコン等の酸化物を含む層である。第３絶縁層８０は、例えば、オーバーコート層である。第３絶縁層８０は、第２絶縁層６０と同じ材料を含む層が用いられても良い。

【0025】

保護層７０は、第２絶縁層６０の上に設けられる。例えば、保護層７０は、窒化シリコンや窒化アルミニウム（ＡｌＮ）等の窒化物を含む層である。また、保護層７０は、酸化シリコン、テオス（Tetra Ethyl Ortho Silicate：TEOS）又は酸化アルミニウムを含む層でも良い。また、保護層７０は、高抵抗のポリシリコン等の多結晶シリコンを含む層でも良い。また、保護層７０には、窒化シリコン、酸化シリコン、テオス、酸化アルミニウム及び多結晶シリコンの２つ以上の層を積層しても良い。

【0026】

保護層７０が第２絶縁層６０と第３絶縁層８０との間に設けられている場合、保護層７０は、第２絶縁層６０の材料のバンドギャップ値より小さいバンドギャップ値を有する材料によって形成することができる。また、保護層７０は、第３絶縁層８０の材料のバンドギャップ値より小さいバンドギャップ値を有する材料によって形成することができる。

【0027】

第２絶縁層６０及び第３絶縁層８０が酸化シリコンを含む層である場合、保護層７０は、窒化シリコンを含む層である。酸化シリコンのバンドギャップ値は、９．０ｅＶであって、窒化シリコンのバンドギャップ値は、５．０ｅＶである。

【0028】

第２絶縁層６０及び第３絶縁層８０が酸化シリコンを含む層である場合、保護層７０は、窒化アルミニウムを含む層である。酸化シリコンのバンドギャップ値は、９．０ｅＶであって、窒化アルミニウムのバンドギャップ値は、６．０ｅＶである。

【0029】

第２絶縁層６０及び第３絶縁層８０が酸化アルミニウムを含む層である場合、保護層７０は、窒化シリコンを含む層である。酸化アルミニウムのバンドギャップ値は、７．０ｅＶであって、窒化シリコンのバンドギャップ値は、５．０ｅＶである。

【0030】

第２絶縁層６０及び第３絶縁層８０が酸化シリコンを含む層である場合、保護層７０は、高抵抗のポリシリコンを含む層である。酸化シリコンのバンドギャップ値は、９．０ｅＶであって、高抵抗のポリシリコンのバンドギャップ値は、１．１ｅＶである。

【0031】

第２絶縁層６０及び第３絶縁層８０が窒化シリコンを含む層である場合、保護層７０は、高抵抗のポリシリコンを含む層である。窒化シリコンのバンドギャップ値は、５．０ｅＶであって、高抵抗のポリシリコンのバンドギャップ値は、１．１ｅＶである。

【0032】

保護層７０が、第２絶縁層６０及び第３絶縁層８０の材料のバンドギャップ値より小さいバンドギャップ値を有する材料によって形成する場合、前述した例に限らず、種々の材料の組み合わせによって、保護層７０と、第２絶縁層６０及び第３絶縁層８０と、を形成することができる。前述した例では、第２絶縁層６０の材料と、第３絶縁層８０の材料と、は同一であるが、異なっていても良い。

【0033】

前述したように、ＧＦＰ構造を有する半導体装置１００において、保護層７０が第２絶縁層６０と第３絶縁層８０との間に設けられる場合、保護層７０のバンドギャップ値と、第２絶縁層６０及び第３絶縁層８０のバンドギャップ値と間の大小関係が示されている。しかし、バンドギャップ値の大小関係は、このような半導体装置１００の構造に限定されるものではない。

【0034】

図２（ａ）に表すように、ゲート電極３０が第１絶縁層２０と第２絶縁層６０との間に設けられ、保護層７０が第２絶縁層６０と第３絶縁層８０との間に設けられている場合、保護層７０が、第２絶縁層６０及び第３絶縁層８０の材料のバンドギャップ値より小さいバンドギャップ値を有する材料によって形成されても良い。

【0035】

図２（ｂ）に表すように、ゲート電極３０が第１絶縁層２０と保護層７０との間に設けられ、保護層７０が第１絶縁層２０と第３絶縁層８０との間に設けられる場合、保護層７０が、第１絶縁層２０及び第３絶縁層８０の材料のバンドギャップ値より小さいバンドギャップ値を有する材料によって形成されても良い。

【0036】

例えば、図２（ｃ）に表すように、ゲート電極３０が第１絶縁層２０と第２絶縁層６０との間に設けられ、層間絶縁層６５が第２絶縁層６０と保護層７０との間に設けられ、保護層７０が層間絶縁層６５と第３絶縁層８０との間に設けられている。このような場合、保護層７０が、層間絶縁層６５及び第３絶縁層８０の材料のバンドギャップ値より小さいバンドギャップ値を有する材料によって形成されても良い。

【0037】

また、保護層７０は、第１領域７０ａと、第２領域７０ｂと、を有する。例えば、第２領域７０ｂは、第１領域７０ａの周囲に設けられた領域である。第１領域７０ａは、例えば、正電荷が蓄積した領域である。例えば、第１領域７０ａは、シリコン化合物等の正の固定電荷層を設けることで形成される。また、第１領域は、例えば、コロナ放電等のプラズマ処理によって正電荷が保護層７０に供給されて形成される。

【0038】

例えば、正電荷が蓄積する第１領域７０ａは、ソース電極４０とドレイン電極５０との間に設けられている。電子トラップは、半導体層１０と第１絶縁層２０との界面や第１絶縁層２０内に存在し、第１領域７０ａの正電荷によって発生する電界は、電子トラップが捕獲した電子（トラップ電荷）によって発生する電界を打ち消すことができる。これにより、電流コラプスによる二次元電子ガスの濃度の減少が抑制される。
また、例えば、第１領域７０ａは、積層方向においてゲート電極３０と重畳しない領域である。これにより、第１領域７０ａの正電荷によって発生する電界が、ゲート電極３０の制御に影響を及ぼすことを抑制する。

【0039】

第１領域７０ａは、第１領域７０ａの電荷密度が第２領域７０ｂの電荷密度より高くなるように設けられている。また、第１領域７０ａの電荷密度は、電流コラプスによる二次元電子ガスの濃度の減少量を補償するように設定することができる。例えば、電流コラプスによる二次元電子ガスの濃度の減少量をΔＮｓ（ｃｍ^−２）、第１領域７０の厚みをＷ１（ｃｍ）とすると、第１領域７０ａの電荷密度Ｎ_ｆｉｘ（ｃｍ^−３）は、以下の式（１）によって表される。

【0040】

Ｎ_ｆｉｘ＝ΔＮｓ／Ｗ１・・・（１）

【0041】

例えば、第１領域７０ａの電荷密度の値は、１．０×１０^１６ｃｍ^−３以上になるように設定することができる。

【0042】

ここで、窒化物半導体を用いた半導体装置においては、ソース電極とドレイン電極間に高電圧を印加する等のストレス印加時に、ドレイン電流が減少する電流コラプスという現象が生じることが知られている。半導体層１０と第１絶縁層２０との界面や第１絶縁層２０内に高密度で存在する電子トラップによって、高電圧動作中の電子が捕獲され、捕獲された電子（トラップ電荷）によって発生する電界が電子走行層１０ａと電子供給層１０ｂとの界面に発生する二次元電子ガスを減少させ空乏化させる。二次元電子ガスの空乏化は、オン抵抗を増加させる。これにより、ドレイン電流が減少する。

【0043】

図３に表すように、半導体装置において、第１領域７０ａが保護層７０に設けられていない場合、半導体層１０の電子供給層１０ｂと第１絶縁層２０の第１層２０ａとの界面ｂ１に存在する電子トラップが捕獲した電子ｅ１によって第１電界Ｅ１が発生する。第１電界Ｅ１は、電子走行層１０ａと電子供給層１０ｂとの界面ｂ２に発生する二次元電子ガスを減少させ空乏化させる。二次元電子ガスの空乏化は、オン抵抗を増加させ、ドレイン電流を減少させる。

【0044】

本実施形態の半導体装置１００において、第２領域７０ｂの電荷密度より高い電荷密度を有する第１領域７０ａが保護層７０に設けられている。このような第１領域７０ａを設けると、第１領域７０ａの正電荷によって発生する電界が、電子トラップが捕獲した電子によって発生する電界を打ち消すことができる。これにより、電流コラプスによる二次元電子ガスの濃度の減少が抑制される。

【0045】

例えば、図４に表すように、半導体装置１００において、半導体層１０の電子供給層１０ｂと第１絶縁層２０の第１層２０ａとの界面ｂ１に存在する電子トラップが捕獲した電子ｅ１によって第１電界Ｅ１が発生する。一方、第１領域７０ａの正電荷によって第２電界Ｅ２が発生する。第１電界Ｅ１は、第１電界Ｅ１と反対方向の第２電界Ｅ２によって打ち消されるので、第１電界Ｅ１が電子走行層１０ａと電子供給層１０ｂとの界面ｂ２に影響を及ぼすことを抑制する。これにより、界面ｂ２に発生する二次元電子ガスの減少を抑制し、オン抵抗の増加によるドレイン電流の減少を抑制することができる。

【0046】

以下、上記のような効果を見出す基となった検討結果について説明する。

【0047】

図５は、第１実施形態に係る半導体装置の特性を示す図である。
図６は、第１実施形態に係る半導体装置に印加する電圧を示す図である。
図７は、第１実施形態に係る半導体装置の特性を示す図である。
図８は、第１実施形態に係る半導体装置の特性を示す図である。

【0048】

図５、図７及び図８のいずれにおいても、半導体装置１００の特性が示されている。半導体装置１００において、保護層７０は、酸化シリコン（ＳｉＯ_２）層である。また、第１領域７０ａが保護層７０に設けられ、第１領域７０ａの電荷密度は、２．０×１０^１７ｃｍ^−３である。図６は、半導体装置１００に印加するストレスの波形を示している。図７及び図８のいずれにおいても、図６のようにストレスが印加された場合の半導体装置１００の特性が示されている。このような特性がシミュレーションにより評価される。

【0049】

図５は、ドレイン電圧Ｖｄ及びドレイン電流Ｉｄの関係を示すグラフである。図５の縦軸は、ドレイン電流Ｉｄ（Ａ）を示している。図５の横軸は、ドレイン電圧Ｖｄ（Ｖ）を示している。曲線ＣＬ１は、半導体装置１００に印加されるドレイン電圧Ｖｄと、半導体装置１００に流れるドレイン電流Ｉｄと、の関係を示す曲線である。曲線ＣＬ２は、参考例の曲線であって、保護層７０に第１領域７０ａを設けていない半導体装置におけるドレイン電圧Ｖｄ及びドレイン電流Ｉｄの関係を示す曲線である。

【0050】

図５に表すように、曲線ＣＬ１及び曲線ＣＬ２を比較すると、第１領域７０ａが保護層７０に設けられている場合、ドレイン電流Ｉｄが増加することが分かった。

【0051】

図６は、パルス時間を１ｓ、ゲート電圧を−１５Ｖ、ドレイン電圧を５００Ｖとして半導体装置１００にストレスを印加した場合、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄの波形を示している。図６の縦軸は、電圧Ｖ（Ｖ）をそれぞれ示している。図６の横軸は、時間ｔ（ｓ）をそれぞれ示している。

【0052】

図７は、ドレイン電圧Ｖｄ及びドレイン電流Ｉｄの関係を示すグラフである。図７の縦軸は、ドレイン電流Ｉｄ（Ａ）を示している。図７の横軸は、ドレイン電圧Ｖｄ（Ｖ）を示している。曲線ＣＬ３は、ストレス印加後、半導体装置１００に印加されるドレイン電圧Ｖｄと、半導体装置１００に流れるドレイン電流Ｉｄと、の関係を示す曲線である。曲線ＣＬ４は、参考例の曲線であって、ストレス印加後、保護層７０に第１領域７０ａを設けていない半導体装置におけるドレイン電圧Ｖｄ及びドレイン電流Ｉｄの関係を示す曲線である。なお、曲線ＣＬ１及び曲線ＣＬ２は、図５の曲線ＣＬ１及び曲線ＣＬ２であって、ストレス印加前のドレイン電圧Ｖｄ及びドレイン電流Ｉｄの関係を示す曲線である。

【0053】

図７に表すように、曲線ＣＬ１から曲線ＣＬ４を比較すると、第１領域７０ａが保護層７０に設けられている場合、ドレイン電流Ｉｄの減少を抑制させることが分かった。電子トラップが捕獲した電子によって発生する電界が電子走行層１０ａと電子供給層１０ｂとの界面に影響を及ぼして二次元電子ガスを減少させることを抑制できることが分かった。

【0054】

図８は、半導体層１０の近傍における電子の状態変化を示している。図８の縦軸は、電子走行層１０ａと電子供給層１０ｂとの界面、つまり、チャネルの断面による電荷密度Ｄ（ｃｍ^−２）を示している。図８の横軸は、積層方向と垂直方向（Ｘ方向）を示している。つまり、図８は、半導体層１０の近傍のＸ方向において、チャネルの断面の電荷密度の変化を示している。

【0055】

曲線ＣＬ５は、ストレス印加前のＸ方向の電荷密度を示している。曲線ＣＬ６は、ストレスを印加する直前のＸ方向の電荷密度を示している。曲線ＣＬ７は、ストレス印加後のＸ方向の電荷密度を示している。

【0056】

図８に表すように、曲線ＣＬ５〜曲線ＣＬ７を比較すると、ストレス印加前とストレス印加後では、曲線の波形に大きな違いがないことが分かった。これは、ストレス印加前から第１領域７０ａの正電荷による電界が半導体層１０の近傍に影響していることを意味する。また、ストレス印加前及びストレス印加後のいずれにおいても、電荷密度が高くなる凸部Ｐが存在することが分かった。凸部Ｐによって、電子が注入され易くなる領域が存在することが分かった。

【0057】

図５から図８に表すように、第２領域７０ｂの電荷密度より高い電荷密度を有する第１領域７０ａを保護層７０に設けると、電子走行層１０ａと電子供給層１０ｂとの界面に発生する二次元電子ガスの減少を抑制し、オン抵抗の増加によるドレイン電流の減少を抑制できることが分かった。

【0058】

本実施形態によれば、電流コラプスを抑制した半導体装置を提供する。

【0059】

図９（ａ）〜図９（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す模式図である。
図９（ａ）に表すように、半導体層１０と、第１絶縁層２０と、ゲート電極３０と、ソース電極４０と、ドレイン電極５０と、第２絶縁層６０を有する積層体９０を形成する。

【0060】

半導体層１０は、電子走行層１０ａと、電子供給層１０ｂと、を有する。例えば、シリコン等の基板上に電子走行層１０ａ及び電子供給層１０ｂを形成する。半導体層１０は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法を用いて形成される。その後、半導体層１０に第１絶縁層２０を形成する。第１絶縁層２０は、窒化シリコン等を含む層であって、例えば、第１層２０ａと、第１層２０ａに形成された第２層２０ｂと、を有する。

【0061】

ゲート電極３０が第１絶縁層２０の上に形成され、ソース電極４０及びドレイン電極５０が半導体層１０の上に形成される。例えば、蒸着法やスパッタリング法によって金属膜を成膜した後、金属膜をエッチングして各電極を形成する。金属膜の成膜後にマスク蒸着法やリフトオフ法を用いて各電極を形成しても良い。ゲート電極３０は、例えば、第１絶縁層２０の第１層２０ａの上に形成された第１部分３０ａと、第１絶縁層２０の第２層２０ｂの上に形成された第２部分３０ｂと、を有する。

【0062】

第２絶縁層６０が、ゲート電極３０を覆うように第１絶縁層２０及びゲート電極３０の上に形成される。第２絶縁層６０は、酸化シリコン等を含む層である。第２絶縁層６０は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。

【0063】

図９（ｂ）に表すように、第２絶縁層６０の上に保護層７０を形成した後、レジストマスク９１を保護層７０の上に形成する。保護層７０は、窒化シリコン等を含む層である。保護層７０は、例えば、プラズマＣＶＤ法を用いて形成される。

【0064】

図９（ｃ）に表すように、レジストマスク９１上からコロナ放電処理を行って正電荷を保護層７０に供給し、保護層７０に第１領域７０ａを形成する。例えば、高周波電源を用いた電極間の放電によって正コロナ照射を行い、正電荷を保護層７０に供給する。これにより、第２領域７０ｂの電荷密度より高い電荷密度を有する第１領域７０ａが保護層７０に形成される。正コロナ照射後、レジストマスク９１を剥離する。なお、シリコン化合物等の正の固定電荷層によって保護層７０に第１領域７０ａを形成しても良い。

【0065】

例えば、第１領域７０ａは、ソース電極４０とドレイン電極５０との間であって、積層方向においてゲート電極３０と重畳しないように形成される。また、第１領域７０ａの電荷密度は、電流コラプスによる二次元電子ガスの濃度の減少量を補償するように設定することができる。例えば、第１領域７０ａの電荷密度は、１．０×１０^１６ｃｍ^−３以上になるように設定することができる。

【0066】

図９（ｄ）に表すように、ソース電極４０、ドレイン電極５０及び保護層７０の上に第３絶縁層８０を形成する。第３絶縁層８０は、酸化シリコン等を含む層である。第３絶縁層８０は、例えば、プラズマＣＶＤ法を用いて形成される。

【0067】

本実施形態によれば、電流コラプスを抑制した半導体装置の製造方法を提供する。

【0068】

（第２実施形態）
図１０は、第２実施形態に係る半導体装置を示す模式図である。
図１０は、半導体装置１１０の断面図を示している。

【0069】

図１０に表すように、半導体装置１１０には、半導体層１０と、第１絶縁層２０と、ゲート電極３０と、ソース電極４０と、ドレイン電極５０と、第２絶縁層６０と、保護層７１と、が設けられている。なお、半導体層１０から第１絶縁層２０に向かう方向が積層方向である。

【0070】

第１絶縁層２０は、半導体層１０（電子供給層１０ｂ）とゲート電極３０との間に設けられている。第１絶縁層２０は、ゲート絶縁層である。

【0071】

ゲート電極３０は、例えば、第１絶縁層２０の第１層２０ａの上に設けられた第１部分３０ａと、第１絶縁層２０の第２層２０ｂの上に設けられた第２部分３０ｂと、を有する。

【0072】

ソース電極４０及びドレイン電極５０は、半導体層１０の電子供給層１０ｂの上に設けられている。ソース電極４０及びドレイン電極５０は、半導体層１０と電気的に接続される。また、ソース電極４０は、第２絶縁層６０の一部を覆うように設けられている。これにより、ソース電極４０は、積層方向においてゲート電極３０と重畳する。

【0073】

第２絶縁層６０は、第１絶縁層２０及びゲート電極３０の上に設けられている。第２絶縁層６０は、例えば、ゲート電極３０を覆うように設けられている。

【0074】

保護層７１は、ソース電極４０、ドレイン電極５０及び第２絶縁層６０の上に設けられる。保護層７１は、ソース電極４０、ドレイン電極５０及び第２絶縁層６０を覆うように設けられている。保護層７１を覆うように、酸化シリコン等の酸化物を含む第３絶縁層８０を設けても良い。

【0075】

保護層７１は、積層方向において第２絶縁層６０と重畳する第１領域７１ａと、積層方向においてソース電極４０と重畳する第２領域７１ｂと、積層方向においてドレイン電極５０と重畳する第３領域７１ｃと、を有する。第１領域７１ａは、積層方向と垂直方向において、第２領域７１ｂと第３領域７１ｃとの間に設けられている。

【0076】

例えば、保護層７１は、窒化シリコンや窒化アルミニウム（ＡｌＮ）等の窒化物を含む層である。また、保護層７１は、酸化シリコン、テオス（Tetra Ethyl Ortho Silicate：TEOS）又は酸化アルミニウムを含む層でも良い。また、保護層７１は、高抵抗のポリシリコン等の多結晶シリコンを含む層でも良い。また、保護層７１には、窒化シリコン、酸化シリコン、テオス、酸化アルミニウム及び多結晶シリコンの２つ以上の層を積層しても良い。

【0077】

また、保護層７１（第１領域７１ａから第３領域７１ｃ）内の電荷密度は、電流コラプスによる二次元電子ガスの濃度の減少量を補償するように設定することができる。電流コラプスによる二次元電子ガスの濃度の減少量をΔＮｓ（ｃｍ^−２）、保護層７１の厚みをＷ２（ｃｍ）とすると、保護層７１内の電荷密度Ｎ_ｆｉｘ（ｃｍ^−３）は、以下の式（２）によって表される。

【0078】

Ｎ_ｆｉｘ＝ΔＮｓ／Ｗ２・・・（２）

【0079】

例えば、保護層７１内の電荷密度の値は、１．０×１０^１６ｃｍ^−３以上になるように設定することができる。つまり、保護層７１は、正電荷が蓄積した層に相当する。

【0080】

例えば、保護層７１の第１領域７１ａは、ソース電極４０とドレイン電極５０との間に設けられている。電子トラップは、半導体層１０と第１絶縁層２０との界面や第１絶縁層２０内に存在し、第１領域７１ａの正電荷によって発生する電界は、電子トラップが捕獲した電子（トラップ電荷）によって発生する電界を打ち消すことができる。これにより、電流コラプスによる二次元電子ガスの濃度の減少が抑制される。
また、例えば、ソース電極４０は、積層方向においてゲート電極３０と保護層７１との間に設けられている。これにより、保護層７１の第２領域７１ｂの正電荷によって発生する電界は、ソース電極４０によって遮蔽されるので、ゲート電極３０の制御に影響を及ぼすことを抑制する。

【0081】

本実施形態の半導体装置１１０には、正電荷が蓄積した保護層７１が設けられている。このような保護層７１を設けると、保護層７１の第１領域７１ａの正電荷によって発生する電界が、電子トラップが捕獲した電子によって発生する電界を打ち消すことができる。これにより、電流コラプスによる二次元電子ガスの濃度の減少が抑制される。

【0082】

本実施形態によれば、電流コラプスを抑制した半導体装置を提供する。

【0083】

図１１（ａ）〜図１１（ｃ）は、第２実施形態に係る半導体装置の製造方法を示す模式図である。
図１１（ａ）に表すように、半導体層１０と、第１絶縁層２０と、ゲート電極３０と、第２絶縁層６０と、を有する積層体９２を形成した後、積層体９２に導電膜９３を形成する。

【0084】

積層体９２は、以下のように形成される。
半導体層１０は、電子走行層１０ａと、電子供給層１０ｂと、を有する。例えば、シリコン等の基板上に電子走行層１０ａ及び電子供給層１０ｂを形成する。半導体層１０は、例えば、ＭＯＣＶＤ法等のエピタキシャル成長法を用いて形成される。その後、第１絶縁層２０は、半導体層１０に形成される。第１絶縁層２０は、窒化シリコン等を含む層であって、例えば、第１層２０ａと、第１層２０ａに形成された第２層２０ｂと、を有する。

【0085】

ゲート電極３０が第１絶縁層２０の上に形成される。ゲート電極３０は、例えば、蒸着法やスパッタリング法によって金属膜を成膜した後、金属膜をエッチングして形成する。金属膜の成膜後にマスク蒸着法やリフトオフ法を用いてゲート電極３０を形成しても良い。ゲート電極３０は、例えば、第１絶縁層２０の第１層２０ａに形成された第１部分３０ａと、第１絶縁層２０の第２層２０ｂに形成された第２部分３０ｂと、を有する。

【0086】

第２絶縁層６０が、ゲート電極３０を覆うように第１絶縁層２０及びゲート電極３０の上に形成される。第２絶縁層６０は、酸化シリコン等を含む層である。第２絶縁層６０は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。

【0087】

積層体９２の形成後、積層体９２の上に導電膜９３を形成する。導電膜９３は、半導体層１０（電子供給層１０ｂ）に電気的に接続して第１絶縁層２０及び第２絶縁層６０を覆うように形成される。導電膜９３は、例えば、金属膜であって、蒸着法やスパッタリング法によって形成される。

【0088】

図１１（ｂ）に表すように、導電膜９３の一部をエッチングしてソース電極４０及びドレイン電極５０を形成する。導電膜９３が金属膜である場合、金属膜の成膜後にマスク蒸着法やリフトオフ法を用いてソース電極４０及びドレイン電極５０を形成しても良い。

【0089】

図１１（ｃ）に表すように、ソース電極４０、ドレイン電極５０及び第２絶縁層６０の上に保護層７１を形成する。保護層７１は、ソース電極４０、ドレイン電極５０及び第２絶縁層６０を覆うように形成される。保護層７１は、窒化シリコン等を含む層である。保護層７１は、例えば、プラズマＣＶＤ法を用いて形成される。

【0090】

プラズマＣＶＤ法を用いて窒化シリコン等の保護層７１を形成する場合、成膜温度を４００℃、原料ガスをＳｉ_４−ＮＨ_３の混合ガスとして保護層７１を形成することができる。保護層７１内の電荷密度は、ＮＨ_３の流量や成膜装置の出力によって制御される。これにより、保護層７１内の電荷密度は、電流コラプスによる二次元電子ガスの濃度の減少量を補償するように設定される。例えば、保護層７１内の電荷密度は、１．０×１０^１６ｃｍ^−３以上になるように設定することができる。

【0091】

保護層７１を形成した後、保護層７１を覆うように、酸化シリコン等の酸化物を含む第３絶縁層８０を形成しても良い。第３絶縁層８０は、例えば、プラズマＣＶＤ法を用いて形成される。

【0092】

本実施形態によれば、電流コラプスを抑制した半導体装置の製造方法を提供する。

【0093】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0094】

１０…半導体層、 １０ａ…電子走行層、 １０ｂ…電子供給層、 ２０…第１絶縁層、 ２０ａ…第１層、 ２０ｂ…第２層、 ３０…ゲート電極、 ３０ａ…第１部分、 ３０ｂ…第２部分、 ４０…ソース電極、 ５０…ドレイン電極、 ６０…第２絶縁層、 ６５…層間絶縁層、 ７０、７１…保護層、 ７０ａ、７１ａ…第１領域、 ７０ｂ、７１ｂ…第２領域、 ７１ｃ…第３領域、 ８０…第３絶縁層、 ９０、９２…積層体、 ９１…レジストマスク、 ９３…導電膜、 １００、１１０…半導体装置、 ｂ１、ｂ２…界面、 ＣＬ１〜ＣＬ７…曲線、 ｅ１…電子、 Ｅ１…第１電界、 Ｅ２…第２電界、 Ｐ…凸部、 Ｖｄ…ドレイン電圧、 Ｖｇ…ゲート電圧、 Ｗ１、Ｗ２…厚み

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】