特許 6236260 バンド設計された半導体デバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6236260

(24)【登録日】2017年11月2日

(45)【発行日】2017年11月22日

(54)【発明の名称】バンド設計された半導体デバイスおよびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20171113BHJP

   H01L 29/78 20060101ALI20171113BHJP

   H01L 21/205 20060101ALI20171113BHJP

【ＦＩ】

   H01L29/78 301X

   H01L29/78 301H

   H01L21/205

   H01L29/78 301B

【請求項の数】13

【外国語出願】

【全頁数】14

(21)【出願番号】特願2013-185814(P2013-185814)

(22)【出願日】2013年9月9日

(65)【公開番号】特開2014-68008(P2014-68008A)

(43)【公開日】2014年4月17日

【審査請求日】2016年7月4日

(31)【優先権主張番号】61/701,452

(32)【優先日】2012年9月14日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591060898

【氏名又は名称】アイメック

【氏名又は名称原語表記】ＩＭＥＣ

(74)【代理人】

【識別番号】100081422

【弁理士】

【氏名又は名称】田中 光雄

(74)【復代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【復代理人】

【識別番号】100189566

【弁理士】

【氏名又は名称】岸本 雅之

(74)【代理人】

【識別番号】100100479

【弁理士】

【氏名又は名称】竹内 三喜夫

(72)【発明者】

【氏名】バンジャマン・ヴァンサン

(72)【発明者】

【氏名】ヘールト・ヘリングス

(72)【発明者】

【氏名】デイビッド・ブランコ

【審査官】 小川 将之

(56)【参考文献】

【文献】 特開２００７−２５８４８５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１４７８１１（ＵＳ，Ａ１）

【文献】 特開２０１０−２７８４３５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００８５０２７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２０５

(57)【特許請求の範囲】

【請求項1】

基板と、
基板内の凹部に形成され、かつ該凹部の上方に延び、埋め込み部と延長部とを有するようにした突出構造とを備え、
少なくとも延長部は、半導体材料であって、突出構造の外縁部での第１の値から、第１の値より大きい突出構造の中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆Ｖ字状のバンドギャッププロファイルを有する半導体材料を含み、
突出構造は、垂直方向に積層された２つ以上の層を含み、
各層は、突出構造の外縁部での第１の値から、第１の値より大きい突出構造の中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆Ｖ字状のバンドギャッププロファイルを有する半導体材料を含む、半導体デバイス。

【請求項2】

延長部と埋め込み部の両方が、逆Ｖ字状のバンドギャッププロファイルを有する半導体材料を含む、請求項１に記載の半導体デバイス。

【請求項3】

凹部は、基板を露出させる下部領域と、誘電体材料を含む側壁とを有する、請求項１または２に記載の半導体デバイス。

【請求項4】

突出構造の半導体材料は、シリコンゲルマニウム（ＳｉＧｅ）を含み、
バンドギャッププロファイルは、Ｇｅの濃度勾配によって作成され、突出構造の外縁部でＧｅの濃度が最大となるようにした、請求項１から３のいずれか１項に記載のデバイス。

【請求項5】

外縁部でのＧｅの濃度は、６０ａｔ％から１００ａｔ％である、請求項４に記載のデバイス。

【請求項6】

中心部でのＧｅの濃度は、４０ａｔ％から６０ａｔ％である、請求項４または５に記載のデバイス。

【請求項7】

突出構造は、フィンを形成する、請求項１〜６のいずれか１項に記載のデバイス。

【請求項8】

フィンは、突出構造の延長部の周囲にコンフォーマルに形成されたキャップ層をさらに有する、請求項７に記載のデバイス。

【請求項9】

キャップ層は、ＳｉＧｅまたはＧｅからなり、
ＳｉＧｅの場合、Ｇｅの濃度は６０ａｔ％より大きいようにした、請求項８に記載のデバイス。

【請求項10】

誘電体領域と半導体領域とを含む、パターニングされた基板を設ける工程と、
半導体領域に、基板を露出させる下部領域と、誘電体材料を含む側壁とを有する凹部を形成する工程と、
凹部内で半導体材料をエピタキシャル成長させることにより、凹部に突出構造を形成する工程と、
誘電体領域で誘電体材料を浸食することにより、突出構造の延長部を露出させる工程とを含み、
半導体材料は、シリコンゲルマニウム（ＳｉＧｅ）であり、
少なくとも突出構造の延長部は、突出構造の外縁部での第１の値から、第１の値より大きい突出構造の中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆Ｖ字状のバンドギャッププロファイルを有する半導体材料を含み、
ＳｉＧｅのエピタキシャル成長中の圧力と成長温度は、（１１１）面に対して垂直な成長フロントが優先され、これにより凹部の下部領域に複数のファセットが形成され、該複数のファセットは進展するが完全には結合されず、エピタキシャル成長中に上面（１００）を維持してＧｅの濃度勾配が達成されるように選択される、半導体デバイスの製造方法。

【請求項11】

バンドギャッププロファイルは、Ｇｅの濃度勾配によって作成され、突出構造の外縁部でＧｅの濃度が最大となるようにした、請求項１０に記載の方法。

【請求項12】

成長温度は、４５０℃から７００℃であり、
圧力は、５Ｔｏｒｒから１ａｔｍである、請求項１１に記載の方法。

【請求項13】

突出構造の延長部の周囲にコンフォーマルなキャップ層を形成する工程をさらに含む、請求項１０〜１２のいずれか１項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、バンド設計された(band-engineered)半導体デバイス、特にフィンＦＥＴデバイス、およびその製造方法に関する。

【背景技術】

【0002】

プレーナ型ＭＯＳＦＥＴトランジスタの継続的な縮小化(scaling)により、短チャネル効果の増加が生じる。これは、シリコンオンインシュレータＦＥＴや量子井戸（ＱＷ）ベースのＦＥＴ(例えばインプラントフリー(implant free)量子井戸ＩＦＱＷ型ｐＦＥＴのような）、マルチゲートＦＥＴ（ＭＵＧＦＥＴやＦｉｎＦＥＴ）のような代替のトランジスタ構造(architecture)への関心を呼んでいる。

【発明の概要】

【発明が解決しようとする課題】

【0003】

しかし、短チャネル制御に関する新規なトランジスタ構造の性能を向上させ、オフ状態でのリーク電流を低下させることに対しては更なるニーズが存在する。

【課題を解決するための手段】

【0004】

第１の態様で、本発明は、
基板と、
基板内の凹部(recess)に形成され、かつ当該凹部の上方に延び、埋め込み部と延長部とを有するようにした突出構造とを備え、
少なくとも延長部は、半導体材料であって、前記構造の外縁部での第１の値から第１の値より大きい前記構造の中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含む、半導体デバイスに関する。

【0005】

本発明の実施形態で、延長部と埋め込み部の両方が、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含む。

【0006】

本発明の実施形態で、凹部は、基板を露出させる下部領域と、誘電体材料を含む側壁とを有する。

【0007】

本発明の幾つかの実施形態で、突出構造の半導体材料は、シリコンゲルマニウム（ＳｉＧｅ）を含み、バンドギャッププロファイルはＧｅの濃度勾配によって作成され、突出構造の外縁部でＧｅの濃度が最大となるようにしている。

【0008】

本発明の実施形態で、外縁部でのＧｅの濃度は、６０ａｔ％から１００ａｔ％である。

【0009】

本発明の実施形態で、中心部でのＧｅの濃度は、４０ａｔ％から６０ａｔ％である、

【0010】

本発明の実施形態で、基板はシリコンであり、誘電体材料はシリコン酸化物である。

【0011】

本発明の実施形態で、半導体材料はドーパントを含んでもよい。

【0012】

さらに、突出構造は、垂直方向に積層された２つ以上の層を含んでもよく、各層は、以下のような逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含んでもよい。すなわち、当該バンドギャッププロファイルでは、バンドギャップの値が、構造外縁部での第１の値から、第１の値より大きい構造中心部での第２の値に向けて徐々に増加する。

【0013】

本発明の種々の実施形態で、突出構造は、フィンを形成する。

【0014】

本発明の特定の実施形態で、フィンは、延長部の上部で、幅の小さいテーパ形状を有する。

【0015】

具体的な実施形態で、フィンは、突出構造の延長部の周囲にコンフォーマルに(conformal)形成されたキャップ層をさらに有してもよい。

【0016】

特定の実施形態で、キャップ層はＳｉＧｅまたはＧｅからなり、ＳｉＧｅの場合、Ｇｅの濃度は６０ａｔ％より大きい。

【0017】

さらに、本発明のデバイスは、フィンの周囲にコンフォーマルに形成された複数のゲートを備えてもよい。

【0018】

第２の態様で、本発明は、
誘電体領域と半導体領域とを含む、パターニングされた基板を設ける工程と、
半導体領域に、基板を露出させる下部領域と、誘電体材料を含む側壁とを有する凹部を形成する工程と、
凹部内で半導体材料をエピタキシャル成長させることにより、凹部に突出構造を形成し、これにより凹部を充填し、かつ過成長させる(overgrow)工程と、
誘電体領域で誘電体材料を浸食する(recess back)ことにより、突出構造の延長部を露出させる工程とを含み、
少なくとも突出構造の延長部は、半導体材料であって、構造外縁部での第１の値から第１の値より大きい構造中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含む、半導体デバイスの製造方法に関する。

【0019】

この方法は、誘電体領域で誘電体材料を浸食する工程の前に、化学機械研磨を実施して、過成長半導体材料を幾らか除去する工程をさらに含んでもよい。

【0020】

本発明の種々の実施形態で、半導体材料は、シリコンゲルマニウム（ＳｉＧｅ）であり、バンドギャッププロファイルはＧｅの濃度勾配によって作成され、突出構造の外縁部でＧｅの濃度が最大となるようにしている。

【0021】

本発明の実施形態で、ＳｉＧｅのエピタキシャル成長中の圧力と成長温度は、（１１１）面に対して垂直な成長フロント(growth front)が優先され、これにより凹部の下部領域に複数のファセットが形成され、当該複数のファセットは進展する(propagate)が完全には結合(merge)せず、エピタキシャル成長中に上面(top plan)（１００）を維持してＧｅの濃度勾配が達成されるように選択される。

【0022】

具体的な実施形態で、成長温度は約４５０℃から約７００℃であり、圧力は約５Ｔｏｒｒから約１ａｔｍである。

【0023】

特定の実施形態で、この方法は、突出構造の延長部の周囲にコンフォーマルなキャップ層を形成する工程をさらに含んでもよい。好ましくは、キャップ層はＧｅまたはＳｉＧｅからなり、ＳｉＧｅの場合、Ｇｅの濃度は６０ａｔ％より大きい。

【0024】

本発明の実施形態で、半導体材料は、エピタキシャル成長中のインサイチュ(in-situ)ドーピング、またはエピタキシャル成長後の注入により導入されたドーパントを含んでもよい。

【0025】

本発明の実施形態は、突出構造の延長部の周囲に略コンフォーマルにゲート誘電体とゲート電極を形成する工程をさらに含んでもよい。

【0026】

すべての図面は、本開示の幾つかの態様と実施形態を説明することを意図している。記載した図面は、概略的に過ぎず非限定的である。

【図面の簡単な説明】

【0027】

【図1】本開示に係るフィン構造の断面図を概略的に示す。バンドギャップは、逆「Ｖ」字プロファイル、すなわちフィンの縁部からフィンの中心部に向けて徐々に増加するプロファイルを有する（上側の図）。中央のグラフは、価電子帯（Ｅｖ）エネルギーオフセットを示す。下側の図は、本開示のフィン構造の周囲に形成されたダブルゲートトランジスタを示す。

【図2】本開示の方法に従って成長した構造（フィン）の、透過型電子顕微鏡（ＴＥＭ）像と走査型透過電子顕微鏡（ＳＴＥＭ）像を示す。

【図3】本開示の構造のＴＥＭ像（右）と、エネルギー分散型分光法（ＥＤＳ）によって測定した、フィン幅に対して交差する方向でのＧｅのａｔ％濃度の変化（左）を示す。

【図4】本開示の方法に係る、半導体材料のエピタキシャル成長中における成長面方向の進展を概略的に示す。

【図5】本開示の一実施形態に係る製造プロセスを概略的に示す。

【図6】本開示の別の実施形態に係る製造プロセスを概略的に示す。

【図7】本開示のさらに別の実施形態に係る製造プロセスを概略的に示す。

【発明を実施するための形態】

【0028】

本開示は、バンド設計構造(band engineered structure)を有する半導体デバイスに関する。さらに、本開示は、バンド設計構造を有し、オフ状態でのリーク電流が低下したＦｉｎＦＥＴデバイスに関する。

【0029】

さらに、本開示は、エピタキシャル成長により得られるバンド設計構造を有する電子デバイスを製造する方法に関する。

【0030】

特定の実施形態に関して、特定の図面を参照しつつ本開示について説明するが、本発明はこれに限定されず、請求項によってのみ制限される。記載している図面は概略的に過ぎず非限定的である。説明目的のために、図面では幾つかのエレメントの大きさが誇張され、また、スケール通り描かれていないことがある。

【0031】

また、説明および請求項での用語「第１」「第２」などは、類似のエレメントを区別するために用いており、必ずしも時間的に、空間的に、序列でまたは他のいずれかの方法でシーケンスを表すために用いているのではない。こうして用いた用語は、好適な状況下で交換可能であり、本明細書で説明した本発明の実施形態は、本明細書で説明、図示したものとは別のシーケンスで動作可能であると理解すべきである。

【0032】

さらに、説明および請求項での用語「上(top)」「下(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するためには使用していない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本発明の実施形態は、本明細書で説明または図示したものとは別の向きで動作可能であると理解すべきである。

【0033】

請求項で用語「備える、有する、含む(comprising)」を用いた場合に、それ以降に列挙された手段に限定されると解釈すべきでない。それは、他のエレメントまたは工程を除外しない。それゆえ、記述した特徴、整数、工程またはコンポーネントの存在は、参照したように特定するよう解釈する必要があるが、１つ以上の他の特徴、整数、工程もしくはコンポーネント、またはこれらのグループの存在または追加を除外しない。したがって、「手段ＡとＢとを備えたデバイス」という表現の範囲を、コンポーネントＡとＢだけからなるデバイスに限定すべきでない。それは、本発明に関して、ＡとＢが、関連するデバイスのコンポーネントであることを意味するに過ぎない。

【0034】

この明細書を通じて「一実施形態(one embodimentまたはan embodiment)」が意味するのは、当該実施形態と関連して説明される特定の特徴、構造または特性は、本発明の少なくとも一つの実施形態に含まれるということである。したがって、この明細書を通じてさまざまな場所で現れるフレーズ「一実施形態で」は、必ずしもすべてが同じ実施形態を参照するわけではないが、参照してもよい。さらに、特定の特徴、構造または特性は、この開示から当業者にとって明らかなように、１つ以上の実施形態において、任意の好適な方法で組み合わせることができる。

【0035】

同様に、本発明の例示的な実施形態の説明において、本発明の種々の特徴は、開示を簡素化し、１つ以上の種々の発明の態様の理解を支援する目的で、単一の実施形態、図面、またはその説明の中に一緒にグループ化されることがあると認識すべきである。しかし、この開示の方法は、請求項に記載の発明が、各請求項に明確に記載されたものより多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の請求項が示すように、発明の態様は、先に開示された単一の実施形態のすべての特徴より少なくなる。したがって、詳細な説明に続く請求項は、この詳細な説明中に明確に包含され、各請求項は、この発明の別々の実施形態としてそれ自身で成立する。

【0036】

さらに、本明細書で説明する幾つかの実施形態は、他の実施形態に含まれる幾つかの特徴は含むが、他の特徴は含まない。一方、当業者が理解することになるように、異なる実施形態の特徴の組み合わせは、本発明の範囲内であって、異なる実施形態を形成することが意図されている。例えば、以下の請求項において、請求項記載の実施形態のいずれもが、任意の組み合わせで使用可能である。

【0037】

本明細書でされる説明において、多くの具体的詳細が明記される。しかし、本発明の実施形態は、これらの具体的詳細なしに実践してもよいことが理解される。他の例では、周知の方法、構造および技術は、この説明の理解を不明瞭にしないために、詳細には示されていない。

【0038】

ＭＵＧＦＥＴは、マルチゲートフィン型電界効果トランジスタについて広く使用されている略語である。ＭＵＧＦＥＴの一例はＦｉｎＦＥＴであり、デバイスの本体を形作る薄いシリコンの「フィン」(fin)に、伝導チャネルが包み込まれている(wrapped)ことを特徴とする。フィンの厚さ（ソースからドレインに向かう方向で測定される）は、デバイスの実効チャネル長を決定する。

【0039】

技術文献では、ＦｉｎＦＥＴを幾分一般的に使用して、任意のフィンベースのマルチゲートトランジスタ構造について、ゲートの数に無関係に説明している。

【0040】

オフ状態では、ＦｉｎＦＥＴデバイス内での電流は、フィンの中心部を流れる。残念なことに、それはフィンのちょうど中心であってゲート制御が悪化する。ＦｉｎＦＥＴ内でのオン電流は、フィン側壁と上部に沿って、したがってゲートにかなり近い別の場所に流れ込む。

【0041】

それゆえ、フィン中心部の導電性を低下させること、および／またはフィン中心部での局所的なキャリア濃度を低下させることが、フィンベースのデバイスにおいてオフ状態でのリークを低下させるための可能な解決手段である。

【0042】

フィン中央での電荷密度を低下させる１つの方法は、フィン中心部に別の材料を導入することによるものである。当該中心部の材料は、「クラッド」(cladding)材より大きいバンドギャップを有する。より正確には、中心部の材料は、クラッド材に向かってバンドオフセットを有する。このようにして、「被覆された」(cladded)フィンの周囲にトライゲート(tri-gate)デバイスを構築できる。しかし、製造上の観点では、これは作成しやすい構造ではない。すなわち、まず中心部の材料からなるフィンを作成し、次に、この上に第２の材料を成長させる必要がある。これは、堆積／成長プロセスにとって非常に重要な課題を提起する。

【0043】

本開示は、中央部の材料の上に「クラッド材」を成長させるための有利な代替手段が存在することを示す。この代替手段は、一工程プロセスであり、バンドギャップ（バンドオフセット）が徐々に変化するフィンを１つの成長工程で形成する。本開示の方法によって成長したフィン構造の周囲に、デュアルゲートトランジスタを形成できる。このようなトランジスタは、「クラッド」構造の周囲に構築されたデバイスのすべての利点に加えて、本明細書にて以下で説明することになる他の利点を有する。幾つかの追加の製造工程により、トライゲートトランジスタについての基礎を形成するようにフィン構造を構成することも同様に可能である。

【0044】

徐々に変化するバンドギャップを有するフィンを成長させるため、エピタキシャル成長プロセスは、半導体材料（例えばＳｉＧｅ）が狭い凹部（例えばＳＴＩトレンチ）内で成長して横方向（水平方向）に濃度が変化するように適合してもよい。このような一工程の成長プロセスにより得られる構造（フィン）は、Ｓｉリッチ(rich)な中心部（中央部）と、Ｇｅリッチな縁部とを有する。その結果、正孔（ｈ＋）がＧｅリッチな領域に選択的に(preferentially)存在することになり、それゆえ正孔（ｈ＋）は縁部には存在し、中心部には存在しないことになる。

【0045】

ゲートを形成する前に、本開示の方法により得られるフィンは、埋め込み部と延長部とを有する。少なくとも延長部は、フィンの外縁部での第１の（小さい方の）値から、フィンの中心部での第２の（大きい方の）値に向けて徐々に増加するバンドギャップを有する。有利には、本開示の方法により得られるフィンの延長部と埋め込み部の両方が、フィンの外縁部での第１の（小さい方の）値から、フィンの中心部での第２の（大きい方の）値に向けて徐々に増加するバンドギャップを有する。

【0046】

本開示の第１の態様では、
基板と、
基板の上の突出構造とを備え、
突出構造は、半導体材料であって、構造外縁部での第１の値から第１の値より大きい構造中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含む、半導体デバイスについて開示している。

【0047】

さらに、第１の態様で、突出構造は、基板を露出させる下部領域と絶縁材料（誘電体）からなる側壁とを有する凹部（トレンチ）内に形成されている。

【0048】

過成長した半導体材料を除去し、隣接する（絶縁）材料の一部を浸食した後、突出構造は、残っている凹部の上方に延び、これにより埋め込み部と延長部を有する。

【0049】

図１は、本開示のフィン構造の断面図を概略的に示す。成長した半導体材料のバンドギャップは逆「Ｖ」字プロファイル、すなわちフィンの縁部からフィンの中心部に向けて徐々に増加するプロファイルを有する（上側の図）。標識「Ｅ_Ｇ小」によって、電子／正孔についての伝導帯／価電子帯バンドオフセットを有する材料を示しており、電子／正孔が上記材料を選択的に占有している。中央のグラフは、価電子帯（Ｅｖ）エネルギーオフセットを示す。図１の下側の図は、本開示のフィン構造の周囲に形成されたダブルゲートトランジスタを概略的に示している。

【0050】

本発明の実施形態で、基板を露出させるトレンチ（または凹部）の下部は、凹部形成（エッチング）プロセスの結果として、平坦な面、またはくぼんだ面のいずれを有してもよい。エピタキシャル成長中にファセットが形成されるとすぐに、組成の水平（横）勾配が観察される。組成の水平勾配は、半導体材料のバンドギャップの勾配に対応する。

【0051】

本発明の実施形態は、突出構造の少なくとも延長部が、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含むようなデバイスについて説明している。

【0052】

本発明の他の実施形態は、延長部と埋め込み部の両方が、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を含むようなデバイスについて説明している。

【0053】

本開示の第１の態様と第２の態様の種々の実施形態で、基板はシリコン（例えばシリコンウエハ）である。さらに、これらの実施形態で、誘電体材料はシリコン酸化物である。以下、シリコン酸化物をシャロートレンチアイソレーション（ＳＴＩ）酸化物（２）とも呼ぶ。これは、シリコン酸化物が、裸Ｓｉ基板の上で先に実施されたＳＴＩプロセスシーケンスに由来するからである。

【0054】

本開示の実施形態で、突出構造の半導体材料はシリコンゲルマニウムを含み、バンドギャッププロファイルはＧｅの濃度勾配によって作成され、突出構造の外縁部でＧｅの濃度が最大となるようにしている。

【0055】

図２は、本開示の方法に従って成長した突出構造（フィン）の、透過型電子顕微鏡（ＴＥＭ）像と走査型透過電子顕微鏡（ＳＴＥＭ）像を示す。ＳｉＧｅからなる構造の中央部の明るい部分は、Ｓｉ濃度がフィンの外縁よりも局所的に大きいことを示す。左側の像で白い点線からなる四角形は、その後の製造工程で周囲にデュアルゲートトランジスタまたはトライゲートトランジスタが形成されることになる部分を示す。

【0056】

図３は、本開示の突出構造のＴＥＭ像（右）と、エネルギー分散型分光法（ＥＤＳ）によって測定した、フィン幅に対して交差する方向でのＧｅのａｔ％濃度の変化（左）を示す。右側でのコントラストから、ファセットが形成されるとすぐに、Ｇｅの横勾配が観察されることが判る。フィン構造の中心部と外縁とのＧｅ濃度の絶対差は、約４０ａｔ％である。

【0057】

本開示の両態様の具体的な実施形態で、外縁でのＧｅ濃度は、６０％から１００％とされる。

【0058】

また、本開示の両態様の特定の実施形態で、構造中心部でのＧｅ濃度は、４０％から６０％とされる。

【0059】

本開示の特定の実施形態で、半導体材料はさらにドーパント（５）を含んでもよい。図６に示すように、ドーパント（５）は、突出構造内で局在していてもよい。この構成は、以下に示すような追加の利点をもたらす。

【0060】

さらに、本開示の実施形態で、突出構造の半導体材料は、図７に示すように垂直方向に積層された２つ以上の層を含んでもよい。各層は、縁部での第１の値から構造中心部での第２の（高い）値に向けて増加する、バンドギャップの水平勾配を有する半導体材料を含んでもよい。

【0061】

種々の実施形態で、本開示の突出構造は、マルチゲート電界効果トランジスタ内にフィン（１）を形成する。このようなＭＵＧＦＥＴは、フィン（１）の周囲に形成されたゲート酸化物（３）とゲート電極（４）をさらに備える。

【0062】

特定の実施形態で、フィンは、延長部の上部で、幅の小さいテーパ形状を有する。

【0063】

本開示の実施形態で、フィンは、突出構造の延長部の周囲にコンフォーマルに形成されたキャップ層をさらに有してもよい。

【0064】

特定の例で、キャップ層はＳｉＧｅまたはＧｅを含み、ＳｉＧｅの場合、Ｇｅの濃度は６０ａｔ％より大きい。

【0065】

本開示の第２の態様では、
（ａ）誘電体領域と半導体領域とを含む、パターニングされた基板を設ける工程と、
（ｂ）半導体領域に、基板を露出させる下部領域と、誘電体材料を含む側壁（サイドウォール）とを有する凹部を形成する工程と、
（ｃ）以下の工程（ｄ）〜（ｆ）を実施することにより、半導体材料であって、構造外縁部での第１の値から第１の値より大きい構造中心部での第２の値に向けてバンドギャップの値が徐々に増加する、逆「Ｖ」字状のバンドギャッププロファイルを有する半導体材料を凹部に形成する工程とを含む、半導体装置を製造する方法を開示している。工程（ｄ）〜（ｆ）とは、
（ｄ）凹部内で半導体材料をエピタキシャル成長させることにより、凹部を充填および過成長させる工程、次に、
（ｅ）化学機械研磨を実施して、過成長半導体材料を幾らか除去する工程、
（ｆ）誘電体領域で誘電体材料を浸食する（エッチバックする）ことにより、突出構造の延長部を露出させる工程である。

【0066】

ＳｉＧｅのエピタキシャル成長の技術分野では、例えばトレンチを下部から上部へＧｅ濃度が増加するように充填して、垂直方向でのＧｅ濃度を変化させる方法が知られている。しかし、このような技術は、垂直方向（トレンチの側壁に対して平行な方向）にのみＧｅの濃度勾配を作成することになる。

【0067】

本開示の方法におけるエピタキシャル成長工程（ｄ）を参照すると、水平方向（トレンチの側壁に対して垂直な方向）でのＧｅ濃度が変化するように半導体材料（例えばＳｉＧｅ中で）が成長する。水平方向での勾配は、垂直方向のＳｉ種結晶(seed)表面から横方向に成長した結果である。これを達成するために、エピタキシャルプロセスは、特に後述のように構成される必要がある。

【0068】

具体的には、ＳｉＧｅのエピタキシャル成長プロセスの圧力と温度は、（１１１）面に対して垂直な成長フロントが優先され、これにより、凹部（トレンチ）の下部領域に複数のファセットが形成されるように選択される。続いて、凹部の下部領域に形成される当該複数のファセットは、上面（１００）がエピタキシャル成長中に維持されるように、進展するが完全には結合されず、これにより水平方向でのＧｅの濃度勾配が達成される。横方向の過成長面が結合した後に再度（１００）面が形成されるトレンチ内とトレンチ上部の両方で、水平方向のＧｅ勾配が得られることに留意する必要がある。

【0069】

図４は、本開示の方法に係る、ＳｉＧｅのエピタキシャル成長中における成長面方向の進展を概略的に示す。

【0070】

本開示の第１および第２の態様の実施形態で、半導体材料は、Ｓｉ、Ｇｅ、ＣまたはＳｎのようなＩＶ族元素を少なくとも２つ含む。好ましくは、半導体材料は、ＳｉとＧｅを含む。より好ましくは、半導体材料はシリコンゲルマニウム（ＳｉＧｅ）である。

【0071】

さらに、本開示の第１および第２の態様の他の実施形態で、半導体材料は、ＩＩＩ−Ｖ族化合物を含む。好ましくは、ＩＩＩ−Ｖ族化合物は、ＩｎやＧａ、ＡｌのようなＩＩＩ族元素を２つ、ＡｓやＰのようなＶ族元素を１つ含む三元ＩＩＩ−Ｖ族化合物である。より好ましくは、ＩＩＩ−Ｖ族化合物はＩｎＧａＡｓを含む／ＩｎＧａＡｓからなる。

【0072】

第２の態様の種々の実施形態で、成長温度は４５０℃から７００℃であり、エピタキシャル反応器内の全圧は５Ｔｏｒｒから１ａｔｍである。

【0073】

図４に示す、具体例であって非制限的な例では、ジクロロシラン（Ｈ_２ＳｉＣｌ_２、ＤＣＳ）をＳｉ前駆体として使用し、ゲルマン（ＧｅＨ_４）をＧｅ前駆体として使用し、Ｈ_２を搬送ガスとして使用した。成長温度を５５０℃とし、反応器内の全圧を２０Ｔｏｒｒとし、前駆体と搬送ガスの流量を以下の通りとした。すなわち、ＤＣＳは２０ｓｃｃｍ、ＧｅＨ_４は２００ｓｃｃｍ、Ｈ_２は２０ｓｌｍとした。（１１１）面に対して垂直な成長フロントが優先され、かつ凹部（トレンチ）の下部領域に複数のファセットが形成されるように半導体材料を成長させるのに適したプロセス条件（エピタキシャル反応器内の温度と全圧、または、前駆体と搬送ガスの流量または分圧）は、本開示を基礎とした特定のエピタキシャル反応器についての当業者であれば容易に特定できる。ファセットの形成は、特に、上記範囲内の低圧および／または高温でのエピタキシャル成長中に優先される。

【0074】

種々の実施形態で、本開示の方法は、突出構造の延長部の周囲に略コンフォーマルなゲート誘電体とゲート電極を形成する工程（ｇ）をさらに含んでもよい。

【0075】

図５は、本開示の一実施形態に係る製造プロセスを概略的に示す。（１０１）は、組成の水平勾配を有する半導体材料、例えば構造中心部（Ａ）にＳｉリッチなＳｉＧｅを、構造外縁部（Ｂ）にＧｅリッチなＳｉＧｅをエピタキシャル成長させる工程を示す。（１０２）は、過成長した半導体材料の化学機械処理（ＣＭＰ）工程を示す。（１０３）は、ＳＴＩ酸化物（２）をエッチバック（浸食）してフィン（１）を露出させる工程を示す。フィンの露出部分をフィンの延長部とも呼ぶ。（１０４）は、トライゲート構造のフィン（１）の周囲にゲート酸化物（３）とゲート電極（４）を形成する工程を示す。（１０４’）は、（１０４）の代替であって、デュアルゲート構造においてゲート酸化物（３）とゲート電極（４）を形成する工程を示す。

【0076】

ゲート誘電体として機能するのに好適であることが当該技術分野で知られた任意のｈｉｇｈ−Ｋ誘電体材料を、本開示の方法でゲート酸化物（３）として実装できる。ゲート電極として機能するのに好適であることが当該技術分野で知られた任意の金属ゲート材料を、本開示の方法でゲート電極（４）として実装できる。ゲート誘電体とゲート電極の両方を、その間に真空破壊がある状態またはない状態で、原子層堆積法（ＡＬＤ）のようなコンフォーマル堆積技術によって形成できる。

【0077】

図５では、より大きいバンドギャップを有する構造中心部に符号「Ａ」を付し、外縁部に符号「Ｂ」を付している。これは概略図であることに注意することが重要である。実際には、半導体材料の領域(region/zone)「Ａ」でのバンドギャップの値と、同じ半導体材料の領域「Ｂ」でのバンドギャップの値との間には急峻な変化が存在しない。バンドギャップの変化は徐々にであって連続的であり、構造の縁部から中心部に向けて水平方向に増加し、このようにして逆「Ｖ」字プロファイルが達成される。

【0078】

第２の態様の実施形態で、半導体材料は、エピタキシャル成長中にインサイチュドーピングにより導入されるドーパント（５）をさらに含む。代替の実施形態で、ドーパントは、エピタキシャル成長後の注入により導入される。

【0079】

図６は、本開示の一実施形態に係る製造プロセスを概略的に示している。ドーパントは、エピタキシャル成長中に導入される。（２０１）は、組成の水平勾配を有する半導体材料をエピタキシャル成長させる工程を示す。領域（５）は、エピタキシャル成長中に導入されるドーピング部を表す。ドーピング部は、（プレーナ構造でのハロー注入の機能性と類似の）ｓ/ｄ分離を対象とした急峻なプロファイルを有する。図６に示すように、ドーピング部は、突出構造の延長部の底部に局在する。（２０２）は、過成長した半導体材料のＣＭＰ工程を示す。（２０３）は、ＳＴＩ酸化物（２）をエッチバック（凹部形成）してフィン（１）を露出させる工程を示す。（２０４）は、トライゲート構造のフィン（１）の周囲にゲート酸化物（３）とゲート電極（４）を形成する工程を示す。（２０４’）は、（２０４）の代替であって、デュアルゲート構造においてゲート酸化物（３）とゲート電極（４）を形成する工程を示す。

【0080】

突出構造の半導体材料は、垂直方向に積層された２つ以上の層をさらに含んでもよい。図７にこの実施形態を示している。

【0081】

図７は、本開示の一実施形態に係る製造プロセスを概略的に示す。フィンは、種々の組成を有する複数の層（垂直方向に積層された）を含む。複数の層の少なくとも１つは、組成の水平勾配を有する。好ましくは、すべての層（この例では両方の層）が、組成の水平勾配を有する。好ましくは、エピタキシャル反応器内に存在する前駆体の種類および／または量を調整することにより、１つのプロセス工程で、真空破壊なくエピタキシャル成長を用いて複数の層を形成する。

【0082】

次のプロセス工程を図７に示す。（３０１）は、組成の水平勾配を有する第１半導体材料をエピタキシャル成長させ、続いて組成の水平勾配を有する第２半導体材料をエピタキシャル成長させる工程を示す。第１半導体材料の組成（およびバンドギャップ）の水平勾配を領域「Ａ」と「Ｂ」で、第２半導体材料の組成（およびバンドギャップ）の水平勾配を領域「Ｃ」と「Ｄ」で、それぞれ示している。図５と６の場合と同様に、２つの領域間での変化は急峻でなく、組成とバンドギャップは水平方向に徐々に変化する。

【0083】

次に、過成長した第２半導体材料のＣＭＰ工程（３０２）（図示せず）を実施する。さらに、ＳＴＩ酸化物（３）のエッチバック（凹部形成）（３０３）を実施してフィン（１）を露出させる。フィンの露出部分は、この場合には組成の水平勾配を有する第２半導体材料からなる。次に、トライゲート構造でのフィンの周囲にゲート酸化物（３）とゲート電極（４）を形成する工程（３０４）を示す。（３０４’）は、（３０４）の代替であって、デュアルゲート構造においてゲート酸化物とゲート電極を形成する工程を示す。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】