特許 6236846 半導体記憶装置及びその読み出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6236846

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】半導体記憶装置及びその読み出し方法

(51)【国際特許分類】

   G11C 11/419 20060101AFI20171120BHJP

   G11C 7/06 20060101ALI20171120BHJP

【ＦＩ】

   G11C11/419 100

   G11C7/06 130

【請求項の数】11

【全頁数】14

(21)【出願番号】特願2013-87385(P2013-87385)

(22)【出願日】2013年4月18日

(65)【公開番号】特開2014-211927(P2014-211927A)

(43)【公開日】2014年11月13日

【審査請求日】2016年1月6日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100087479

【弁理士】

【氏名又は名称】北野 好人

(72)【発明者】

【氏名】下迫 孝治

【審査官】 堀田 和義

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０１９９８３９（ＵＳ，Ａ１）

【文献】 特開２０１０−１２９１４４（ＪＰ，Ａ）

【文献】 特開２０００−１７３２７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１２

(57)【特許請求の範囲】

【請求項1】

第１のビット線と、
前記第１のビット線と対をなす第２のビット線と、
前記第１のビット線及び前記第２のビット線に接続されたメモリセルと、
前記第１のビット線にドレイン電極が接続され、前記第２のビット線にゲート電極が接続された第１のＮ型トランジスタと、
前記第１のＮ型トランジスタのソース電極にドレイン電極が接続され、高電位側電源ノードにゲート電極が接続された第２のＮ型トランジスタと、
前記第２のＮ型トランジスタのソース電極に接続され、読み出し用のカラム選択信号に応じて前記第２のＮ型トランジスタの前記ソース電極に低電位側電源電圧を印加する制御回路と
を有することを特徴とする半導体記憶装置。

【請求項2】

請求項１記載の半導体記憶装置において、
前記制御回路は、前記カラム選択信号から第１の時間遅れて前記第２のＮ型トランジスタの前記ソース電極に前記低電位側電源電圧を印加する
ことを特徴とする半導体記憶装置。

【請求項3】

請求項１又は２記載の半導体記憶装置において、
前記第１のビット線に接続されたダミーメモリセルを更に有し、
前記第１のＮ型トランジスタ及び前記第２のＮ型トランジスタは、前記ダミーメモリセルを構成するトランジスタである
ことを特徴とする半導体記憶装置。

【請求項4】

請求項３記載の半導体記憶装置において、
前記ダミーメモリセルは、
前記高電位側電源ノードにソース電極及びゲート電極が接続され、前記第１のＮ型トランジスタと前記第２のＮ型トランジスタとの間の第１の接続ノードにドレイン電極が接続された第１のＰ型トランジスタと、
前記高電位側電源ノードにソース電極が接続され、前記第１の接続ノードにゲート電極が接続された第２のＰ型トランジスタと、
前記第２のＰ型トランジスタのドレイン電極にドレイン電極が接続され、前記第１の接続ノードにゲート電極が接続され、前記第２のＮ型トランジスタのソース電極にソース電極が接続された第３のＮ型トランジスタと、
前記第２のビット線にゲート電極が接続され、前記第２のＰ型トランジスタと前記第３のＮ型トランジスタとの間の第２の接続ノードにソース電極が接続された第４のＮ型トランジスタとを更に有する
ことを特徴とする半導体記憶装置。

【請求項5】

請求項４記載の半導体記憶装置において、
前記第４のＮ型トランジスタのドレイン電極は、前記第２のビット線から分離されている
ことを特徴とする半導体記憶装置。

【請求項6】

請求項１乃至５のいずれか１項に記載の半導体記憶装置において、
前記第１のビット線及び前記第２のビット線に接続された他の複数のメモリセルを有する
ことを特徴とする半導体記憶装置。

【請求項7】

第１のビット線と、前記第１のビット線と対をなす第２のビット線と、前記第１のビット線及び前記第２のビット線に接続されたメモリセルと、前記第１のビット線にドレイン電極が接続され、前記第２のビット線にゲート電極が接続された第１のＮ型トランジスタと、前記第１のＮ型トランジスタのソース電極にドレイン電極が接続され、高電位側電源ノードにゲート電極が接続された第２のＮ型トランジスタとを有する半導体記憶装置の読み出し方法であって、
前記メモリセルの前記第１のビット線側のストレージノードに記憶された情報を前記第１のビット線に読み出す際に、読み出し用のカラム選択信号に応じて、前記第２のＮ型トランジスタのソース電極に低電位側電源電圧を印加する
ことを特徴とする半導体記憶装置の読み出し方法。

【請求項8】

請求項７記載の半導体記憶装置の読み出し方法において、
前記カラム選択信号から第１の時間遅れて前記第２のＮ型トランジスタの前記ソース電極に前記低電位側電源電圧を印加する
ことを特徴とする半導体記憶装置の読み出し方法。

【請求項9】

請求項８記載の半導体記憶装置の読み出し方法において、
前記第１の時間は、前記ストレージノードに記憶されたローレベルの情報を前記第１のビット線に読み出す際に、前記第１のビット線の電位が、高電位側電源電圧から、前記低電位側電源電圧と前記高電位側電源電圧との中間程度のレベルまで降圧するに要する時間以上である
ことを特徴とする半導体記憶装置の読み出し方法。

【請求項10】

請求項７乃至９のいずれか１項に記載の半導体記憶装置の読み出し方法において、
前記ストレージノードに記憶されたローレベルの情報を前記第１のビット線に読み出す際に、前記第１のビット線の電荷を、前記第１のＮ型トランジスタ及び前記第２のＮ型トランジスタを介して引き抜く
ことを特徴とする半導体記憶装置の読み出し方法。

【請求項11】

請求項７乃至１０のいずれか１項に記載の半導体記憶装置の読み出し方法において、
前記半導体記憶装置は、前記第１のビット線に接続されたダミーメモリセルを更に有し、前記第１のＮ型トランジスタ及び前記第２のＮ型トランジスタは、前記ダミーメモリセルを構成するトランジスタである
ことを特徴とする半導体記憶装置の読み出し方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及びその読み出し方法に関する。

【背景技術】

【0002】

半導体記憶装置の大容量化・低電力化の要求に伴い、素子の微細化が進展している。しかしながら、近年のスケーリングの進展により、トランジスタの特性ばらつきが増大してＳＲＡＭの動作マージンが低下し、安定して高速に読み出しを行うことが困難になっている。

【0003】

例えば、ＳＲＡＭのシングルエンド読み出しでは、選択メモリセルのトランジスタによってビット線の電荷を引き抜くことで読み出しを行うが、トランジスタの特性ばらつきが大きくなると読み出しのためのマージンを広げる必要があり、高速読み出しが困難になる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平０６−０１３５８１号公報

【特許文献2】特開２０１０−１２９１４４号公報

【特許文献3】国際公開第２００８／１１４３１７号パンフレット

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は、ＳＲＡＭのシングルエンド読み出しを高速且つ安定して行うことができる半導体記憶装置の構造及び半導体記憶装置の読み出し方法を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の一観点によれば、第１のビット線と、前記第１のビット線と対をなす第２のビット線と、前記第１のビット線及び前記第２のビット線に接続されたメモリセルと、前記第１のビット線にドレイン電極が接続され、前記第２のビット線にゲート電極が接続された第１のＮ型トランジスタと、前記第１のＮ型トランジスタのソース電極にドレイン電極が接続され、高電位側電源ノードにゲート電極が接続された第２のＮ型トランジスタと、前記第２のＮ型トランジスタのソース電極に接続され、読み出し用のカラム選択信号に応じて前記第２のＮ型トランジスタの前記ソース電極に低電位側電源電圧を印加する制御回路とを有する半導体記憶装置が提供される。

【0007】

また、実施形態の他の観点によれば、第１のビット線と、前記第１のビット線と対をなす第２のビット線と、前記第１のビット線及び前記第２のビット線に接続されたメモリセルと、前記第１のビット線にドレイン電極が接続され、前記第２のビット線にゲート電極が接続された第１のＮ型トランジスタと、前記第１のＮ型トランジスタのソース電極にドレイン電極が接続され、高電位側電源ノードにゲート電極が接続された第２のＮ型トランジスタとを有する半導体記憶装置の読み出し方法であって、前記メモリセルの前記第１のビット線側のストレージノードに記憶された情報を前記第１のビット線に読み出す際に、読み出し用のカラム選択信号に応じて、前記第２のＮ型トランジスタのソース電極に低電位側電源電圧を印加する半導体記憶装置の読み出し方法が提供される。

【発明の効果】

【0008】

開示の半導体記憶装置及びその読み出し方法によれば、半導体記憶装置の読み出し動作を高速且つ安定して行うことができる。

【図面の簡単な説明】

【0009】

【図1】図１は、一実施形態による半導体記憶装置の構造を示す回路図である。

【図2】図２は、一実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。

【図3】図３は、一実施形態による半導体記憶装置のダミーメモリセルの構造を示す回路図である。

【図4】図４は、一実施形態による半導体記憶装置の駆動方法を示す回路図である。

【図5】図５は、一実施形態による半導体記憶装置の読み出し方法を示すタイミングチャート（その１）である。

【図6】図６は、一実施形態による半導体記憶装置の読み出し方法を示すタイミングチャート（その２）である。

【図7】図７は、一実施形態による半導体記憶装置の読み出し方法の効果を示すタイミングチャートである。

【図8】図８は、一実施形態による半導体記憶装置の読み出し動作を検証するためのシミュレーションに用いた回路モデルを示す回路図である。

【図9】図９は、半導体記憶装置の読み出し動作のシミュレーション結果を示すタイミングチャート（その１）である。

【図10】図１０は、半導体記憶装置の読み出し動作のシミュレーション結果を示すタイミングチャート（その２）である。

【図11】図１１は、半導体記憶装置の読み出し動作のシミュレーション結果を示すグラフである。

【発明を実施するための形態】

【0010】

一実施形態による半導体記憶装置及びその読み出し方法について図１乃至図１１を用いて説明する。

【0011】

図１は、本実施形態による半導体記憶装置の構造を示す回路図である。図２は、本実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。図３は、本実施形態による半導体記憶装置のダミーメモリセルの構造を示す回路図である。図４は、本実施形態による半導体記憶装置の駆動方法を示す回路図である。図５及び図６は、本実施形態による半導体記憶装置の読み出し方法を示すタイミングチャートである。図７は、本実施形態による半導体記憶装置の読み出し方法の効果を示すタイミングチャートである。図８は、本実施形態による半導体記憶装置の読み出し動作を検証するためのシミュレーションに用いた回路モデルを示す回路図である。図９及び図１０は、半導体記憶装置の読み出し動作のシミュレーション結果を示すタイミングチャートである。図１１は、半導体記憶装置の読み出し動作のシミュレーション結果を示すグラフである。

【0012】

はじめに、本実施形態による半導体記憶装置の構造について図１乃至図３を用いて説明する。

【0013】

本実施形態による半導体記憶装置は、図１に示すように、列方向（図面において縦方向）に隣接して配置されたメモリセルアレイブロック１０Ａ，１０Ｂを有している。メモリセルアレイブロック１０Ａ，１０Ｂ内には、列方向及び行方向（図面において横方向）にマトリクス状に配置された複数のメモリセルＭＣが設けられている。マトリクス状に配置されたメモリセルＭＣの外周部には、ダミーメモリセルＤＣが設けられている。

【0014】

メモリセルアレイブロック１０Ａ，１０Ｂには、それぞれ、行方向に延在する複数のワード線ＷＬと、列方向に延在する複数のビット線ＢＬとが設けられている。メモリセルアレイブロック１０Ａには、列方向に隣接して配置された例えばｍ本のワード線ＷＬ_Ａ０〜ＷＬ_Ａｍと、行方向に隣接して配置された例えばｎ組のビット線対ＢＬ_Ａ０，／ＢＬ_Ａ０〜ＢＬ_Ａｎ，／ＢＬ_Ａｎとが設けられている。また、メモリセルアレイブロック１０Ｂには、列方向に隣接して配置された例えばｍ本のワード線ＷＬ_Ｂ０〜ＷＬ_Ｂｍと、行方向に隣接して配置された例えばｎ組のビット線対ＢＬ_Ｂ０，／ＢＬ_Ｂ０〜ＢＬ_Ｂｎ，／ＢＬ_Ｂｎとが設けられている。

【0015】

メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの各交差部に、それぞれ設けられている。また、ダミーメモリセルＤＣは、列方向に並ぶメモリセルＭＣに隣接して、ビット線対ＢＬ，／ＢＬ間の領域に、それぞれ設けられている。

【0016】

ワード線ＷＬ_Ａ０〜ＷＬ_Ａｍ，ＷＬ_Ｂ０〜ＷＬ_Ｂｍの一端部には、行選択回路１２が接続されている。各ビット線対ＢＬ_Ａ０，／ＢＬ_Ａ０〜ＢＬ_Ａｎ，／ＢＬ_Ａｎと、各ビット線対ＢＬ_Ｂ０，／ＢＬ_Ｂ０〜ＢＬ_Ｂｎ，／ＢＬ_Ｂｎとの間には、書き込み／読み出し回路１４_０〜１４_ｎが、それぞれ接続されている。書き込み／読み出し回路１４_０〜１４_ｎには、書き込み／読み出し制御回路１６が接続されている。

【0017】

メモリセルＭＣは、例えば図２に示すようなフルＣＭＯＳ ＳＲＡＭセルである。メモリセルＭＣは、高電位側電源ノードＶＨとストレージノードであるノードｍｃとの間に接続されたＰ型トランジスタＰＱ１と、ノードｍｃと低電位側電源ノードＶＬとの間に接続されたＮ型トランジスタＮＱ１とを有している。また、高電位側電源ノードＶＨとストレージノードであるノードｍｃｘとの間に接続されたＰ型トランジスタＰＱ２と、ノードｍｃｘと低電位側電源ノードＶＬとの間に接続されたＮ型トランジスタＮＱ２とを有している。Ｐ型トランジスタＰＱ１のゲート電極及びＮ型トランジスタＮＱ１のゲート電極は、ノードｍｃｘに接続されている。Ｐ型トランジスタＰＱ２のゲート電極及びＮ型トランジスタＮＱ２のゲート電極は、ノードｍｃに接続されている。ノードｍｃは、Ｎ型トランジスタＮＱ３を介してビット線ＢＬに接続されている。ノードｍｃｘは、Ｎ型トランジスタＮＱ４を介してビット線／ＢＬに接続されている。Ｎ型トランジスタＮＱ３，ＮＱ４のゲート電極は、ワード線ＷＬに接続されている。

【0018】

Ｎ型トランジスタＮＱ１及びＰ型トランジスタＰＱ１、Ｎ型トランジスタＮＱ２及びＰ型トランジスタＰＱ２は、それぞれがＣＭＯＳインバータを構成する。これらＣＭＯＳインバータの入力及び出力が交差接続されてフリップフロップを構成し、ノードｍｃ、ｍｃｘには互いに相補なデータが保持される。

【0019】

ダミーメモリセルＤＣは、メモリセルＭＣの形状均一性を高めるためにメモリセルアレイの周囲に配置されるものであり、基本的には、図２に示すメモリセルＭＣと同様の６つのトランジスタにより構成される。ただし、本実施形態による半導体記憶装置では、ダミーメモリセルＤＣを読み出しの際の補助素子として用いるために、一部の接続を変更している。

【0020】

すなわち、図３に示すように、Ｐ型トランジスタＰＱ１_Ｄ及びＮ型トランジスタＮＱ１_Ｄのゲート電極は、ノードｄｍｃｘに接続されているだけではなく、高電位側電源ノードＶＨにも接続されている。また、ビット線／ＢＬは、Ｎ型トランジスタＮＱ４_Ｄのドレイン電極には接続されておらず、ダミーワード線ＤＷＬに接続されている。また、Ｎ型トランジスタＮＱ１_Ｄ，ＮＱ２_Ｄの接続ノードであるノードｎ１は、低電位側電源ノードＶＬではなく、書き込み／読み出し回路１４に接続されている。Ｎ型トランジスタＮＱ１_Ｄ，ＮＱ２_Ｄのソース端子には、読み出し動作の際、書き込み／読み出し制御回路１６から所定の制御信号が入力される。なお、ダミーワード線ＤＷＬは、メモリセルＭＣのワード線ＷＬに対応する配線であるため本願明細書では便宜上そのように呼ぶが、ダミーメモリセルＤＣのそれぞれにおいて独立しており、行方向に並ぶダミーメモリセルＤＣを共通接続するものではない。

【0021】

次に、本実施形態による半導体記憶装置の駆動方法について図１乃至図７を用いて説明する。

【0022】

ここでは、図１の半導体記憶装置において、ワード線ＷＬ_Ａ０及びビット線対ＢＬ_Ａ０，／ＢＬ_Ａ０に接続されたメモリセルＭＣに対して書き込み及び読み出しを行う場合を例にして説明するが、他のメモリセルＭＣを読み出す場合も同様である。

【0023】

図４は、書き込み／読み出し対象のメモリセルＭＣとこれに接続されるダミーメモリセルＤＣ及び書き込み／読み出し回路１４Ａの主要部分の一例を示す回路図である。

【0024】

ビット線ＢＬ_Ａ０と高電位側電源ノードＶＨとの間には、Ｐ型トランジスタＰＱ３が接続されている。また、ビット線／ＢＬ_Ａ０と高電位側電源ノードＶＨとの間には、Ｐ型トランジスタＰＱ４が接続されている。ビット線ＢＬ_Ａ０とビット線／ＢＬ_Ａ０との間には、Ｐ型トランジスタＰＱ４が接続されている。Ｐ型トランジスタＰＱ３，ＰＱ４，ＰＱ５のゲート電極は、ＮＡＮＤゲートＮＡＧ１の出力端子に接続されている。

【0025】

ビット線ＢＬ_Ａ０には、Ｎ型トランジスタＮＱ５が接続されている。また、ビット線／ＢＬ_Ａ０には、Ｎ型トランジスタＮＱ６が接続されている。Ｎ型トランジスタＮＱ５，ＮＱ６のゲート電極には、ＮＯＴゲートＮＧ３の出力端子が接続されている。

【0026】

ＮＡＮＤゲートＮＡＧ１の入力端子には、ＮＯＴゲートＮＧ１，ＮＧ２の出力端子が接続されている。ＮＯＴゲートＮＧ１の出力端子は、また、遅延回路１８を介して、ダミーメモリセルＤＣのノードｎ１に接続されている。ＮＯＴゲートＮＧ２の出力端子は、また、ＮＯＴゲートＮＧ３の入力端子に接続されている。

【0027】

ビット線ＢＬ_Ａ０及びビット線ＢＬ_Ｂ０は、ＮＡＮＤゲートＮＡＧ２の入力端子に接続されている。ＮＡＮＤゲートＮＡＧ２の出力端子は、グローバルビット線ＧＢＬと低電位側電源ノードとの間に接続されたＮ型トランジスタＮＱ７のゲート電極に接続されている。グローバルビット線ＧＢＬと高電位側電源ノードＶＨとの間には、Ｐ型トランジスタＰＱ６が接続されている。

【0028】

なお、上述の書き込み／読み出し回路１４の回路構成は、本実施形態に記載のものに限定されるものではない。

【0029】

まず、メモリセルＭＣへのデータの書き込み方法について説明する。

【0030】

メモリセルＭＣへの書き込みの際には、行選択回路１２により、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬ_Ａ０をハイレベルとし、他のワード線ＷＬをローレベルとする。これにより、メモリセルＭＣの選択トランジスタＮＱ３，ＮＱ４がオンとなり、書き込み対象のメモリセルＭＣのノードｍｃはビット線ＢＬ_Ａ０に接続され、ノードｍｃｘはビット線／ＢＬ_Ａ０に接続される。

【0031】

また、書き込み／読み出し制御回路１６から書き込み／読み出し回路１４_Ａに、ハイレベルのカラム選択信号ｃｏｌｗが出力される。これにより、ＮＯＴゲートＮＧ２，ＮＧ３を介してＮ型トランジスタＮＱ５，ＮＱ６のゲート電極にはハイレベルが印加され、ＮＯＴゲートＮＧ２，ＮＧ３がオン状態となる。

【0032】

この状態で、Ｎ型トランジスタＮＱ５，ＮＱ６のソース端子に相補的な書き込みデータｗｄ、ｗｄｘをそれぞれ出力することにより、メモセルＭＣのノードｍｃ，ｍｃｘに、所望の相補的なデータを書き込むことができる。

【0033】

次に、メモリセルＭＣからのデータの読み出し方法について説明する。

【0034】

待機状態（時間Ｔ０）において、ワード線ＷＬ_Ａ０はローレベルであり、メモリセルＭＣの選択トランジスタＮＱ３，ＮＱ４は、オフ状態になっている。

【0035】

また、読み出し用のカラム選択信号ｃｏｌｒ及び書き込み用のカラム選択信号ｃｏｌｗはローレベルであり、ＮＡＮＤゲートＮＡＧ１の出力信号の出力信号はローレベルになっている。これにより、Ｐ型トランジスタＰＱ３，ＰＱ４，ＰＱ５はオン状態であり、ビット線ＢＬ_Ａ０，／ＢＬ_Ａ０は、ハイレベルとなっている。同様に、ビット線ＢＬ_Ｂ０もハイレベルとなっており、ＮＡＮＤゲートＮＡＧ２の出力信号はローレベルになっている。

【0036】

また、ＮＯＴゲートＮＧ３の出力信号はローレベルであり、Ｎ型トランジスタＮＱ５，ＮＱ６はオフ状態になっている。

【0037】

また、ダミーメモリセルＤＣのノードｎ１には、遅延回路１８を介してＮＯＴゲートＮＧ１の出力であるハイレベルの信号が印加されている。これにより、ダミーメモリセルＤＣのノードｄｍｃ、ｄｍｃｘは、ハイレベルになっている。

【0038】

読み出し動作の開始時（時間Ｔ１）には、選択ワード線ＷＬ_Ａ０に、ハイレベルの電圧が印加される。これにより、メモリセルＭＣの選択トランジスタＮＱ３，ＮＱ４がオン状態になる。

【0039】

同時に、読み出し用のカラム選択信号ｃｏｌｒを、ローレベルからハイレベルに立ち上げる。書き込み用のカラム選択信号ｃｏｌｗはローレベルのままである。これにより、ＮＡＮＤゲートＮＡＧ１の出力信号がローレベルからハイレベルに立ち上がり、Ｐ型トランジスタＰＱ３，ＰＱ４，ＰＱ５がオフ状態となり、ビット線ＢＬ，／ＢＬが高電位側電源ノードから切り離される。

【0040】

メモリセルＭＣのノードｍｃがローレベルでノードｍｃｘがハイレベルの場合、ビット線ＢＬ_Ａ０はＮ型トランジスタＮＱ３，ＮＱ１を介して低電位側電源ノードＶＬに接続される。これにより、ビット線ＢＬ_Ａ０の電荷が低電位側電源ノードＶＬ方向に徐々に引き抜かれ、最終的にビット線ＢＬ_Ａ０はローレベルとなる。

【0041】

ビット線ＢＬ_Ａ０がローレベルになると、ＮＡＮＤゲートＮＡＧ２の出力信号がハイレベルとなってＮ型トランジスタＮＱ７がオン状態となり、グローバルビット線ＧＢＬがＮ型トランジスタＮＱ７を介して低電位側電源ノードＶＬに接続される。これにより、グローバルビット線ＧＢＬがローレベルとなる。

【0042】

一方、メモリセルＭＣのノードｍｃがハイレベルでノードｍｃｘがローレベルの場合、ビット線ＢＬ_Ａ０からの電荷移動は起こらず、ビット線ＢＬ_Ａ０はハイレベルのまま維持される。ビット線ＢＬ_Ａ０がハイレベルの場合、ＮＡＮＤゲートＮＡＧ２の出力信号はローレベルのままであり、グローバルビット線ＧＢＬはハイレベルのまま維持される。

【0043】

したがって、グローバルビット線ＧＢＬの電圧レベルを検出すことにより、メモリセルＭＣに記憶された情報を読み出すことができる。

【0044】

以上の読み出し方法は、典型的なシングルエンド読み出し方法と同様であるが、本実施形態による半導体記憶装置の読み出し方法では、ダミーメモリセルＤＣを更に利用することで、読み出し速度の高速化とばらつきの低減を可能にしている。

【0045】

すなわち、本実施形態による半導体記憶装置では、ダミーメモリセルＤＣのノードｎ１に、ＮＯＴゲートＮＧ１の出力信号を遅延回路１８を介して入力している（制御信号ｄｃｏｌ）。これにより、ダミーメモリセルＤＣのノードｎ１の電位（制御信号ｄｃｏｌ）は、読み出し用のカラム選択信号ｃｏｌｒの立ち上がり時から遅延回路１８により規定される所定時間の後（時間Ｔ２）に、ハイレベルからローレベルへと立ち下がる。

【0046】

メモリセルＭＣのノードｍｃがローレベルでノードｍｃｘがハイレベルの場合（図５参照）、ビット線／ＢＬ_Ａ０はハイレベルのまま維持され、ダミーワード線ＤＷＬ_Ａ０にはハイレベルが印加される。ダミーワード線ＤＷＬ_Ａ０がハイレベルになると、ビット線ＢＬ_Ａ０はＮ型トランジスタＮＱ３_Ｄ，ＮＱ１_Ｄを介してローレベルであるノードｎ１に接続される。これにより、ビット線ＢＬ_Ａ０の電荷は、Ｎ型トランジスタＮＱ３_Ｄ，ＮＱ１_Ｄを介してノードｎ１方向へも徐々に引き抜かれる。

【0047】

すなわち、ビット線ＢＬ_Ａ０の電荷は、時間Ｔ２後は、メモリセルＭＣのＮ型トランジスタＮＱ３，ＮＱ１を介して引き抜かれるとともに、ダミーメモリセルのＮ型トランジスタＮＱ３_Ｄ，ＮＱ１_Ｄを介しても引き抜かれる。これにより、ビット線ＢＬ_Ａ０からの電荷の引き抜き速度を高めることができる。

【0048】

一方、メモリセルＭＣのノードｍｃがハイレベルでノードｍｃｘがローレベルの場合（図６参照）、制御信号ｄｃｏｌがローレベルに立ち下がることによって、Ｎ型トランジスタＮＱ１_Ｄがオン状態となり、ビット線ＢＬ_Ａ０とノードｎ１との間に電流経路が形成される。しかしながら、制御信号ｄｃｏｌに、カラム選択信号ｃｏｌｒに対して遅延時間（第１の時間）を持たせることにより、Ｎ型トランジスタＮＱ１_Ｄは、ビット線／ＢＬ_Ａ０がその時間分（時間Ｔ１〜Ｔ２の間）だけ放電した後にオン状態となる。Ｎ型トランジスタＮＱ１_Ｄがオン状態になったとき（時間Ｔ２）、ビット線／ＢＬ_Ａ０の電圧レベル、すなわちダミーワード線ＤＷＬ_Ａ０の電圧レベルもある程度低下しており、Ｎ型トランジスタＮＱ３_Ｄのオン電流も小さくなっている。これにより、Ｎ型トランジスタＮＱ３_Ｄ，ＮＱ１_Ｄを介したビット線ＢＬ_Ａ０からの電荷の引き抜きが抑制され、ビット線ＢＬ_Ａ０をほぼハイレベルのまま維持することができる（時間Ｔ２〜Ｔ３の間）。すなわち、ダミーメモリセルＤＣを用いたリードアシストによる悪影響はない。

【0049】

遅延回路１８に設定する遅延時間は、メモリセルＭＣのノードｍｃがハイレベルでノードｍｃｘがローレベルの場合にビット線ＢＬ_Ａ０からの電荷の引き抜きが効果的に抑制されるように、セルを構成するトランジスタの特性等に応じて適宜設定することが望ましい。遅延回路１８に設定する遅延時間としては、特に限定されるものではないが、ビット線／ＢＬ_Ａ０の電圧がＶＤＤから１／２ＶＤＤに低下するまでに要する時間を例示することができる。

【0050】

この後、ワード線ＷＬ_Ａ０及び読み出し用のカラム選択信号ｃｏｌｒをローレベルに戻し、読み出し動作を完了する（時間Ｔ３）。カラム選択信号ｃｏｌｒの立ち下がり時から遅延回路１８により規定される所定時間の後、制御信号ｄｃｏｌはローレベルからハイレベルに戻り、待機状態となる（時間Ｔ４）。

【0051】

典型的なシングルエンド読み出し方法のように、読み出し動作の際に、ダミーメモリセルＤＣを用いずに、メモリセルＭＣのみでビット線ＢＬ_Ａ０の電荷を引き抜く場合、ビット線ＢＬ_Ａ０の電圧変化は、例えば図７（ａ）に示すようになる。この場合、ビット線ＢＬ_Ａからの電荷の引き抜き速度は遅く、ビット線ＢＬ_Ａ０の電位がローレベルに達するまでの時間は長い。また、ビット線ＢＬ_Ａ０の電位がローレベルに達するまでの時間は、トランジスタ特性のばらつきに大きく影響され、ばらつきも大きくなる。なお、図中に示した点線は、トランジスタ特性のばらつき範囲を想定したものである。

【0052】

これに対し、メモリセルＭＣ及びダミーメモリセルＤＣによりビット線ＢＬ_Ａ０の電荷を引き抜く本実施形態による半導体記憶装置の読み出し方法では、ビット線ＢＬ_Ａ０の電圧変化は、例えば図７（ｂ）に示すようになる。この場合、ビット線ＢＬ_Ａからの電荷の引き抜き速度が速くなり、ビット線ＢＬ_Ａ０の電位がローレベルに達するまでの時間を短くすることができる。

【0053】

また、メモリセルＭＣ及びダミーメモリセルＤＣを用いることでばらつきの影響が平均化されるため、ビット線ＢＬ_Ａ０の電位がローレベルに達するまでの時間のばらつきも、大幅に低減することができる。これにより、読み出し保証範囲を高速側に絞りパルス幅を短くすることが可能となり、サイクルタイムを短くすることができる。

【0054】

また、ダミーメモリセルＤＣは、メモリセルＭＣの形状均一性を高めるためにメモリセルアレイの周囲に配置されたものであり、通常は使用されないものである。したがって、ダミーメモリセルＤＣを用いて読み出し回路を構成しても、周辺回路面積が増加することはない。これにより、新たにアシスト回路を付加して読み出し特性を改善する場合と比較して、回路面積の増加を抑制することができる。

【0055】

次に、本実施形態による半導体記憶装置の読み出し方法の効果についてシミュレーションを行った結果を図８乃至図１０を用いて説明する。

【0056】

図８は、シミュレーションに用いた回路モデルである。図８の回路は、図４に示す回路とは読み出し回路の構成が若干異なるが、基本的な動作は同じである。なお、シミュレーションでは、比較として、ダミーメモリセルＤＣを用いない場合についても計算を行った。

【0057】

読み出し動作の際、ＮＡＮＤゲートＮＡＧ３の出力はローレベルとなり、Ｐ型トランジスタＰＱ８がオン、Ｎ型トランジスタＮＱ８はオフとなる。読み出したビット線ＢＬ_Ａ０の電位がローレベルの場合、Ｐ型トランジスタＰＱ７はオンとなり、グローバルビット線ＧＢＬはローレベルとなる。一方、読み出したビット線ＢＬ_Ａ０の電位がハイレベルの場合、Ｐ型トランジスタＰＱ７はオフとなり、グローバルビット線ＧＢＬはハイレベルを維持する。

【0058】

制御信号ＯＥＮは、待機状態においてハイレベルである。グローバルビット線ＧＢＬがハイレベルにプリチャージされた状態において、ノードｎ２はローレベルである。読み出し動作の際に制御信号ＯＥＮはローレベルになる。制御信号ＯＥＮがローレベルになると、ノードｎ２がローレベルのまま、Ｎ型トランジスタＮＱ９はオフとなる。

【0059】

グローバルビット線ＧＢＬに読み出されたビット線ＢＬ_Ａ０の電位がハイレベルの場合、Ｐ型トランジスタはオフ状態のままであり、ノードｎ２のレベルは変化せず、出力Ａはハイレベルとなる。すなわち、ビット線ＢＬ_Ａ０のハイレベルの状態を出力Ａに読み出すことができる。

【0060】

一方、グローバルビット線ＧＢＬに読み出されたビット線ＢＬ_Ａ０の電位がローレベルの場合、Ｐ型トランジスタはオン、ノードｎ２はハイレベルとなり、出力Ａはローレベルとなる。すなわち、ビット線ＢＬ_Ａ０のローレベルの状態を出力Ａに読み出すことができる。

【0061】

図９は、ノードｍｃがローレベルでありノードｍｃｘがハイレベルの場合（ローデータの読み出し）のシミュレーション結果を示すタイムチャートである。また、図１０は、ノードｍｃがハイレベルでありノードｍｃｘがローレベルの場合（ハイデータの読み出し）のシミュレーション結果を示すタイムチャートである。

【0062】

ローデータの読み出しの場合、本実施形態の読み出し方法（図中、「ｅｍｂ．」と記載）では、比較例の読み出し方法（図中、「ｒｅｆ．」と記載）と比較して、ビット線ＢＬの電位がハイレベルからローレベルに立ち下がる速度が速くなっている（図９参照）。この結果、本実施形態の読み出し方法では、比較例の読み出し方法と比較して、出力Ａがハイレベルからローレベルに変化するまでの時間を短くできることが判った。すなわち、本実施形態による読み出し方法を用いることにより、読み出し速度を高速化できることを検証できた。図９に示すシミュレーション結果では、本実施形態の読み出し方法を用いることにより、比較例の読み出し方法と比較して６７．８ｐｓ程度、読み出し速度を高速化できた（図中、×印間の時間を比較）。

【0063】

また、ハイデータの読み出しの場合、本実施形態の読み出し方法（図中、「ｅｍｂ．」と記載）を用いることによるビット線ＢＬの電位を僅かに抑えることができ、比較例の読み出し方法（図中、「ｒｅｆ．」と記載）と同等の波形を得られている（図１０参照）。この結果、ハイレベルの出力Ａを正しく読み出しできることが判った。すなわち、本実施形態の読み出し方法において、ハイデータの読み出しの際に誤動作が生じないことを検証できた。

【0064】

図１１は、読み出し時間のモンテカルロシミュレーションを１万回行ったときの読み出し時間の分布を示すグラフである。横軸は比較例の読み出し方法における累積確率５０％のときの読み出し時間を１として正規化した読み出し時間（ディレイ値と呼ぶ）を示し、縦軸は累積確率を示す。読み出し時間とは、出力Ａの出力までに要する時間である。

【0065】

図１１に示すように、累積確率５０％において、比較例の読み出し方法におけるディレイ値は１であるのに対し、本実施形態の読み出し方法におけるディレイ値は０．７６であった。また、比較例の読み出し方法におけるディレイ値のばらつき範囲は約０．６であるのに対し、本実施形態の読み出し方法におけるディレイ値のばらつき範囲は約０．２２であった。この結果、本実施形態の読み出し方法は、比較例の読み出し方法と比較して、ディレイ値を３／４程度まで小さくすることができ、ディレイ値のばらつき範囲を１／３程度に抑制できることが判った。すなわち、本実施形態の読み出し方法において、読み出し速度の高速化と読み出し時間のばらつき低減を実現できることが検証できた。

【0066】

読み出し時間のばらつきを低減できることには、読み出しタイミング設計においてマージンを削減できる効果がある。これにより、各ＰＴＶ条件において、少ないマージンで動作保証を行うことが可能となる。なお、ＰＴＶ条件とは、回路の動作スピードに影響を与えるＰ：プロセス、Ｔ：温度、Ｖ：電圧の３項目に関し、それらのベスト条件とワースト条件とを定めた動作条件である。

【0067】

このように、本実施形態によれば、ＳＲＡＭのシングルエンド読み出しにおいて、ビット線の電荷を選択メモリセルのトランジスタとダミーメモリセルのトランジスタとを用いて引き抜くので、読み出し動作を高速且つ安定して行うことができる。

【0068】

［変形実施形態］
以上、半導体記憶装置及びその読み出し方法の実施形態を説明してきたが、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変形、追加、置換等が可能である。

【0069】

例えば、上記実施形態では、読み出しアシスト回路としてダミーメモリセルＤＣを用いたが、必ずしもダミーメモリセルＤＣを用いる必要はない。上記実施形態と同様の読み出し動作を実現するという観点からは、少なくとも、メモリセルＭＣに、Ｎ型トランジスタＮＱ_３Ｄ，ＮＱ_１Ｄに対応する２つのトランジスタを接続すればよい。すなわち、第１のＮ型トランジスタと第２のＮ型トランジスタとを直列に接続し、第１のＮ型トランジスタのゲート電極をビット線／ＢＬに、ドレイン電極をビット線ＢＬに接続し、第２のＮ型トランジスタのゲート電極を高電位側電源ノードＶＨに接続する。そして、第２のＮ型トランジスタのソース電極には、読み出し用のカラム選択信号ｃｏｌｒから所定時間遅れた逆相の制御信号ｄｃｏｌを生成する回路を接続すればよい。

【符号の説明】

【0070】

ＤＣ…ダミーメモリセル
ＭＣ…メモリセル
１０…メモリセルアレイブロック
１２…行選択回路
１４…書き込み／読み出し回路
１６…書き込み／読み出し制御回路
１８…遅延回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】