特許第6237064号(P6237064)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6237064
(24)【登録日】2017年11月10日
(45)【発行日】2017年11月29日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/06 20060101AFI20171120BHJP
   H01L 29/78 20060101ALI20171120BHJP
   H01L 21/336 20060101ALI20171120BHJP
【FI】
   H01L29/78 652P
   H01L29/78 652H
   H01L29/78 658A
   H01L29/06 301F
   H01L29/06 301V
   H01L29/06 301D
   H01L29/06 301G
【請求項の数】8
【全頁数】14
(21)【出願番号】特願2013-204822(P2013-204822)
(22)【出願日】2013年9月30日
(65)【公開番号】特開2015-70184(P2015-70184A)
(43)【公開日】2015年4月13日
【審査請求日】2016年8月1日
(73)【特許権者】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100100712
【弁理士】
【氏名又は名称】岩▲崎▼ 幸邦
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】高橋 良治
【審査官】 恩田 和彦
(56)【参考文献】
【文献】 特開2009−004681(JP,A)
【文献】 米国特許出願公開第2011/0204442(US,A1)
【文献】 特開平07−094704(JP,A)
【文献】 特開2012−104577(JP,A)
【文献】 特開2012−156151(JP,A)
【文献】 特開平10−270370(JP,A)
【文献】 特開平8−088346(JP,A)
【文献】 特開昭63−227063(JP,A)
【文献】 特開2003−347547(JP,A)
【文献】 特開2009−038356(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/06
H01L 21/336
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
半導体素子が形成された素子領域と前記素子領域の周囲に配置された外周領域を有する半導体装置において、
前記素子領域及び前記外周領域に形成された第1導電型の半導体領域と、
前記外周領域の前記半導体領域中に前記素子領域を囲むリング状に形成された第2導電型の複数の柱状領域と、
少なくとも一部の前記柱状領域の上部にそれぞれ接続して前記外周領域の前記半導体領域の上面に配置された第2導電型の複数の電界緩和領域と、
前記電界緩和領域を覆って前記外周領域の前記半導体領域上に配置された絶縁膜と、
前記素子領域と前記外周領域との境界から前記外周領域の外縁に向かって隣接して配置された一対の前記電界緩和領域のうちの前記境界側の電界緩和領域と前記絶縁膜に形成された開口部で接触し、且つ、前記一対の前記電界緩和領域のうちの前記外縁側の電界緩和領域の上方に前記絶縁膜を介して到達する第1の連結フィールドプレート電極と
前記第1の連結フィールドプレート電極の前記外縁側に隣接して配置され、前記第1の連結フィールドプレート電極が上方に到達する前記外縁側の電界緩和領域と前記絶縁膜に形成された開口部で接触し、且つ、前記外縁側の電界緩和領域よりも前記外縁側に隣接して配置された他の前記電界緩和領域の上方に前記絶縁膜を介して到達する第2の連結フィールドプレート電極と
を備えることを特徴とする半導体装置。
【請求項2】
前記外縁に最近接の前記電界緩和領域に接続する外周フィールドプレート電極を更に備え、
前記境界から前記外縁方向の長さが、前記第1の連結フィールドプレート電極及び前記第2の連結フィールドプレート電極よりも前記外周フィールドプレート電極の方が長いことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記素子領域に最近接の前記電界緩和領域が、前記素子領域に形成される前記半導体素子の主電極と電気的に接続されていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
一部の前記柱状領域は前記電界緩和領域に接続していないことを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
【請求項5】
前記電界緩和領域に接続する前記柱状領域と前記電界緩和領域に接続しない前記柱状領域とが、前記境界から前記外縁に向かって交互に配置されていることを特徴とする請求項に記載の半導体装置。
【請求項6】
前記柱状領域が、複数の団子状領域が深さ方向に連結された形状であることを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
【請求項7】
前記第1の連結フィールドプレート電極又は前記第2の連結フィールドプレート電極のいずれかに接続する前記電界緩和領域と、前記第1の連結フィールドプレート電極及び前記第2の連結フィールドプレート電極のいずれにも接続しない前記電界緩和領域とが、前記外周領域に混在していることを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
【請求項8】
前記第1の連結フィールドプレート電極及び前記第2の連結フィールドプレート電極がポリシリコン材からなることを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、耐圧向上のための構造を有するスーパージャンクション構造の半導体装置に関する。
【背景技術】
【0002】
p型の柱状領域とn型の柱状領域とが隣接して配置されたスーパージャンクション(SJ)構造のMOSトランジスタ(以下において、「SJMOS」という。)は、高耐圧且つ低オン抵抗であるという特性を有する(例えば、特許文献1参照。)。SJ構造では、逆バイアス時にドリフト領域を完全に空乏化させるために、p型の柱状領域の不純物総量とn型の柱状領域の不純物総量との比を1近傍にする必要がある。このため、半導体チップ内にp型の柱状領域とn型の柱状領域を規則的に繰り返してパターン配置する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2000−277733号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の耐圧向上のためには、半導体装置の周辺において電界集中を緩和させることが有効である。逆バイアス時において電界集中を緩和するためには、半導体領域中に発生する空乏層を半導体装置の外周に向けてなだらかに延伸させる。しかし、SJ構造の場合にはp型とn型の柱状領域を深く形成するため、逆バイアス時において半導体領域の深い位置に空乏層が発生する。このため、半導体装置の外縁部において深い位置から表面まで急峻に空乏層の境界が変化してしまい、電界集中の緩和が困難であるという問題があった。
【0005】
上記問題点に鑑み、本発明は、電界集中の緩和が可能なスーパージャンクション構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様によれば、半導体素子が形成された素子領域と素子領域の周囲に配置された外周領域を有する半導体装置において、(ア)素子領域及び外周領域に形成された第1導電型の半導体領域と、(イ)外周領域の半導体領域中に素子領域を囲むリング状に形成された第2導電型の複数の柱状領域と、(ウ)少なくとも一部の柱状領域の上部にそれぞれ接続して外周領域の半導体領域の上面に配置された第2導電型の複数の電界緩和領域と、(エ)電界緩和領域を覆って外周領域の半導体領域上に配置された絶縁膜と、(オ)素子領域と外周領域との境界から外周領域の外縁に向かって隣接して配置された一対の電界緩和領域のうちの境界側の電界緩和領域と絶縁膜に形成された開口部で接触し、且つ、一対の電界緩和領域のうちの外縁側の電界緩和領域の上方に前記絶縁膜を介して到達する第1の連結フィールドプレート電極と、第1の連結フィールドプレート電極の外縁側に隣接して配置され、第1の連結フィールドプレート電極が上方に到達する外縁側の電界緩和領域と絶縁膜に形成された開口部で接触し、且つ、外縁側の電界緩和領域よりも外縁側に隣接して配置された他の電界緩和領域の上方に絶縁膜を介して到達する第2の連結フィールドプレート電極とを備える半導体装置が提供される。
【発明の効果】
【0007】
本発明によれば、電界集中の緩和が可能なスーパージャンクション構造の半導体装置を提供できる。
【図面の簡単な説明】
【0008】
図1】本発明の実施形態に係る半導体装置の構成を示す模式的な断面図である。
図2】本発明の実施形態に係る半導体装置の外周領域における柱状領域の配置例を示す模式的な平面図である。
図3】本発明の実施形態に係る半導体装置の素子領域の構成を示す模式的な断面図である。
図4】本発明の実施形態に係る半導体装置のセルユニットの構成例を示す模式的な断面図である。
図5】柱状領域の形成方法の例を示す模式的な断面図であり、図5(a)〜図5(e)はそれぞれ工程断面図(その1)〜工程断面図(その5)である。
図6】本発明の実施形態に係る半導体装置について電位分布をシミュレーションした結果を示す模式図である。
図7】本発明の実施形態に係る半導体装置についてイオナイズ分布をシミュレーションした結果を示す模式図である。
図8】連結フィールドプレート電極を有する半導体装置の電位分布をシミュレーションした結果を示す模式図である。
図9】連結フィールドプレート電極の無い半導体装置の電位分布をシミュレーションした結果を示す模式図である。
図10】連結フィールドプレート電極を有する半導体装置のイオナイズ分布をシミュレーションした結果を示す模式図である。
図11】連結フィールドプレート電極の無い半導体装置のイオナイズ分布をシミュレーションした結果を示す模式図である。
図12】本発明の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【0009】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0010】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【0011】
本発明の実施形態に係る半導体装置1は、図1に示すように、半導体素子が形成された素子領域101と素子領域101の周囲に配置された外周領域102を有する。半導体装置1は、素子領域101及び外周領域102に形成された第1導電型の半導体領域10と、半導体領域10中に形成された第2導電型の複数の柱状領域20とを備える。柱状領域20が配置されることによって、半導体領域10内に複数のpn接合が形成される。このように、半導体装置1は、第1導電型の柱状領域と第2導電型の柱状領域とが隣接して配置されたスーパージャンクション(SJ)構造を有する。
【0012】
図2に示すように、柱状領域20は、素子領域101の周囲を囲んでリング状に配置されている。図1は、図2のI−I方向に沿った断面図である。構造を分かりやすくするために、図2には柱状領域20のみを示している。また、図2では柱状領域20が3重に配置されている例を示したが、実際にはより多くの柱状領域20が配置される。外周領域102において、半導体領域10に埋め込まれた柱状領域20が、壁状に互いに平行に走行する。
【0013】
外周領域102において、半導体領域10の上面に第2導電型の電界緩和領域30が配置されている。電界緩和領域30は、少なくとも一部の柱状領域20の上部にそれぞれ接続している。図1に示した例では、すべての柱状領域20の上部にそれぞれ電界緩和領域30が配置されている。電界緩和領域30は素子領域101の周囲に幾重にもリング状に配置されており、電界緩和リング(Field Limiting Ring:FLR)として機能する。外周領域102の半導体領域10上には、電界緩和領域30の上面を覆って絶縁膜40が配置されている。半導体装置1の外縁104を含む領域は第1導電型の半導体領域であり、その上面に配置された外縁電極70はドレイン電極170と電気的に接続されている。
【0014】
なお、第1導電型と第2導電型とは互いに反対導電型である。すなわち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。以下では、第1導電型がn型、第2導電型がp型の場合を説明する。
【0015】
外周領域102においては、連結フィールドプレート電極50が、素子領域101と外周領域102との境界103から外周領域102の外縁104に向かって並列して配置された電界緩和領域30(以下において「電界緩和領域対」という。)の上方で絶縁膜40上に配置されている。連結フィールドプレート電極50は、電界緩和領域対のうち境界103側の電界緩和領域30と、絶縁膜40に形成された開口部で接触する。更に、連結フィールドプレート電極50は絶縁膜40を介して、少なくとも電界緩和領域対のうち外縁104側の電界緩和領域30に端部が達する。連結フィールドプレート電極50の外縁104側の端部は、平面方向から見て電界緩和領域30と重なっていてもよい。このため、連結フィールドプレート電極50と外縁104側の電界緩和領域30とは容量結合する。
【0016】
半導体装置1では、FLRとして機能するリング状の複数の電界緩和領域30が素子領域101の周囲に形成されている。半導体装置1によれば、電界緩和領域30−連結フィールドプレート電極50−電界緩和領域30の連結構造によって、外周領域102に容量性フィールドプレート構造を生じる。これによって、電界緩和領域30の表面の電位を固定することができ、連結フィールドプレート電極50と電界緩和領域30間の容量を変えることができる。半導体装置1の逆バイアス印加時に外周領域102において電界集中が良好に緩和される。これにより、半導体装置1の耐圧を向上できる。連結フィールドプレート電極50には金属膜やポリシリコン膜などを採用可能である。
【0017】
半導体装置1では、連結フィールドプレート電極50の配置の仕方によって、逆バイアス時に半導体装置1に印加される電圧の分割の仕方が変わり、各電界緩和領域30の電位をそれぞれ任意に制御できる。つまり、半導体領域10の表面の各位置における電位を任意に制御できる。その結果、逆バイアス印加時に半導体領域10内に発生する空乏層を外縁部に向けてなだらかに伸ばすことができる。
【0018】
ところで、図1ではすべての電界緩和領域30を連結フィールドプレート電極50を介して電気的に相互接続する例を示した。しかし、半導体領域10内で空乏層が連続してなだらかに形成されるなら、連結フィールドプレート電極50と電気的に連結しない電界緩和領域30があってもよい。このように、連結フィールドプレート電極50に接続する電界緩和領域30と、連結フィールドプレート電極50に接続しない電界緩和領域30とを外周領域102に混在させることによって、逆バイアス時における半導体領域10の各位置の電位を任意に設定できる。
【0019】
上記のように、境界103から外縁104に向けて配列された複数の電界緩和領域30に連結フィールドプレート電極50を任意に付加することによって、外周領域102表面の電位を安定的に固定できる。これにより、半導体装置1の耐圧を向上することができる。
【0020】
なお、図1に示したように、柱状領域20は膜厚方向に深く形成される。このため、外周領域102の外縁領域において、最も外縁104側の柱状領域20から半導体領域10の表面に向かって空乏層が急激に変化しないようにする必要がある。
【0021】
このため、図1に示した半導体装置1では、最も外縁104側の柱状領域20の位置よりも外縁104側で絶縁膜40上に配置された外周フィールドプレート電極60を更に備える。外周フィールドプレート電極60は、外縁104に最も近い電界緩和領域30に接続する。なお、境界103から外縁104方向への長さが、連結フィールドプレート電極50よりも外周フィールドプレート電極60の方が長く設定される。これは、柱状領域20によって半導体領域10の深い位置に形成された空乏層が、半導体領域10の表面に向かって急峻に上昇することを抑制するためである。このように、外周フィールドプレート電極60によって、外周領域102の外縁領域において空乏層が急激に変化することが防止される。その結果、効果的に電界集中が緩和される。
【0022】
素子領域101には、SJ構造を採用した種々の半導体素子を形成可能である。例えば、図3に示すように、素子領域101に電界効果トランジスタ(FET)が形成される。図3に示した半導体素子100は、第1導電型の基板110上に形成された半導体領域10に、柱状領域20が形成された構造である。半導体素子100において、半導体領域10はドリフト領域である。半導体素子100は、p型のベース領域120、n型のソース領域130、ゲート電極140、ゲート絶縁膜150、ソース電極160、及びドレイン電極170を更に備える。
【0023】
基板110は、例えばシリコン(Si)基板などの半導体基板にn型不純物がドープされたn+型半導体基板である。基板110はドレイン領域として機能する。ドリフト領域であるn-型の半導体領域10は、基板110の一方の主面111上に配置されている。半導体領域10の不純物濃度は、基板110よりも低い。例えば、アンチモン(Sb)などが高濃度にドープされたn型シリコン基板上にリン(P)などがドープされたn型エピタキシャル層を成長させて、半導体領域10が形成される。
【0024】
柱状領域20は、半導体領域10にボロン(B)などのp型の不純物が選択的に拡散されて形成される。柱状領域20の形成方法の例は後述する。素子領域101において柱状領域20は半導体領域10を上方から平面的に見て並行してストライプ状に延伸し、壁状に互いに平行に走行する。
【0025】
半導体領域10は、図4に示すような、p型の柱状領域20とその周囲のn型の周辺領域21を1つのセルユニット200として、複数のセルユニット200が隣接して配置された構造である。周辺領域21は、半導体領域10の柱状領域20が形成された領域の残余の領域である。
【0026】
セルユニット200の繰り返し距離(セルピッチ)Dは、すべて等しくなるように設定されている。なお、ここでいう「セルピッチ」とは、平面方向から見て、隣接する柱状領域20の中心間距離のことである。柱状領域20の深さ及び幅は同一になるように形成される。
【0027】
ベース領域120の不純物濃度は、柱状領域20よりも高く設定される。図3に示したように、ベース領域120は、電界緩和領域30と同様に、柱状領域20の上部にそれぞれ接続して半導体領域10の上面に配置されている。ベース領域120は、半導体領域10の上部の一部にボロン(B)などを選択的にドープして形成される。なお、素子領域101にベース領域120を形成する工程において、外周領域102に電界緩和領域30を形成することができる。
【0028】
ソース領域130は、ベース領域120の内側に島状に形成されている。ソース領域130は、半導体領域10の上面に露出している。
【0029】
ゲート電極140は、ゲート絶縁膜150を介して半導体領域10の上方とソース領域130の上方とに渡って配置されている。これにより、ゲート電極140と対向するソース領域130にチャネルが形成される。ゲート電極140は、例えばポリシリコン膜である。ゲート絶縁膜150は、例えばシリコン酸化膜である。
【0030】
ソース電極160は、ソース領域130に電子を注入するための電極である。ソース電極160は、ベース領域120とソース領域130にオーミック接続されている。ドレイン電極170は、基板110の他方の主面112上に配置される。
【0031】
図3ではプレーナ型のMOS構造について示したが、トレンチゲート型のMOS構造に置き換えてもよい。
【0032】
柱状領域20の形成方法には、大きく分けて2つある。一つは多層エピタキシャル層を堆積させる「マルチエピレイヤー方式」であり、もう一つはSi層を縦長に深くエッチングして形成した溝(トレンチ)にエピタキシャル層を埋め込む「ディープトレンチ方式」である。図1図3では、図5(a)〜図5(e)に示す半導体領域10の形成方法を応用したマルチエピレイヤー方式によって柱状領域20を形成した例を示した。このため、柱状領域20が、深さ方向に沿って複数のくびれが箇所を有している。即ち、柱状領域20の表面に沿って延伸する方向と垂直な方向の断面は、複数の団子状領域が深さ方向に連結された形状である。
【0033】
図5(a)に示すように、第1導電型の第1エピタキシャル層501を形成した後、イオン注入開口部611が形成された注入用マスク610を用いて、第2導電型の不純物イオンが第1エピタキシャル層501の所定の領域に注入される。例えば、イオン注入開口部611の幅t1を0.4μmとして、p型不純物としてボロン(B)をn型の第1エピタキシャル層501に注入する。
【0034】
次いで、図5(b)に示すように、イオン注入開口部621が形成された注入用マスク620を用いて、第1導電型の不純物イオンが第1エピタキシャル層501に注入される。例えば、イオン注入開口部621の幅t2を0.4μmとして、n型不純物としてリン(P)をn型の第1エピタキシャル層501に注入する。その後、アニール工程によって、図5(c)に示すように第1エピタキシャル層501内に第2導電型の半導体領域510が形成される。
【0035】
次に、図5(d)に示すように、第1エピタキシャル層501上に第1導電型の第2エピタキシャル層502を形成する。このとき、熱拡散によって半導体領域510が広がる。そして、トータルドライブ工程によって、図5(e)に示すように、半導体領域510が団子状に形成される。
【0036】
その後、上記と同様にして、注入用マスク610を用いて第2導電型の不純物イオンが第2エピタキシャル層502に注入され、注入用マスク620を用いて第1導電型の不純物イオンが第2エピタキシャル層502に注入される。そして、図5(c)〜図5(e)を参照して説明した方法と同様にして、半導体領域510が形成される。
【0037】
以上の工程を繰り返すことにより、各工程で形成される半導体領域510が更に広がって連結し、柱状領域20が形成される。
【0038】
なお、上記の形成方法によれば、第1導電型(例えばn型)のエピタキシャル層に、第2導電型(例えばp型)の不純物イオンだけでなく、第1導電型の不純物イオンが注入される。例えば、図4に示したセルユニット200のp型の柱状領域20だけでなく、n型の周辺領域21もイオン注入による柱状領域として形成される。これにより、SJ構造における不純物総量比を容易に調整できるという効果が得られる。
【0039】
ところで、半導体装置1の耐圧の大きさは、セルユニット200のセルピッチDにも依存する。安定的な耐圧構造とするためには、半導体領域10の厚み(エピ厚)の最低4倍以上のセルピッチDが必要である。この繰り返し距離と電界緩和領域30への連結フィールドプレート電極50の付加により、半導体装置1の耐圧を向上することができる。
【0040】
ここで、FETである半導体素子100のオン状態について説明する。ドレイン電極170とソース電極160間に、ドレイン電極170の電位がソース電極160の電位よりも高くなる電圧を印加する。この状態でゲート電極140にしきい値以上の電圧が印加されると、ゲート電極140に対向する領域のベース領域120にキャリア(電子)が蓄積される。これにより、チャネルがベース領域120に形成される。その結果、ソース電極160から注入されたキャリアが、ソース領域130、ベース領域120のチャネル、半導体領域10、及び基板110を伝播して、ドレイン電極170に達する。即ち、電流がドレイン電極170からソース電極160に流れる。
【0041】
次に、半導体素子100がオフ状態の場合について説明する。オフ状態では、素子領域101及び外周領域102において、空乏層が柱状領域20間に広がる。これにより、素子領域101の外周での電界集中が制御される。即ち、既に説明したように、電界緩和領域30及び電界緩和領域30に連結する連結フィールドプレート電極50によって電界集中が緩和される。
【0042】
図3に示したように、素子領域101に最近接の電界緩和領域30のみが、素子領域101に形成される半導体素子100の一方の主電極であるソース電極160と電気的に接続している。一方、外周フィールドプレート電極60は、外周領域102の外縁部において、外縁電極70に接続している。外縁電極70は、半導体素子100の他方の主電極であるドレイン電極170と電気的に接続している。なお、外縁電極70と接続して、外縁フィールドプレート電極80が絶縁膜40上に配置されている。
【0043】
したがって、連結フィールドプレート電極50の配置の仕方によって、外周領域102におけるソース電極160とドレイン電極170間の電圧分割の仕方が変わり、各電界緩和領域30の電位を任意に制御できる。ソース電極160とドレイン電極170間に高電圧が印加された場合、外周領域102の表面電位は、電界緩和領域30と連結フィールドプレート電極50によって制御され、徐々に降下していく。外周領域102の外縁では電圧が十分に下がっているため、SJ構造ではなく、電界緩和領域30に外周フィールドプレート電極60を接続した構造により耐圧を確保できる。
【0044】
図6に、半導体装置1にドレイン−ソース間電圧Vdsを686V印加した場合の電位分布をシミュレーションした結果を示す。図6の左上端のソース電極160から右上端の外縁電極70まで、なだらかな電位分布である。なお、n型の半導体領域10の不純物濃度は4E15cm-3である。
【0045】
図7は、ドレイン−ソース間電圧Vdsを686V印加した場合の、半導体装置1内部のイオナイズ分布をシミュレーションした結果である。図7は終端部がブレークダウンしている状態でのイオナイゼイションの分布を示していて、半導体装置1のどこで電子・正孔対が大量に発生しているのかがわかる。注目すべき点は、イオナイズの場所が左上端のソース電極160との接合箇所であること、及び、ソース電極160との接合箇所以外では表面でイオナイズしていないことである。ソース電極160が接続されていない電界緩和領域30の表面でイオナイズが起こると、ドレイン−ソース間電圧Vdsの波形においてソフトブレークが発生してしまう。図7は、理想的なイオナイズの分布図であり、表面でのイオナイズが発生していない。
【0046】
図8に連結フィールドプレート電極50を電界緩和領域30に接続した場合の電位分布をシミュレーションした結果、図9に連結フィールドプレート電極50が無い場合の電位分布をシミュレーションした結果を示す。また、図10に連結フィールドプレート電極50を電界緩和領域30に接続した場合のイオナイズ分布をシミュレーションした結果、図11に連結フィールドプレート電極50が無い場合のイオナイズ分布をシミュレーションした結果を示す。
【0047】
シミュレーション結果の検討から、連結フィールドプレート電極50を電界緩和領域30に接続した場合の耐圧BVdss=686Vに対して、連結フィールドプレート電極50が無い場合の耐圧BVdss=655Vであった。即ち、連結フィールドプレート電極50を電界緩和領域30に接続することによって耐圧が向上する。図9及び図11から、連結フィールドプレート電極50が無い場合には、それぞれの電界緩和領域30の電界強度が高くなり、ソース電極160との接合箇所以外でイオナイズ現象が顕著に発生することがわかる。したがって、柱状領域20を細くしたSJMOSにおいては、連結フィールドプレート電極50が無い終端部でドレイン−ソース間電圧Vdsの波形においてソフトブレークが発生してしまう。このように、連結フィールドプレート電極50を電界緩和領域30に接続することは非常に有効である。
【0048】
ところで、半導体装置1とは異なる方法によって柱状領域20の配置された領域よりも外側の外縁領域で電位を徐々に低減させるために、例えば外縁領域において半導体領域10の表面にp型の低濃度拡散層(リサーフ)を追加形成する方法が考えられる。これにより、半導体装置に逆バイアスが印加された場合に、外縁領域で半導体領域10の表面を空乏化できる。しかし、この低濃度拡散層の形成には高温の加熱工程が必要である。この加熱工程によって柱状領域20が横に広がり、オン電流の流れる領域が狭くなる。このため、半導体装置の低オン抵抗化が阻害される。
【0049】
これに対し、半導体装置1では、素子領域101にベース領域120を形成するのと同時に、電界緩和領域30を形成することができる。つまり、半導体素子100の製造工程の一部によって電界緩和領域30を形成することができる。したがって、外周領域102に低濃度拡散層を形成する工程などの、高温の加熱工程を特別に必要としない。このため、加熱工程によって柱状領域20が横に広がって、オン電流の流れる半導体領域10が狭くなることが防止される。これにより、半導体装置1の低オン抵抗化が可能である。
【0050】
例えば、本発明者らによって、セルユニット200のセルピッチD=7μmにおいて幅3μm程度の柱状領域20を形成することができた。このときのエピタキシャル層のトータルの厚さは42μmである。そして、単位面積当たりのオン抵抗(A・Ron)として1.3Ω/mm2が得られた。
【0051】
以上に説明したように、本発明の実施形態に係る半導体装置1では、隣接する一対の電界緩和領域のうち一方の電界緩和領域30と直接に接続し、他方の電界緩和領域30とは容量結合するように、連結フィールドプレート電極50を外周領域102に配置する。その結果、逆バイアス時における電界集中が緩和され、半導体装置1の耐圧が向上する。また、外周フィールドプレート電極60を外周領域102の外縁領域に配置することにより、外周領域102の外縁領域において空乏層が急激に変化することが防止される。これにより、効果的に電界集中が緩和される。
【0052】
なお、低オン抵抗のためには、柱状領域20をできるだけ細く維持したい。このため、熱拡散による柱状領域20の広がりを抑制するために、高温での加熱工程の少ないプロセスで半導体装置1を形成することが好ましい。したがって、比較的低温で形成されるポリシリコン材が、電界緩和領域30に接続する微細な連結フィールドプレート電極50に好適である。
【0053】
<変形例>
半導体装置1の低オン抵抗化のためには、柱状領域20の幅が狭いことが好ましい。この場合、すべての柱状領域20の上端に電界緩和領域30を配置すると、製造工程の精度の限界によって電界緩和領域30同士が接触してしまう場合がある。電界緩和領域30同士が接触すると、電界集中の緩和ができなくなり、耐圧が低下する。このため、一部の柱状領域20の上端とは電界緩和領域30に接続していないように電界緩和領域30を設けない外周領域102を構成してもよい。
【0054】
例えば、図12に示すように、電界緩和領域30に接続する柱状領域20と電界緩和領域30に接続しないように電界緩和領域30を設けない柱状領域20とを、境界103から外縁104に向かって交互に配置してもよい。これにより、電界緩和領域30同士を接触させることなく、低オン抵抗化を実現できる。
【0055】
例えば、セルピッチDが3μm程度の場合に、一部の柱状領域20に電界緩和領域30を接続させない構造は有効である。また、セルピッチDが5〜6μmの場合でも、高耐圧が要求される場合には、電界緩和領域30を接続しない柱状領域20を配置して、電界緩和領域30間に一定の距離を保持することが好ましい。
【0056】
(その他の実施形態)
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0057】
例えば、上記では柱状領域20をマルチエピレイヤー方式で形成する例を示したが、柱状領域20をディープトレンチ方式で形成してもよい。
【0058】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0059】
1…半導体装置
10…半導体領域
20…柱状領域
21…周辺領域
30…電界緩和領域
40…絶縁膜
50…連結フィールドプレート電極
60…外周フィールドプレート電極
70…外縁電極
80…外縁フィールドプレート電極
100…半導体素子
101…素子領域
102…外周領域
103…境界
104…外縁
110…基板
120…ベース領域
130…ソース領域
140…ゲート電極
150…ゲート絶縁膜
160…ソース電極
170…ドレイン電極
200…セルユニット
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12