特許 6237069 電気光学装置、及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6237069

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】電気光学装置、及び電子機器

(51)【国際特許分類】

   G09F 9/30 20060101AFI20171120BHJP

   G02F 1/1368 20060101ALI20171120BHJP

   H01L 29/786 20060101ALI20171120BHJP

   H01L 21/336 20060101ALI20171120BHJP

【ＦＩ】

   G09F9/30 349Z

   G02F1/1368

   G09F9/30 338

   H01L29/78 623A

   H01L29/78 616A

   H01L29/78 614

【請求項の数】5

【全頁数】35

(21)【出願番号】特願2013-206150(P2013-206150)

(22)【出願日】2013年10月1日

(65)【公開番号】特開2015-69186(P2015-69186A)

(43)【公開日】2015年4月13日

【審査請求日】2016年9月7日

(73)【特許権者】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100188547

【弁理士】

【氏名又は名称】鈴野 幹夫

(74)【代理人】

【識別番号】100116665

【弁理士】

【氏名又は名称】渡辺 和昭

(74)【代理人】

【識別番号】100164633

【弁理士】

【氏名又は名称】西田 圭介

(74)【代理人】

【識別番号】100179475

【弁理士】

【氏名又は名称】仲井 智至

(72)【発明者】

【氏名】曽我部 英徳

(72)【発明者】

【氏名】中川 雅嗣

(72)【発明者】

【氏名】江上 孝史

【審査官】 村川 雄一

(56)【参考文献】

【文献】 特開２００５−３０９００３（ＪＰ，Ａ）

【文献】 特開２００３−１７７４２３（ＪＰ，Ａ）

【文献】 特開２００７−１３２９６９（ＪＰ，Ａ）

【文献】 特開２００９−２８２３６２（ＪＰ，Ａ）

【文献】 特開２００８−００８９４２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０２３０７５７（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００３／０１０７１２７（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０２８９８８２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｆ ９／３０

Ｇ０２Ｆ １／１３６８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８６

Ｇ０９Ｇ ３／００

(57)【特許請求の範囲】

【請求項1】

第１の端子と、
前記第１の端子に電気的に接続される第１の配線と、
前記第１の配線に電気的に接続される第１の静電気保護回路と、
を含み、
前記第１の静電気保護回路は、
片側ＬＤＤ構造のｎ型トランジスターと、
ＬＤＤ構造でないｐ型トランジスターと、
を含み、
前記ｎ型トランジスターのゲートと、前記ｎ型トランジスターのソース及びドレインのうちの一方と、は第２の配線に電気的に接続され、
前記ｎ型トランジスターのソース及びドレインのうちの他方と、前記ｐ型トランジスターのソース及びドレインのうちの一方と、は前記第１の配線に電気的に接続され、
前記ｐ型トランジスターのゲートと、前記ｐ型トランジスターのソース及びドレインの他方と、は第３の配線に電気的に接続され、
前記ｎ型トランジスターの半導体層は、前記ソース及びドレインの一方となる第１の領域と、前記ソース及びドレインの他方となる第２の領域と、前記第１の領域及び前記第２の領域の間のチャネル領域と、を含み、
前記第１の領域と前記チャネル領域との間に第３の領域が配置され、
前記第１の領域及び前記第２の領域の不純物濃度より前記第３の領域の不純物濃度は低く、
前記第１の配線は、映像信号の供給に係る信号配線、または共通電極への信号の供給に係わる共通電極配線であることを特徴とする電気光学装置。

【請求項2】

第２の端子と、
前記第２の端子に電気的に接続される第４の配線と、
前記第４の配線に電気的に接続される第２の静電気保護回路と、
をさらに含み、
前記第２の静電気保護回路は、
両側ＬＤＤ構造の第２ｎ型トランジスターと、
ＬＤＤ構造でない第２ｐ型トランジスターと、
を含み、
前記第２ｎ型トランジスターのゲートと、前記第２ｎ型トランジスターのソース及びドレインのうちの一方と、は第５の配線に電気的に接続され、
前記第２ｎ型トランジスターのソース及びドレインのうちの他方と、前記第２ｐ型トランジスターのソース及びドレインのうちの一方と、は前記第４の配線に電気的に接続され、
前記第２ｐ型トランジスターのゲートと、前記第２ｐ型トランジスターのソース及びドレインの他方と、は第６の配線に電気的に接続され、
前記第２ｎ型トランジスターの半導体層は、前記ソース及びドレインの一方となる第４の領域と、前記ソース及びドレインの他方となる第５の領域と、前記第４の領域と前記第５の領域との間の第２チャネル領域と、を含み、
前記第４の領域と前記第２チャネル領域との間に第６の領域が配置され、
前記第５の領域と前記第２チャネル領域との間に第７の領域が配置され、
前記第６の領域及び前記第７の領域の不純物濃度は、前記第４の領域及び前記第５の領域の不純物濃度よりも低く、
前記第４の配線は、データ線駆動回路用信号配線、または走査線駆動回路用信号配線であることを特徴とする請求項１に記載の電気光学装置。

【請求項3】

第２の端子と、
前記第２の端子に電気的に接続される第４の配線と、
前記第４の配線に電気的に接続される第２の静電気保護回路と、
を含み、
前記第２の静電気保護回路は、
両側ＬＤＤ構造のｎ型トランジスターと、
ＬＤＤ構造でないｐ型トランジスターと、
を含み、
前記ｎ型トランジスターのゲートと、前記ｎ型トランジスターのソース及びドレインのうちの一方と、は第５の配線に電気的に接続され、
前記ｎ型トランジスターのソース及びドレインのうちの他方と、前記ｐ型トランジスターのソース及びドレインのうちの一方と、は前記第４の配線に電気的に接続され、
前記ｐ型トランジスターのゲートと、前記ｐ型トランジスターのソース及びドレインの他方と、は第６の配線に電気的に接続され、
前記ｎ型トランジスターの半導体層は、前記ソース及びドレインの一方となる第４の領域と、前記ソース及びドレインの他方となる第５の領域と、前記第４の領域と前記第５の領域との間のチャネル領域と、を含み、
前記第４の領域と前記チャネル領域との間に第６の領域が配置され、
前記第５の領域と前記チャネル領域との間に第７の領域が配置され、
前記第６の領域及び前記第７の領域の不純物濃度は、前記第４の領域及び前記第５の領域の不純物濃度よりも低く、
前記第４の配線は、データ線駆動回路用信号配線、または走査線駆動回路用信号配線であることを特徴とする電気光学装置。

【請求項4】

前記第１の配線は、映像信号のサンプリングに係わるサンプリング用トランジスターを介してデータ線に電気的に接続され、
前記データ線は、付加容量に電気的に接続されることを特徴とする請求項１または２に記載の電気光学装置。

【請求項5】

請求項１乃至４のいずれか１項に記載の電気光学装置を有していることを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電気光学装置、及び当該電気光学装置を搭載した電子機器に関する。

【背景技術】

【0002】

電気光学装置としてのアクティブ駆動型の液晶装置は、複数の画素や当該画素を駆動する半導体回路（走査線駆動回路、データ線駆動回路など）などを有している。半導体回路から信号配線を介して各画素に映像信号が供給され、各画素において光が変調される。また、各画素には、映像信号の電位を保持するための付加容量が設けられている。この種の液晶装置では、静電気によって信号配線の電位が変動すると、信号配線に電気的に接続されている半導体回路や画素の構成要素であるトランジスターや付加容量などに回復不能な静電ダメージ（例えば、絶縁破壊）が生じる恐れがあるので、静電気の影響を抑制する静電気対策が重要である。例えば、特許文献１では静電保護回路（静電気保護回路）を設けた液晶装置が提案されている。

【0003】

図１３は、特許文献１に記載の静電気保護回路の回路図である。図１３に示すように、特許文献１に記載の静電気保護回路５００は、ｐ型トランジスター５０４とｎ型トランジスター５０５とを有している。ｐ型トランジスター５０４のソース及びゲートは、高電位配線５０２に接続され、電位ＶＨが供給されている。ｎ型トランジスター５０５のソース及びゲートは、低電位配線５０３に接続され、電位ＶＨよりも低電位の電位ＶＬが供給されている。ｐ型トランジスター５０４のドレイン及びｎ型トランジスター５０５のドレインは、信号配線５０１に接続されている。

【0004】

信号配線５０１の電位がＶＬ〜ＶＨの範囲にある場合、ｐ型トランジスター５０４及びｎ型トランジスター５０５はオフ状態にあり、信号配線５０１、高電位配線５０２、及び低電位配線５０３は電気的に干渉することはなく、液晶装置は正常に動作する。静電気によって信号配線５０１の電位がＶＬ〜ＶＨの範囲から逸脱すると、ｐ型トランジスター５０４及びｎ型トランジスター５０５のいずれかがオン状態（導通状態）になる。例えば、静電気によって信号配線５０１の電位がＶＨよりも高くなると、ｐ型トランジスター５０４がオン状態になる。静電気によって信号配線５０１の電位がＶＬよりも低くなると、ｎ型トランジスター５０５がオン状態になる。このように、静電気によって信号配線５０１の電位が変化すると、高電位配線５０２及び低電位配線５０３のいずれかと、信号配線５０１とが導通状態となる。そして、静電気によって信号配線５０１に付加された電荷は、導通状態となった高電位配線５０２または低電位配線５０３のいずれかの側に分配（放電）され、静電気による信号配線５０１の電位の変化が小さくなる。静電気による信号配線５０１の電位の変化が小さくなるので、信号配線５０１に接続されている半導体回路に回復不能な静電ダメージ（例えば、静電破壊）が生じにくくなる。
また、静電気保護回路の耐圧を高めるためにドレイン耐圧の高いＬＤＤ構造のトランジスター（チャネル領域の両側に低濃度の不純物を混入したトランジスター）を用いる技術が、一般的である。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００６−１８１６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記の静電気保護回路５００では、静電気によって信号配線５０１に付加された電荷を、導通状態となったｐ型トランジスター５０４またはｎ型トランジスター５０５を介して、高電位配線５０２及び低電位配線５０３のいずれか放電し、静電気による信号配線５０１の電位の変化を小さくしている。ところが、ｐ型トランジスター５０４のキャリア（ホール）の移動度は、ｎ型トランジスター５０５のキャリア（電子）の移動度よりも小さいため、ｐ型トランジスター５０４では、ｎ型トランジスター５０５と比べて、電流（電荷）が流れにくい。すなわち、ｐ型トランジスター５０４は、ｎ型トランジスター５０５と比べて、静電気によって付加された電荷の放電能力が弱い。
一方、上述した液晶装置では、より高品位な表示を提供するために（映像信号の電位保持特性を高めるために）、付加容量を構成する容量絶縁膜を薄膜化し、付加容量を大容量化する必要がある。当該容量絶縁膜を薄膜化すると付加容量の静電気に対する耐性が低下するため、静電気の影響、すなわち静電気による信号配線５０１の電位の変化をさらに小さくする必要がある。
しかしながら、ｐ型トランジスター５０４は、静電気によって付加された電荷の放電能力が弱いため、静電気によって付加された電荷を素早く放電し、静電気による信号配線５０１の電位の変化をさらに小さくすることが難しく、付加容量を構成する容量絶縁膜を薄膜化した場合に、静電気によって付加容量に回復不能な静電ダメージが生じる恐れがあった。

【課題を解決するための手段】

【0007】

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

【0008】

［適用例１］本適用例に係る電気光学装置は、第１の端子と、前記第１の端子に電気的に接続される第１の配線と、前記第１の配線に電気的に接続される第１の静電気保護回路と、を含み、前記第１の静電気保護回路は、ｎ型トランジスターとｐ型トランジスターと、を含み、前記ｎ型トランジスターのゲートと前記ｎ型トランジスターのソース及びドレインのうちの一方とは第２の配線に電気的に接続され、前記ｎ型トランジスターのソース及びドレインのうちの他方と前記ｐ型トランジスターのソース及びドレインのうちの一方と、は前記第１の配線に電気的に接続され、前記ｐ型トランジスターのゲートと前記ｐ型トランジスターのソース及びドレインの他方とは第３の配線に電気的に接続され、前記ｎ型トランジスターの半導体層は、前記ソース及びドレインの一方となる第１の領域と、前記ソース及びドレインの他方となる第２の領域と、前記第１の領域及び前記第２の領域の間のチャネル領域と、を含み、前記第１の領域と前記チャネル領域とは接するように配置されるか、または前記第１の領域と前記チャネル領域との間に第３の領域が配置され、前記第１の領域及び前記第２の領域の不純物濃度より前記第３の領域の不純物濃度は低く、前記第１の配線は、映像信号の供給に係る信号配線であることを特徴とする。

【0009】

第１の静電気保護回路に配置されているｎ型トランジスターの半導体層は、ソース及びドレインの一方となる第１の領域と、チャネル領域と、ソース及びドレインの他方となる第２の領域とを備えた構成を有している。換言すれば、当該ｎ型トランジスターは、ゲートをマスクにして不純物を打ち込むことで形成した高濃度不純物領域の半導体層を、ソース及びドレインの一方、並びにソース及びドレインの他方とし、ゲートと対向する部分の半導体層をチャネルとしたセルフアライン構造を有している。
または、第１の静電気保護回路に配置されているｎ型トランジスターの半導体層は、ソース及びドレインの一方となる第１の領域とチャネル領域との間、つまりソースとなる側とチャネルとなる側との間に不純物濃度が低くなった領域（低濃度不純物領域）を有している。換言すれば、当該ｎ型トランジスターは、チャネル領域の片側に低濃度不純物領域を形成した片側ＬＤＤ（Lightly Doped Drain）構造を有している。

【0010】

上述したセルフアライン構造のｎ型トランジスター、及び片側ＬＤＤ構造のｎ型トランジスターでは、ソースまたはドレインに対するゲートの電位が正となる電位を印加するとチャネル領域の半導体層が導通状態（オン状態）となり、ソース・ドレイン間に電流が流れる。ソースまたはドレインに対するゲートの電位が負となる電位を印加すると、チャネル領域の半導体層が非導通状態（オフ状態）となり、ソース・ドレイン間に電流が流れにくくなる。さらに、チャネル領域が非導通状態（オフ状態）となる電位よりも低い負の電位をゲートに印加すると、セルフアライン構造のｎ型トランジスター及び片側ＬＤＤ構造のｎ型トランジスターは、ドレインとなる側とチャネルとなる側との間に低濃度不純物領域が設けられていないので、ドレイン端の近傍でホットキャリアが発生し、当該ホットキャリアによってソース・ドレイン間に電流が流れるようになる。詳しくは、ゲートにより低い負の電位を印加するとドレイン近傍の電界強度が増大し、ドレイン近傍が高電界領域となる。当該高電界領域に侵入したキャリアは、高電界によって加速されて大きなエネルギーを得る。一部のキャリアは、半導体層とゲート絶縁膜との間の電位障壁を乗り越えるような大きなエネルギーを有するホットキャリアとなる。当該ホットキャリアが、ゲート絶縁膜や半導体層などに存在する局在準位をトンネリングすることによって、ソース・ドレイン間に電流が流れるようになる。このため、上述したセルフアライン構造のｎ型トランジスター及び片側ＬＤＤ構造のｎ型トランジスターでは、ゲートに正の電位を印加した場合、及びゲートにより低い負の電位を印加した場合の両方で、ソース・ドレイン間に電流が流れるようになる。

【0011】

静電気が第１の端子に作用し、第１の端子に電気的に接続されている第１の配線に負の電荷が付加されると、ｐ型トランジスターのゲート及びｎ型トランジスターのゲートは正の電位となるので、ｐ型トランジスターは非導通状態（オフ状態）となり、ｎ型トランジスターは導通状態（オン状態）となる。よって、静電気によって第１の配線に付加された負の電荷は、導通状態となったｎ型トランジスターを介して、第２の配線の側に分配（放電）される。

【0012】

静電気が第１の端子に作用し、第１の端子に電気的に接続されている第１の配線に正の電荷が付加されると、ｐ型トランジスターのゲート及びｎ型トランジスターのゲートは負の電位となるので、ｐ型トランジスターは導通状態（オン状態）となる。ｎ型トランジスターは、上述したゲートにより低い負の電位を印加した状態に対応し、ホットキャリアによる電流が流れる。このため、第１の配線に正の電荷が付加されると、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態となる。よって、第１の配線に付加された正の電荷は、導通状態となったｐ型トランジスター及びｎ型トランジスターの両方を介して、第２の配線及び第３の配線の両方に分配（放電）される。

【0013】

ｐ型トランジスターは、ｎ型トランジスターと比べてキャリアの移動度が小さく、電流が流れにくい（静電気で付加された電荷の放電能力が弱い）という課題を有している。本適用例の第１の静電気保護回路は、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態となるので、ｐ型トランジスターだけが導通状態となる公知技術（特開２００６−１８１６５号公報）の静電気保護回路を用いた場合と比べて、静電気よって付加された正の電荷をより迅速に放電し、静電気の影響をより強く抑制することができる。

【0014】

一方、第１の配線は、映像信号の供給に係る信号配線である。信号配線である第１の配線は、サンプリング回路を介してデータ線に電気的に接続され、さらにデータ線には画素を駆動する画素トランジスターや映像信号の電位を保持するための付加容量などが電気的に接続されている。例えば、静電気によって第１の配線に電荷が付加され、第１の配線の電位が変動すると、画素トランジスターや付加容量も当該第１の配線の電位変動の影響を受け、回復不能な静電ダメージ（例えば、静電破壊）が生じる恐れがある。

【0015】

さらに、本適用例に係る電気光学装置では、表示の高品位化を図るために（映像信号の電位保持特性を向上させるために）、付加容量を構成する容量絶縁膜を薄膜化し、付加容量を大容量化している。このため、付加容量に回復不能な静電ダメージが発生しやすい。第１の静電気保護回路は、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態となるので、ｐ型トランジスターだけが導通状態となる公知技術の静電気保護回路と比べて、静電気よって付加された電荷の放電能力に優れている。よって、本適用例に係る第１の静電気保護回路では、公知技術の静電気保護回路と比べて、静電気による第１の配線の電位の変化がさらに小さくなるので、容量絶縁膜を薄膜化し付加容量を大容量化しても、付加容量に回復不能な静電ダメージが生じにくくなる。
従って、本適用例に係る第１の静電気保護回路では、公知技術の静電気保護回路と比べて、静電気の影響がより強く抑制され、画素トランジスターや付加容量に回復不能な静電ダメージが生じにくくなり、電気光学装置の静電気に対する耐性（信頼性）を高めることができる。

【0016】

［適用例２］本適用例に係る電気光学装置は、第１の端子と、前記第１の端子に電気的に接続される第１の配線と、前記第１の配線に電気的に接続される第１の静電気保護回路と、を含み、前記第１の静電気保護回路は、ｎ型トランジスターとｐ型トランジスターと、を含み、前記ｎ型トランジスターのゲートと前記ｎ型トランジスターのソース及びドレインのうちの一方とは第２の配線に電気的に接続され、前記ｎ型トランジスターのソース及びドレインのうちの他方と前記ｐ型トランジスターのソース及びドレインのうちの一方とは前記第１の配線に電気的に接続され、前記ｐ型トランジスターのゲートと前記ｐ型トランジスターのソース及びドレインの他方とは第３の配線に電気的に接続され、前記ｎ型トランジスターの半導体層は、前記ソース及びドレインの一方となる第１の領域と、前記ソース及びドレインの他方となる第２の領域と、前記第１の領域及び前記第２の領域の間のチャネル領域と、を含み、前記第１の領域と前記チャネル領域とは接するように配置されるか、または前記第１の領域と前記チャネル領域との間に第３の領域が配置され、前記第１の領域及び前記第２の領域の不純物濃度より前記第３の領域の不純物濃度は低く、前記第１の配線は、共通電極への信号の供給に係わる共通電極配線であることを特徴とする。

【0017】

第１の静電気保護回路に配置されているｎ型トランジスターの半導体層は、ソース及びドレインの一方となる第１の領域と、チャネル領域と、ソース及びドレインの他方となる第２の領域とを備えた構成を有している。換言すれば、当該ｎ型トランジスターは、セルフアライン構造を有している。
または、第１の静電気保護回路に配置されているｎ型トランジスターの半導体層は、ソース及びドレインの一方となる第１の領域とチャネル領域との間、つまりソースとなる側とチャネルとなる側との間に不純物濃度が低くなった領域（低濃度不純物領域）を有している。換言すれば、当該ｎ型トランジスターは、チャネル領域の片側に低濃度不純物領域を形成した片側ＬＤＤ（Lightly Doped Drain）構造を有している。

【0018】

上述したセルフアライン構造のｎ型トランジスター、及び片側ＬＤＤ構造におけるｎ型トランジスターでは、ソースまたはドレインに対するゲートの電位が正となる電位を印加するとチャネル領域の半導体層が導通状態（オン状態）となり、ソース・ドレイン間に電流が流れる。ソースまたはドレインに対するゲートの電位が負となる電位を印加すると、チャネル領域の半導体層が非導通状態（オフ状態）となり、ソース・ドレイン間に電流が流れにくくなる。さらに非導通状態（オフ状態）となるゲート電位よりも低い負の電位を印加すると、ドレインとなる側の近傍でホットキャリアが発生し、当該ホットキャリアによってソース・ドレイン間に電流が流れるようになる。このため、上述したセルフアライン構造のｎ型トランジスター及び片側ＬＤＤ構造のｎ型トランジスターでは、ゲートに正の電位を印加した場合、及びゲートにより低い負の電位を印加した場合の両方で、ソース・ドレイン間に電流が流れるようになる。

【0019】

静電気が第１の端子に作用し、第１の端子に電気的に接続されている第１の配線に負の電荷が付加されると、ｐ型トランジスターのゲート及びｎ型トランジスターのゲートは正の電位となるので、ｐ型トランジスターは非導通状態（オフ状態）となり、ｎ型トランジスターは導通状態（オン状態）となる。よって、静電気によって第１の配線に付加された負の電荷は、導通状態となったｎ型トランジスターを介して、第２の配線の側に分配（放電）される。

【0020】

静電気が第１の端子に作用し、第１の端子に電気的に接続されている第１の配線に正の電荷が付加されると、ｐ型トランジスターのゲート及びｎ型トランジスターのゲートは上述したより低い負の電位の状態になるので、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態（オン状態）となる。よって、第１の配線に付加された正の電荷は、導通状態となったｐ型トランジスター及びｎ型トランジスターの両方を介して、第２の配線及び第３の配線の両方に分配（放電）される。

【0021】

ｐ型トランジスターは、ｎ型トランジスターと比べてキャリアの移動度が小さく、電流が流れにくいという課題を有している。本適用例の第１の静電気保護回路は、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態となるので、ｐ型トランジスターだけが導通状態となる公知技術（特開２００６−１８１６５号公報）の静電気保護回路と比べて、静電気よって付加された正の電荷をより迅速に放電し、静電気の影響をより強く抑制することができる。

【0022】

一方、第１の配線は、共通電極への信号の供給に係わる共通電極配線である。換言すれば、第１の配線は、付加容量を構成する一対の容量電極の一方（共通電極）に電位を供給する共通電極配線である。電気光学装置では、付加容量の容量値を大きくするために、付加容量を構成する容量絶縁膜の薄膜化が図られており、静電気によって回復不能な静電ダメージ（静電気破壊）が生じやすい。

【0023】

第１の静電気保護回路は、共通電極配線である第１の配線に接続されている。第１の静電気保護回路は、ｐ型トランジスター及びｎ型トランジスターの両方が導通状態となるので、ｐ型トランジスターだけが導通状態となる公知技術の静電気保護回路と比べて、静電気よって付加された電荷の放電能力に優れている。よって、第１の静電気保護回路では、公知技術の静電気保護回路と比べて、静電気による第１の配線の電位の変化がさらに小さくなるので、容量絶縁膜を薄膜化し付加容量の容量値を大きくしても、付加容量に回復不能な静電ダメージが生じにくくなる。
従って、本適用例に係る第１の静電気保護回路では、公知技術の静電気保護回路と比べて、静電気の影響がより強く抑制され、画素トランジスターや付加容量に回復不能な静電ダメージが生じにくくなり、電気光学装置の静電気に対する耐性（信頼性）を高めることができる。

【0024】

［適用例３］上記適用例に記載の電気光学装置において、第２の端子と、前記第２の端子に電気的に接続される第４の配線と、前記第４の配線に電気的に接続される第２の静電気保護回路と、をさらに含み、前記第２の静電気保護回路は、ｎ型トランジスターと、ｐ型トランジスターと、を含み、前記ｎ型トランジスターのゲートと前記ｎ型トランジスターのソース及びドレインのうちの一方とは第５の配線に電気的に接続され、前記ｎ型トランジスターのソース及びドレインのうちの他方と前記ｐ型トランジスターのソース及びドレインのうちの一方とは前記第４の配線に電気的に接続され、前記ｐ型トランジスターのゲートと、前記ｐ型トランジスターのソース及びドレインの他方とは第６の配線に電気的に接続され、前記ｎ型トランジスターの半導体層は、前記ソース及びドレインの一方となる第４の領域と、前記ソース及びドレインの他方となる第５の領域と、前記第４の領域と前記第５の領域との間のチャネル領域と、を含み、前記第４の領域と前記チャネル領域との間に第６の領域が配置され、前記第５の領域と前記チャネル領域との間に第７の領域が配置され、前記第６の領域及び前記第７の領域の不純物濃度は、前記第４の領域及び前記第５の領域の不純物濃度よりも低いことが好ましい。

【0025】

第２の静電気保護回路に配置されているｎ型トランジスターの半導体層は、ソースまたはドレインとなる領域（第４の領域、第５の領域）とチャネル領域との間に、不純物濃度が低くなった領域（第６の領域、第７の領域）を有している。換言すれば、第２の静電気保護回路に配置されているｎ型トランジスターは、チャネル領域の両端に低濃度不純物領域を形成した両側ＬＤＤ構造を有している。

【0026】

両側ＬＤＤ構造のｎ型トランジスターでは、ソースまたはドレインに対するゲートの電位が正となる電位が付加されると半導体層が導通状態（オン状態）となり、ソース・ドレイン間に電流が流れる。ソースまたはドレインに対するゲートの電位が負となる電位が印加されると、半導体層が非導通状態（オフ状態）となりソース・ドレイン間に電流（オフ電流）が流れにくくなる。両側ＬＤＤ構造のｎ型トランジスターは、ドレインとなる側に低濃度不純物領域を有しているので、当該ドレインとなる側に設けられた低濃度不純物領域がドレイン端における電界集中を緩和する役割を有し、ホットキャリアの発生が抑制される。このため、ゲートにより低い負の電位を印加しても、ホットキャリアの発生が抑制されるので、ソース・ドレイン間に電流が流れにくい。このため、両側ＬＤＤ構造のｎ型トランジスターでは、ゲートに正の電位が付加されると導通状態（オン状態）となり、ゲートに負の電位が印加されると非導通状態（オフ状態）となる。さらに、両側ＬＤＤ構造のｎ型トランジスターは、チャネル領域の両端に低濃度不純物領域、つまり高抵抗領域を有しているので、セルフアライン構造のｎ型トランジスターまたは片側ＬＤＤ構造のｎ型トランジスターと比べて、電流が流れる部分の抵抗が大きくなり、非導通状態（オフ状態）におけるソース・ドレイン間の電流（オフ電流）が小さくなる。

【0027】

静電気が第２の端子に作用し、第２の端子に電気的に接続されている第４の配線に負の電荷が付加されると、ｐ型トランジスターのゲート及びｎ型トランジスターのゲートは正の電位となるので、ｐ型トランジスターは非導通状態（オフ状態）となり、ｎ型トランジスターは導通状態（オン状態）となる。よって、静電気によって第４の配線に付加された負の電荷は、導通状態となったｎ型トランジスターを介して第５の配線の側に分配（放電）される。静電気によって第４の配線に正の電荷が付加されると、ｐ型トランジスターのゲート及びｎ型トランジスターのゲートは負の電位となるので、ｐ型トランジスターは導通状態（オン状態）となり、ｎ型トランジスターは非導通状態（オフ状態）となる。よって、静電気によって第４の配線に付加された正の電荷は、導通状態となったｐ型トランジスターを介して第６の配線の側に分配（放電）される。

【0028】

このように、第４の配線に印加された正または負の電荷は、導通状態となったｎ型トランジスターまたはｐ型トランジスターを介して、第５の配線の側または第６の配線の側に放電されるので、静電気による第４の配線の電位変動を小さくし、第４の配線に接続されているトランジスターや付加容量などに回復不能な静電ダメージ（例えば、静電破壊）を生じにくくすることができる。

【0029】

さらに、第２の静電気保護回路のｎ型トランジスター（両側ＬＤＤ構造のトランジスター）は、第１の静電気保護回路のｎ型トランジスター（セルフアライン構造のトランジスター、片側ＬＤＤ構造のトランジスター）と比べて、オフ電流が小さくなっている。このため、第２の静電気保護回路のｎ型トランジスターに接続されている第４の配線及び第５の配線は、第１の静電気保護回路のｎ型トランジスターに接続されている第１の配線及び第２の配線と比べて、配線間のリーク電流が小さくなるので、電気光学装置の消費電流を小さくすることができる。従って、静電ダメージが生じやすい端子と、比較的静電ダメージが生じにくい端子と、について、適切な静電保護回路を設置することができる。

【0030】

［適用例４］上記適用例に記載の電気光学装置において、前記第１の配線は、映像信号のサンプリングに係わる供給するサンプリング用トランジスターを介してデータ線に電気的に接続され、前記データ線は、付加容量に電気的に接続されることが好ましい。

【0031】

静電気によって第１の配線に付加された電荷は、サンプリング用トランジスターを介して電気的に接続されたデータ線にも影響し、データ線に電気的に接続されている付加容量に回復不能な静電ダメ―ジ（静電破壊）が生じる恐れがある。静電気によって第１の配線に付加された電荷は、第１の静電気保護回路によって、第２の配線の側及び第３の配線の側の少なくとも一方に放電されるので、第１の静電気保護回路を有していない場合と比べて第１の配線の電位変動を小さくすることができる。よって、第１の配線に電気的に接続されているデータ線の電位変動も小さくなり、データ線に電気的に接続されている付加容量に静電ダメ―ジ（静電破壊）が生じにくくなる。

【0032】

［適用例５］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えていることを特徴とする。

【0033】

本適用例に係る電子機器置は、上記適用例に記載の電気光学装置を備えているので、静電気の影響が抑制され、静電気に対する耐性、すなわち電子機器の信頼性を高めることができる。

【図面の簡単な説明】

【0034】

【図1】実施形態１に係る液晶装置の構成を示す概略平面図。

【図2】図１のＨ−Ｈ’線に沿った概略断面図。

【図3】実施形態１に係る液晶装置の主要な回路構成を示す回路図。

【図4】画素を構成する各構成要素の断面的な位置関係を示す模式断面図。

【図5】静電気保護回路の回路図。

【図6】（ａ）は第１静電気保護回路の概略平面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った概略断面図。

【図7】（ａ）は第２静電気保護回路の概略平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿った概略断面図。

【図8】（ａ）は第３静電気保護回路の概略平面図、（ｂ）は（ａ）のＣ−Ｃ’線に沿った概略断面図。

【図9】静電気保護回路に配置されているｎ型トランジスターの電気特性を示す図。

【図10】静電気によって外部回路接続端子に付加された正の電荷の流れを示す回路図。

【図11】静電気によって外部回路接続端子に付加された負の電荷の流れを示す回路図。

【図12】実施形態２に係る投射型表示装置の構成を示す概略図。

【図13】公知技術に係る静電気保護回路の回路図。

【発明を実施するための形態】

【0035】

以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。

【0036】

（実施形態１）
「液晶装置の概要」
実施形態１に係る液晶装置１００は、電気光学装置の一例であり、薄膜トランジスター（Thin Film Transistor；以降ＴＦＴと称す）３０を備えた透過型の液晶装置である。本実施形態に係る液晶装置１００は、例えば後述する投射型表示装置（液晶プロジェクター）の光変調素子（ライトバルブ）として好適に使用することができるものである。

【0037】

まず、本実施形態に係る電気光学装置としての液晶装置１００の全体構成について、図１乃至図３を参照して説明する。図１は、液晶装置の構成を示す概略平面図である。図２は、図１のＨ−Ｈ’線に沿った概略断面図である。図３（ａ）は液晶装置の回路図であり、同図（ｂ）は画素の等価回路である。

【0038】

図１及び図２に示すように、本実施形態に係る液晶装置１００は、互いに対向配置された素子基板１０及び対向基板２０や、これら一対の基板によって挟持された液晶層５０などを有する。

【0039】

素子基板１０は対向基板２０よりも大きく、両基板は、額縁状に配置されたシール材５２を介して接着され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。シール材５２は、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤であり、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

【0040】

額縁状に配置されたシール材５２の内側には、同じく額縁状に遮光膜５３が設けられている。遮光膜５３は、例えば遮光性の金属あるいは金属化合物などからなり、遮光膜５３の内側が表示領域Ｅとなる。表示領域Ｅには、画素Ｐがマトリックス状に複数配置されている。

【0041】

素子基板１０の複数の外部回路接続端子１０２が配列された第１の辺と該第１の辺に沿ったシール材５２との間には、データ線駆動回路１０１が設けられている。該第１の辺に沿ったシール材５２と表示領域Ｅとの間には、サンプリング回路７が設けられている。該第１の辺と直交し互いに対向する他の第２の辺、第３の辺に沿ったシール材５２と表示領域Ｅとの間には、走査線駆動回路１０４が設けられている。該第１の辺と対向する他の第４の辺に沿ったシール材５２と表示領域Ｅとの間には、２つの走査線駆動回路１０４を繋ぐ配線１０５が設けられている。さらに、データ線駆動回路１０１、サンプリング回路７、及び走査線駆動回路１０４と、外部回路接続端子１０２とを電気的に接続するための引回配線９０が設けられている。
データ線駆動回路１０１は、プリチャージ回路を含んでいる。
なお、外部回路接続端子１０２は、本発明における「第１の端子」または「第２の端子」の一例である。

【0042】

図２に示すように、素子基板１０は、基板本体１０ａ、並びに基板本体１０ａの液晶層５０側の面に形成されたＴＦＴ３０や画素電極９ａ、及び画素電極９ａを覆う配向膜１８などを有している。基板本体１０ａは、例えば石英やガラスなどの透明材料で構成されている。また、ＴＦＴ３０や画素電極９ａは画素Ｐの構成要素である。画素Ｐの詳細は後述する。

【0043】

さらに、ここでは図示しないが、素子基板１０上には、データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４の他に、後述する静電気保護回路３０１，３０２，３０３が設けられている。これに加えて、製造途中や出荷時の液晶装置１００の品質、欠陥等を検査するための検査回路などの半導体回路が設けられていてもよい。

【0044】

対向基板２０は、対向基板本体２０ａ、並びに対向基板本体２０ａの液晶層５０側の面に順に積層された遮光膜５３、絶縁膜２２、対向電極２３、及び配向膜２４などを有している。対向基板本体２０ａは、例えば石英やガラスなどの透明材料で構成されている。
なお、対向電極２３は、本発明における「共通電極」の一例である。

【0045】

遮光膜５３は、図１に示すようにサンプリング回路７や走査線駆動回路１０４などと平面的に重なり、対向基板２０側から入射する光を遮蔽して、これら回路の光による誤動作を防止する役割を有している。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽して、表示領域Ｅの表示における高いコントラストを確保している。

【0046】

絶縁膜２２は、例えばシリコン酸化物などの無機材料からなり、光透過性を有して遮光膜５３を覆うように設けられている。また、絶縁膜２２は、遮光膜５３によって基板上に生じる凹凸を緩和する平坦化層としても機能している。

【0047】

対向電極２３は、例えばＩＴＯなどの透明導電膜からなり、絶縁膜２２を覆うと共に、表示領域Ｅに亘って形成される。対向電極２３は、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６により、素子基板１０側の配線に電気的に接続されている。

【0048】

画素電極９ａを覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて設定されており、本実施形態では、シリコン酸化物などの無機材料の斜め蒸着膜（無機配向膜）で構成されている。また、配向膜１８，２４は、ポリイミドなどの有機配向膜を使用してもよい。

【0049】

図３（ａ）に示すように、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用電源配線９４を介して、低電位電源ＶＳＳＹの電位及び高電位電源ＶＤＤＹの電位が供給されている。低電位電源ＶＳＳＹの電位は、接地電位（基準電位）、すなわち走査線駆動回路１０４に供給される電位の中で最も低い電位となっている。高電位電源ＶＤＤＹの電位は、低電位電源ＶＳＳＹの電位よりも高く、走査線駆動回路１０４に供給される電位の中で最も高い電位となっている。さらに、走査線駆動回路１０４には、外部回路から外部回路接続端子１０２及び走査線駆動回路用信号配線９５を介してＹクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、及びＹスタートパルス信号ＤＹが供給される。走査線駆動回路１０４は、これらの信号に基づいて走査信号Ｇ１〜Ｇｍを順次生成して、走査線１１ａに出力する。

【0050】

データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用電源配線９１を介して、低電位電源ＶＳＳＸの電位及び高電位電源ＶＤＤＸの電位が供給されている。低電位電源ＶＳＳＸの電位は、接地電位（基準電位）、すなわちデータ線駆動回路１０１に供給される電位の中で最も低い電位となっている。高電位電源ＶＤＤＸの電位は、低電位電源ＶＳＳＸの電位よりも高く、データ線駆動回路１０１に供給される電位の中で最も高い電位となっている。さらに、データ線駆動回路１０１には、外部回路から外部回路接続端子１０２及びデータ線駆動回路用信号配線９２を介してＸクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、及びプリチャージ信号ＮＲＧが供給される。データ線駆動回路１０１は、Ｘスタートパルス信号ＤＸが入力されると、Ｘクロック信号ＣＬＸ（及び反転Ｘクロック信号ＸＣＬＸＢ）に基づくタイミングで、サンプリング信号Ｓ１〜Ｓｎを順次生成して出力する。

【0051】

対向電極２３には、外部回路から外部回路接続端子１０２及び共通電極配線９７を介して共通電位ＬＣＣＯＭが供給される。さらに、共通電位ＬＣＣＯＭは、共通電極配線９７及び容量線６０を経由して、付加容量７０，７５を形成する一方の電極（下部電極７１，７６）に供給される。
なお、共通電極配線９７は、本発明における「第１の配線」の一例である。

【0052】

サンプリング回路７は、映像信号ＶＩＤ１〜ＶＩＤ６をサンプリングしてデータ線６ａに供給するサンプリング用トランジスター７ｓを備えている。データ線６ａは、サンプリング用トランジスター７ｓを介して、映像信号線９６に接続されている。サンプリング回路７には、外部回路接続端子１０２及び映像信号線９６を介して、映像信号ＶＩＤ１〜ＶＩＤ６の電位が供給されている。さらに、サンプリング回路７には、データ線駆動回路１０１からサンプリング用トランジスター７ｓ毎にサンプリング信号Ｓ１〜Ｓｎが供給される。サンプリング回路７は、サンプリング信号Ｓ１〜Ｓｎが入力されると、サンプリング用トランジスター７ｓに対応するデータ線６ａにサンプリング信号Ｓ１〜Ｓｎに応じて映像信号ＶＳ１〜ＶＳｎを順次供給する。
なお、映像信号線９６は、本発明における「第１の配線」及び「信号配線」の一例である。

【0053】

図３（ａ）及び図３（ｂ）に示すように、表示領域Ｅには互いに絶縁されて直交する信号線としての複数の走査線１１ａ及び複数のデータ線６ａと、走査線１１ａに対して平行に延在する容量線６０とが設けられている。走査線１１ａ及びデータ線６ａで区分された領域に、画素電極９ａと、ＴＦＴ３０と、付加容量７０とが設けられ、これらが画素Ｐの画素回路を構成している。

【0054】

映像信号ＶＳ１〜ＶＳｎが供給されるデータ線６ａは、ＴＦＴ３０のソース電極に電気的に接続されている。データ線６ａに書き込む映像信号ＶＳ１〜ＶＳｎは、この順に線順次に供給してもよいし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。本実施形態では、映像信号ＶＳ１〜ＶＳｎは、６相にシリアル−パラレル展開された映像信号ＶＩＤ１〜ＶＩＤ６の夫々に対応して、６本のデータ線６ａの組に対してグループ毎に供給される。映像信号の相展開数（即ち、シリアル−パラレル展開される映像信号の系列数）は、６相に限られるものでなく、例えば、９相、１２相、２４相などの複数相に展開された映像信号が、その相展開数に対応した数を一組としたデータ線６ａの組に対して供給されるように構成してもよい。

【0055】

映像信号ＶＩＤ１〜ＶＩＤ６をデータ線６ａのそれぞれ均一に供給するために、データ線６ａの末端側に付加容量７５が設けられ、データ線６ａの配線容量の適正化が図られている。付加容量７５は、データ線６ａに接続された上部電極７７と、容量線６０に接続された下部電極７６とを有している。上述したように、下部電極７６には、共通電極配線９７及び容量線６０を介して共通電位ＬＣＣＯＭが供給されている。
なお、下部電極７６は、本発明における「共通電極」の一例である。

【0056】

走査信号が供給される走査線１１ａは、ＴＦＴ３０のゲート電極３ａ（図４参照）に接続されている。走査線１１ａ及びゲート電極３ａには、走査信号Ｇ１〜Ｇｍが、この順に線順次で供給される。画素電極９ａは、ＴＦＴ３０のドレイン電極に電気的に接続されている。

【0057】

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号Ｇ１〜Ｇｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される映像信号ＶＳ１〜ＶＳｎが所定のタイミングで、ＴＦＴ３０を介して画素電極９ａに書き込まれる構成となっている。そして、画素電極９ａを介して液晶層５０に書き込まれた所定レベルの映像信号ＶＳ１〜ＶＳｎは、画素電極９ａと液晶層５０を介して対向配置された対向電極２３との間で一定期間保持される。

【0058】

保持された映像信号ＶＳ１〜ＶＳｎがリークするのを防止するために、画素電極９ａと対向電極２３との間に形成される液晶容量と並列に付加容量７０が付加されている。付加容量７０は、ＴＦＴ３０のドレインと容量線６０との間に設けられている。付加容量７０は、画素電極９ａに接続された上部電極７３と、容量線６０に接続された下部電極７１とを有している。上述したように、下部電極７１には、共通電極配線９７及び容量線６０を介して共通電位ＬＣＣＯＭが供給されている。
なお、下部電極７１は、本発明における「共通電極」の一例である。

【0059】

このような液晶装置１００は透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きくて明表示となるノーマリーホワイトモードや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さくて暗表示となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、光の入射側と射出側とにそれぞれ偏光素子（図示省略）が配置されて用いられる。

【0060】

「配線の概要と静電気保護回路の配置」
次に、図３（ａ）を参照して、液晶装置１００に設けられている配線の概要と、本発明の特徴をなす静電気保護回路３０１，３０２，３０３の配置位置を説明する。
上述したように、液晶装置１００は、データ線駆動回路１０１に電源を供給するためのデータ線駆動回路用電源配線９１、データ線駆動回路１０１に駆動用の信号を供給するためのデータ線駆動回路用信号配線９２、走査線駆動回路１０４に電源を供給するための走査線駆動回路用電源配線９４、走査線駆動回路１０４に駆動用の信号を供給するための走査線駆動回路用信号配線９５、サンプリング回路７に映像信号ＶＩＤ１〜ＶＩＤ６を供給するための映像信号線９６、及び共通電極（対向電極２３、下部電極７１、下部電極７６）に共通電位ＬＣＣＯＭを供給するための共通電極配線９７などを有している。

【0061】

一方のデータ線駆動回路用電源配線９１には、低電位電源ＶＳＳＸの電位（低い電位）が供給され、他方のデータ線駆動回路用電源配線９１には、高電位電源ＶＤＤＸの電位（高い電位）が供給されている。さらに、一方の走査線駆動回路用電源配線９４には、低電位電源ＶＳＳＹの電位（低い電位）が供給され、他方の走査線駆動回路用電源配線９４には、高電位電源ＶＤＤＹの電位（高い電位）が供給されている

【0062】

低電位電源ＶＳＳＸの電位が供給されているデータ線駆動回路用電源配線９１、及び低電位電源ＶＳＳＹの電位が供給されている走査線駆動回路用電源配線９４は、本発明における「第２の配線」または「第５の配線」の一例であり、以降、低電位電源配線ＶＳＳと称す。

【0063】

高電位電源ＶＤＤＸの電位が供給されているデータ線駆動回路用電源配線９１、及び高電位電源ＶＤＤＹの電位が供給されている走査線駆動回路用電源配線９４は、本発明における「第３の配線」または「第６の配線」の一例であり、以降、高電位電源配線ＶＤＤと称す。

【0064】

走査線駆動回路用信号配線９５には、Ｙクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹなどが供給されている。データ線駆動回路用信号配線９２には、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、及びプリチャージ信号ＮＲＧが供給されている。映像信号線９６には映像信号ＶＩＤ１〜ＶＩＤ６が供給されている。共通電極配線９７には、共通電位ＬＣＣＯＭが供給されている。

【0065】

これらＹクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹ、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、プリチャージ信号ＮＲＧ、映像信号ＶＩＤ１〜ＶＩＤ６、及び共通電位ＬＣＣＯＭの電位は、低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤの電位との間にある。
データ線駆動回路用信号配線９２及び走査線駆動回路用信号配線９５は、本発明における「第４の配線」の一例である。

【0066】

以降の説明では、外部回路接続端子１０２に接続されている配線を、各配線に供給される電位の符号で称する場合がある。つまり、Ｙクロック信号ＣＬＹ、反転Ｙクロック信号ＣＬＹＢ、Ｙスタートパルス信号ＤＹ、Ｘクロック信号ＣＬＸ、反転Ｘクロック信号ＣＬＸＢ、Ｘスタートパルス信号ＤＸ、データイネーブル信号ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、プリチャージ信号ＮＲＧ、映像信号ＶＩＤ１〜ＶＩＤ６、及び共通電位ＶＣＯＭが供給されている配線を、配線ＣＬＹ、配線ＣＬＹＢ、配線ＤＹ、配線ＣＬＸ、配線ＣＬＸＢ、配線ＤＸ、配線ＥＮＢＸ１，ＥＮＢＸ２，ＥＮＢＸ３，ＥＮＢＸ４、配線ＮＲＧ、配線ＶＩＤ１〜ＶＩＤ６、及び配線ＬＣＣＯＭと称する場合がある。
さらに、データ線駆動回路用信号配線９２、走査線駆動回路用信号配線９５、映像信号線９６及び共通電極配線９７を、配線９２、配線９５、配線９６、及び配線９７と称する場合がある。

【0067】

本発明の特徴をなす静電気保護回路は、第１静電気保護回路３０１、第２静電気保護回路３０２、及び第３静電気保護回路３０３で構成される。
第１静電気保護回路３０１、または第２静電気保護回路３０２は、映像信号線９６（配線ＶＩＤ１、配線ＶＩＤ２、配線ＶＩＤ３、配線ＶＩＤ４、配線ＶＩＤ５、配線ＶＩＤ６）、及び共通電極配線９７（配線ＬＣＣＯＭ）に電気的に接続されている。

【0068】

第３静電気保護回路３０３は、走査線駆動回路用信号配線９５（配線ＣＬＹ、配線ＣＬＹＢ、配線ＤＹ）、データ線駆動回路用信号配線９２（配線ＣＬＸ、配線ＣＬＸＢ、配線ＤＸ、配線ＥＮＢＸ１、配線ＥＮＢＸ２、配線ＥＮＢＸ３、配線ＥＮＢＸ４、配線ＮＲＧ）に電気的に接続されている。

【0069】

なお、図３では図示が省略されているが、第１静電気保護回路３０１と第２静電気保護回路３０２と第３静電気保護回路３０３とは、低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤにも電気的に接続されている。
なお、第１静電気保護回路３０１及び第２静電気保護回路３０２は、本発明における「第１の静電気保護回路」の一例である。第３静電気保護回路３０３は、本発明における「第２の静電気保護回路」の一例である。

【0070】

「画素の構成」
図４は、画素を構成する各構成要素の断面的な位置関係を示す模式断面図であり、明示可能な尺度で表されている。次に、図４を参照して、画素Ｐの具体的な構成を説明する。

【0071】

図４に示すように、画素Ｐは、基板本体１０ａに順に積層された、走査線１１ａ等を含む第１層、ＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、付加容量７０等を含む第４層、及び画素電極９ａや配向膜１８等を含む第５層（最上層）を有している。第１層と第２層との間には下地絶縁膜１２が、第２層と第３層との間には第１層間絶縁膜４１が、第３層と第４層との間には第２層間絶縁膜４２が、第４層と第５層との間には第３層間絶縁膜４３が、それぞれ設けられており、上述した各要素が短絡することを防止している。

【0072】

（第１層の構成−走査線等−）
第１層には、タングステンシリサイドからなる走査線１１ａが設けられている。走査線１１ａを構成する材料としては、タングステンシリサイドの他に、例えばチタンナイトライドやタングステンなどを使用することができる。走査線１１ａは、遮光性を有し、ＴＦＴ３０に下側から入射しようとする光を遮り、光によるＴＦＴ３０の誤動作を抑制する。

【0073】

（第２層の構成−ＴＦＴ等−）
次に、第２層として、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、導電性の多結晶シリコン及びタングステンシリサイドからなるゲート電極３ａ、多結晶シリコンからなる半導体層１ａ、及びゲート電極３ａと半導体層１ａとを絶縁するシリコン酸化物からなるゲート絶縁膜２によって構成されている。半導体層１ａは、高濃度ソース領域１ｄと、チャネル領域１ａ’と、高濃度ドレイン領域１ｅと、高濃度ソース領域１ｄとチャネル領域１ａ’との間に形成された接合領域（低濃度ソース領域１ｂ）と、チャネル領域１ａ’と高濃度ドレイン領域１ｅとの間に形成された接合領域（低濃度ドレイン領域１ｃ）とを有している。ゲート絶縁膜２は、半導体層１ａ及び下地絶縁膜１２を覆うように設けられている。また、ゲート電極３ａは、ゲート絶縁膜２を挟んで半導体層１ａのチャネル領域１ａ’に対向配置されている。

【0074】

（第１層と第２層との間の構成−下地絶縁膜等−）
走査線１１ａと半導体層１ａとの間には、シリコン酸化物からなる下地絶縁膜１２が設けられている。半導体層１ａと接していない領域の下地絶縁膜１２は、ゲート絶縁膜２で覆われている。走査線１１ａ上の下地絶縁膜１２及びゲート絶縁膜２には、コンタクトホール１２ｃｖが設けられている。このコンタクトホール１２ｃｖを埋めるようにゲート電極３ａが設けられ、ゲート電極３ａと走査線１１ａとは、コンタクトホール１２ｃｖを介して互いに接続され、同電位となっている。

【0075】

（第３層の構成−データ線等−）
第３層には、データ線６ａ（ソース電極６ａ１）及び中継電極５ａ（ドレイン電極５ａ１）が設けられている。データ線６ａ及び中継電極５ａは、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。データ線６ａとソース電極６ａ１とは一体形成されており、ＴＦＴ３０の高濃度ソース領域１ｄと接する部分が、ソース電極６ａ１となる。中継電極５ａとドレイン電極５ａ１とは一体形成されており、ＴＦＴ３０の高濃度ドレイン領域１ｅと接する部分が、ドレイン電極５ａ１となる。

【0076】

（第２層と第３層との間の構成−第１層間絶縁膜−）
ゲート電極３ａとデータ線６ａとの間には、例えばシリコン酸化物やシリコン窒化物からなる第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄとソース電極６ａ１とが電気的に接続するためのコンタクトホール８１、及びＴＦＴ３０の高濃度ドレイン領域１ｅとドレイン電極５ａ１とが電気的に接続するためのコンタクトホール８３が設けられている。

【0077】

（第４層の構成−付加容量等−）
第４層には、付加容量７０が設けられている。付加容量７０は、画素電極９ａに接続され画素電位側容量電極としての上部電極７３と、固定電位側容量電極としての下部電極７１と、上部電極７３と下部電極７１とで挟まれた誘電体層７２などで構成されている。この付加容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。

【0078】

上部電極７３は、例えば金属等の導電材料で構成され、画素電極９ａと中継電極５ａとを中継接続する機能をもつ。上部電極７３は、コンタクトホール８９を介して画素電極９ａに接続され、コンタクトホール８５と中継電極５ａとコンタクトホール８３とを介してＴＦＴ３０の高濃度ドレイン領域１ｅに接続されている。
下部電極７１は、金属等の導電材料で構成され、例えばアルミニウムからなる層と窒化チタンからなる層との二層構造を有している。下部電極７１の本線部は、走査線１１ａの配置方向に延在され、容量線６０となる。つまり、下部電極７１と容量線６０とは、同電位（固定電位）になっている。

【0079】

誘電体層７２としては、例えばシリコン窒化物、酸化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの単層膜や、これら単層膜のうち少なくとも２種以上の単層膜を積層した多層膜を用いることができる。
なお、画素電極９ａにおける電位保持特性を高めるためには、付加容量７０を大容量化することが好ましい。このため、誘電体層７２は薄膜化（例えば、数十ｎｍ程度）されている。なお、誘電体層７２を薄膜化したため、付加容量７０は静電気に対する耐性が弱くなっている。
なお、データ線６ａの末端側に設けられた付加容量７５（図３参照）は、付加容量７０と同じ工程（同じ材料）で形成されている。このため、付加容量７５も、付加容量７０と同様に静電気に対する耐性が弱くなっている。

【0080】

（第３層と第４層との間の構成−第２層間絶縁膜−）
データ線６ａ及び中継電極５ａと、付加容量７０との間には、例えばシリコン窒化物やシリコン酸化物などで構成される第２層間絶縁膜４２が設けられている。第２層間絶縁膜４２には、中継電極５ａと上部電極７３とを電気的に接続するためのコンタクトホール８５が設けられている。

【0081】

（第５層、及び第４層と第５層との間の構成−画素電極等−）
第５層には、画素電極９ａが設けられている。画素電極９ａは、画素Ｐ毎に島状に形成され、画素電極９ａ上には配向膜１８が設けられている。そして、画素電極９ａと付加容量７０との間には、例えばシリコン窒化物やシリコン酸化物などからなる第３層間絶縁膜４３が設けられている。第３層間絶縁膜４３には、画素電極９ａと上部電極７３とを電気的に接続するためのコンタクトホール８９が設けられている。

【0082】

なお、上述した半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）や静電気保護回路３０１，３０２，３０３は、上述した画素Ｐと同じ配線層の構造を有し、画素Ｐと同じ工程で（同じ機会に）形成されている。

【0083】

「静電気保護回路の概要」
図５（ａ）は第１静電気保護回路の回路図であり、同図（ｂ）は第２静電気保護回路の回路図であり、同図（ｃ）は第３静電気保護回路の回路図である。
以下、図５を参照して、本実施形態に係る静電気保護回路３０１，３０２，３０３の概要を説明する。

【0084】

図５（ａ）に示すように、第１静電気保護回路３０１は、ｐ型トランジスター３１０−１と、ｎ型トランジスター３３０−１と、第１配線３２１−１と、第２配線３２２−１と、第３配線３２３−１とを有している。

【0085】

第２配線３２２−１は、低電位電源配線ＶＳＳに電気的に接続され、低電位電源配線ＶＳＳの電位が供給される。第３配線３２３−１は、高電位電源配線ＶＤＤに電気的に接続され、高電位電源配線ＶＤＤの電位が供給される。第１配線３２１−１は、配線９６，９７（映像信号線９６、共通電極配線９７）に接続され、低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤの電位との間の電位が供給される。さらに、第１配線３２１−１は、配線９６，９７を介して、外部回路接続端子１０２に接続されている。
このように、第１静電気保護回路３０１では、液晶装置１００が駆動時において、第２配線３２２−１の電位、第１配線３２１−１の電位、第３配線３２３−１の電位の順に、電位が高くなる。

【0086】

図５（ｂ）に示すように、第２静電気保護回路３０２は、ｐ型トランジスター３１０−２と、ｎ型トランジスター３３０−２と、第１配線３２１−２と、第２配線３２２−２と、第３配線３２３−２とを有している。

【0087】

第２配線３２２−２は、低電位電源配線ＶＳＳに電気的に接続され、低電位電源配線ＶＳＳの電位が供給される。第３配線３２３−２は、高電位電源配線ＶＤＤに電気的に接続され、高電位電源配線ＶＤＤの電位が供給される。第１配線３２１−２は、配線９６，９７（映像信号線９６、共通電極配線９７）に接続され、低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤの電位との間の電位が供給される。さらに、第１配線３２１−２は、配線９６，９７を介して、外部回路接続端子１０２に接続されている。
このように、第２静電気保護回路３０２では、液晶装置１００が駆動時において、第２配線３２２−２の電位、第１配線３２１−２の電位、第３配線３２３−２の電位の順に、電位が高くなる。

【0088】

図５（ｃ）に示すように、第３静電気保護回路３０３は、ｐ型トランジスター３１０−３と、ｎ型トランジスター３３０−３と、第１配線３２１−３と、第２配線３２２−３と、第３配線３２３−３とを有している。

【0089】

第２配線３２２−３は、低電位電源配線ＶＳＳに電気的に接続され、低電位電源配線ＶＳＳの電位が供給される。第３配線３２３−３は、高電位電源配線ＶＤＤに電気的に接続され、高電位電源配線ＶＤＤの電位が供給される。第１配線３２１−３は、配線９２，９５（データ線駆動回路用信号配線９２、走査線駆動回路用信号配線９５）に接続され、低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤの電位との間の電位が供給される。さらに、第１配線３２１−３は、配線９２，９５を介して、外部回路接続端子１０２に接続されている。
このように、第３静電気保護回路３０３では、液晶装置１００が駆動時において、第２配線３２２−３の電位、第１配線３２１−３の電位、第３配線３２３−３の電位の順に、電位が高くなる。

【0090】

なお、外部回路接続端子１０２は、導電部が露出しているため、静電気の影響を受けやすい。詳細は後述するが、外部回路接続端子１０２を介して配線９２，９５，９６，９７に静電気による電荷が付加される。配線９２，９５，９６，９７に付加された電荷は、静電気保護回路３０１，３０２，３０３によって低電位電源配線ＶＳＳ及び高電位電源配線ＶＤＤの少なくとも一方に放電され、配線９２，９５，９６，９７に付加された電荷による配線９２，９５，９６，９７の電位変動が小さくなり、配線９２，９５，９６，９７に接続されている半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）や、付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなる。

【0091】

ｐ型トランジスター３１０−１，３１０−２，３１０−３では、高電位側がソースとなり、低電位側がドレインとなる。静電気によって第１配線３２１−１，３２１−２，３２１−３の電位が変動するが、以降の説明では、ｐ型トランジスター３１０−１，３１０−２，３１０−３において、高電位電源配線ＶＤＤに接続されている配線（第３配線３２３−１，３２３−２，３２３−３）、つまり高電位側の配線（第３配線３２３−１，３２３−２，３２３−３）に接続されている側をソース３１４−１，３１４−２，３１４−３と称す。さらに、低電位側の配線（第１配線３２１−１，３１１−２，３１１−３）に接続されている側をドレイン３１５−１，３１５−２，３１５−３と称す。

【0092】

ｎ型トランジスター３３０−１，３３０−２，３３０−３では、低電位側がソースとなり、高電位側がドレインとなる。静電気によって第１配線３２１−１，３２１−２，３２１−３の電位が変動するが、以降の説明では、ｎ型トランジスター３３０−１，３３０−２，３３０−３において、低電位電源配線ＶＳＳに接続されている配線（第２配線３２２−１，３２２−２，３２２−３）、つまり低電位側の配線（第２配線３２２−１，３２２−２，３２２−３）に接続されている側をソース３３４−１，３３４−２，３３４−３と称す。高電位側の配線（第１配線３２１−１，３２１−２，３２２−３）に接続されている側をドレイン３３５−１，３３５−２，３３５−３と称す。

【0093】

静電気保護回路３０１，３０２，３０３（第１静電気保護回路３０１、第２静電気保護回路３０２、第３静電気保護回路３０３）では、第１配線３２１−１，３２１−２，３２１−３に、ｎ型トランジスター３３０−１，３３０−２，３３０−３のドレイン３３５−１，３３５−２，３３５−３と、ｐ型トランジスター３１０−１，３１０−２，３１０−３のドレイン３１５−１，３１５−２，３１５−３とが電気的に接続されている。第２配線３２２−１，３２２−２，３２２−３に、ｎ型トランジスター３３０−１，３３０−２，３３０−３のゲート３３３−１ａ，３３３−２ａ，３３３−３ａと、ｎ型トランジスター３３０−１，３３０−２，３３０−３のソース３３４−１，３３４−２，３３４−３とが電気的に接続されている。第３配線３２３−１，３２３−２，３２３−３に、ｐ型トランジスター３１０−１，３１０−２，３１０−３のゲート３１３−１ａ，３１３−２ａ，３１３−３ａと、ｐ型トランジスター３１０−１，３１０−２，３１０−３のソース３１４−１，３１４−２，３１４−３とが電気的に接続されている。

【0094】

なお、第１配線３２１−１，３２１−２，３２１−３に接続されているｎ型トランジスター３３０−１，３３０−２，３３０−３のドレイン３３５−１，３３５−２，３３５−３は、本発明における「ｎ型トランジスターのソース及びドレインのうちの他方」の一例である。第１配線３２１−１，３２１−２，３２１−３に接続されているｐ型トランジスター３１０−１，３１０−２，３１０−３のドレイン３１５−１，３１５−２，３１５−３は、本発明における「ｐ型トランジスターのソース及びドレインのうちの一方」の一例である。第２配線３２２−１，３２２−２，３２２−３に接続されているｎ型トランジスター３３０−１，３３０−２，３３０−３のソース３３４−１，３３４−２，３３４−３は、本発明における「ｎ型トランジスターのソース及びドレインのうちの一方」の一例である。第３配線３２３−１，３２３−２，３２３−３に接続されているｐ型トランジスター３１０−１，３１０−２，３１０−３のソース３１４−１，３１４−２，３１４−３は、本発明における「ｐ型トランジスターのソース及びドレインの他方」の一例である。

【0095】

このように、ｎ型トランジスター３３０−１，３３０−２，３３０−３のゲート３３３−１ａ，３３３−２ａ，３３３−３ａと、ｎ型トランジスター３３０−１，３３０−２，３３０−３のソース３３４−１，３３４−２，３３４−３とは電気的に接続され、同電位となる。ｐ型トランジスター３１０−１，３１０−２，３１０−３のゲート３１３−１ａ，３１３−２ａ，３１３−３ａと、ｐ型トランジスター３１０−１，３１０−２，３１０−３のソース３１４−１，３１４−２，３１４−３とは電気的に接続され、同電位となる。

【0096】

その結果、ｎ型トランジスター３３０−１，３３０−２，３３０−３では、ドレイン３３５−１，３３５−２，３３５−３に対するゲート３３３−１ａ，３３３−２ａ，３３３−３ａ（ソース３３４−１，３３４−２，３３４−３）の電位によって、ｎ型トランジスター３３０−１，３３０−２，３３０−３の抵抗が変化する。

【0097】

ｐ型トランジスター３１０−１，３１０−２，３１０−３では、ドレイン３１５−１，３１５−２，３１５−３に対するゲート３１３−１ａ，３１３−２ａ，３１３−３ａ（ソース３１４−１，３１４−２，３１４−３）の電位によって、ｐ型トランジスター３１０−１，３１０−２，３１０−３の抵抗が変化する。

【0098】

「静電気保護回路の構成」
図６（ａ）は第１静電気保護回路の概略平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った概略断面図である。図７（ａ）は第２静電気保護回路の概略平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った概略断面図である。図８（ａ）は第３静電気保護回路の概略平面図であり、同図（ｂ）は同図（ａ）のＣ−Ｃ’線に沿った概略断面図である。
最初に、図６（ａ）を参照して、第１静電気保護回路３０１の平面的な構成を説明する。

【0099】

図６（ａ）に示すように、第１静電気保護回路３０１では、ｐ型トランジスター３１０−１とｎ型トランジスター３３０−１とが、第１配線３２１−１を挟んで略線対称に配置されている。
ｎ型トランジスター３３０−１において、半導体層３３１−１は、矩形状であり、高濃度ドレイン領域３３１−１ｅとチャネル領域３３１−１ａと高濃度ソース領域３３１−１ｄとを有している。換言すれば、高濃度ソース領域３３１−１ｄ及び高濃度ドレイン領域３３１−１ｅは、チャネル領域３３１−１ａに接するように配置されている。また、高濃度ドレイン領域３３１−１ｅがドレイン３３５−１となり、高濃度ソース領域３３１−１ｄがソース３３４−１となる。

【0100】

高濃度ソース領域３３１−１ｄの一部は第２配線３２２−１に重なり、当該重なった部分にコンタクトホールＣＴＳ−１ａが配置されている。高濃度ドレイン領域３３１−１ｅの一部は第１配線３２１−１に重なり、当該重なった部分にコンタクトホールＣＴＤ−１ａが配置されている。ゲート電極３３３−１は、半導体層３３１−１のチャネル領域３３１−１ａと、第２配線３２２−１とに重なるように配置されている。半導体層３３１−１のチャネル領域３３１−１ａと重なった部分のゲート電極３３３−１が、ゲート３３３−１ａとなる。ゲート電極３３３−１は、Ｕ字形状を有し、高濃度ソース領域３３１−１ｄと重ならないようになっている。ゲート電極３３３−１と第２配線３２２−１とが重なった部分に、コンタクトホールＣＴＧ−１ａが配置されている。
なお、高濃度ソース領域３３１−１ｄは、本発明における「第１の領域」の一例である。高濃度ドレイン領域３３１−１ｅは、本発明における「第２の領域」の一例である。

【0101】

ｐ型トランジスター３１０−１において、半導体層３１１−１は、矩形状であり、高濃度ドレイン領域３１１−１ｅとチャネル領域３１１−１ａと高濃度ソース領域３１１−１ｄとを有している。高濃度ドレイン領域３１１−１ｅがドレイン３１５−１となり、高濃度ソース領域３１１−１ｄがソース３１４−１となる。

【0102】

高濃度ドレイン領域３１１−１ｅの一部は第１配線３２１−１に重なり、当該重なった部分にコンタクトホールＣＴＤ−１ｂが配置されている。高濃度ソース領域３１１−１ｄの一部は第３配線３２３−１に重なり、当該重なった部分にコンタクトホールＣＴＳ−１ｂが配置されている。ゲート電極３１３−１は、半導体層３１１−１のチャネル領域３１１−１ａと、第３配線３２３−１とに重なるように配置されている。半導体層３１１−１のチャネル領域３１１−１ａと重なった部分のゲート電極３１３−１が、ゲート３１３−１ａとなる。ゲート電極３１３−１は、Ｕ字形状を有し、高濃度ソース領域３１１−１ｄと重ならないようになっている。ゲート電極３１３−１と第３配線３２３−１とが重なった部分に、コンタクトホールＣＴＧ−１ｂが配置されている。

【0103】

次に、図６（ｂ）を参照して、第１静電気保護回路３０１の断面的な構成を説明する。
図６（ｂ）に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３３１−１，３１１−１は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３１３−１，３３３−１が設けられている。ゲート絶縁膜２を介して、半導体層３１１−１，３３１−１に対向配置された部分のゲート電極３１３−１，３３３−１が、ゲート３１３−１ａ，３３３−１ａとなる。ゲート電極３１３−１，３３３−１及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された配線３２１−１，３２２−１，３２３−１が設けられている。配線３２１−１，３２２−１，３２３−１には、第２層間絶縁膜４２と第３層間絶縁膜４３と配向膜１８とが、順に積層されている。

【0104】

ｎ型トランジスター３３０−１において、高濃度ソース領域３３１−１ｄ及び高濃度ドレイン領域３３１−１ｅは、ゲート３３３−１ａをマスクとして、ゲート絶縁膜２を介して不純物を打ち込むことで形成される。つまり、ｎ型トランジスター３３０−１は、高濃度ソース領域３３１−１ｄ及び高濃度ドレイン領域３３１−１ｅがゲート３３３−１ａをマスクとして自己整合的に形成されている。そして、ゲート絶縁膜２を介して、ゲート３３３−１ａに対向する部分の半導体層３３１−１が、チャネル領域３３１−１ａとなる。
このように、ｎ型トランジスター３３０−１は、ソース３３４−１（高濃度ソース領域３３１−１ｄ）及びドレイン３３５−１（高濃度ドレイン領域３３１−１ｅ）が自己整合的に形成されたセルフアライン構造のトランジスターである。

【0105】

次に、図７（ａ）を参照して、第２静電気保護回路３０２の平面的な構成を説明する。
図７（ａ）に示すように、第２静電気保護回路３０２では、ｐ型トランジスター３１０−２とｎ型トランジスター３３０−２とが、第１配線３２１−２を挟んで略線対称に配置されている。

【0106】

ｎ型トランジスター３３０−２において、半導体層３３１−２は、矩形状であり、高濃度ドレイン領域３３１−２ｅと、チャネル領域３３１−２ａと、低濃度ソース領域３３１−２ｂと、高濃度ソース領域３３１−２ｄとを有している。高濃度ドレイン領域３３１−２ｅがドレイン３３５−２となり、高濃度ソース領域３３１−２ｄがソース３３４−２となり、低濃度ソース領域３３１−２ｂがＬＤＤ領域（低濃度不純物領域）となる。換言すれば、低濃度ソース領域３３１−２ｂの不純物の濃度は、高濃度ソース領域３３１−２ｄの不純物の濃度及び高濃度ドレイン領域３３１−２ｅの不純物の濃度よりも低くなっている。さらに、高濃度ドレイン領域３３１−２ｅと低濃度ソース領域３３１−２ｂとの間に、チャネル領域３３１−２aが配置される。
なお、高濃度ソース領域３３１−２ｄは、本発明における「第１の領域」の一例である。高濃度ドレイン領域３３１−２ｅは、本発明における「第２の領域」の一例である。低濃度ソース領域３３１−２ｂは、本発明における「第３の領域」の一例である。

【0107】

高濃度ソース領域３３１−２ｄの一部は第２配線３２２−２に重なり、当該重なった部分にコンタクトホールＣＴＳ−２ａが配置されている。高濃度ドレイン領域３３１−２ｅの一部は第１配線３２１−２に重なり、当該重なった部分にコンタクトホールＣＴＤ−２ａが配置されている。ゲート電極３３３−２は、半導体層３３１−２のチャネル領域３３１−２ａと、第２配線３２２−２とに重なるように配置されている。半導体層３３１−２のチャネル領域３３１−２ａと重なった部分のゲート電極３３３−２が、ゲート３３３−２ａとなる。ゲート電極３３３−２は、Ｕ字形状を有し、高濃度ソース領域３３１−２ｄと重ならないようになっている。ゲート電極３３３−２と第２配線３２２−２とが重なった部分に、コンタクトホールＣＴＧ−２ａが配置されている。
このように、ｎ型トランジスター３３０−２は、ソース３３４−２（高濃度ソース領域３３１−２ｄ）とチャネル領域３３１−２aとの間に低濃度不純物領域（低濃度ソース領域３３１−２ｂ）が設けられた片側ＬＤＤ構造のトランジスターである。

【0108】

ｐ型トランジスター３１０−２において、半導体層３１１−２は、矩形状であり、高濃度ドレイン領域３１１−２ｅとチャネル領域３１１−２ａと高濃度ソース領域３１１−２ｄとを有している。高濃度ドレイン領域３１１−２ｅがドレイン３１５−２となり、高濃度ソース領域３１１−２ｄがソース３１４−２となる。高濃度ドレイン領域３１１−２ｅの一部は第１配線３２１−２に重なり、当該重なった部分にコンタクトホールＣＴＤ−２ｂが配置されている。高濃度ソース領域３１１−２ｄの一部は第３配線３２３−２に重なり、当該重なった部分にコンタクトホールＣＴＳ−２ｂが配置されている。ゲート電極３１３−２は、半導体層３１１−２のチャネル領域３１１−２ａと、第３配線３２３−２とに重なるように配置されている。半導体層３１１−２のチャネル領域３１１−２ａと重なった部分のゲート電極３１３−２が、ゲート３１３−２ａとなる。ゲート電極３１３−２は、Ｕ字形状を有し、高濃度ソース領域３１１−２ｄと重ならないようになっている。ゲート電極３１３−２と第３配線３２３−２とが重なった部分に、コンタクトホールＣＴＧ−２ｂが配置されている。

【0109】

次に、図７（ｂ）を参照して、第２静電気保護回路３０２の断面的な構成を説明する。
図７（ｂ）に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３３１−２，３１１−２は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３１３−２，３３３−２が設けられている。ゲート絶縁膜２を介して、半導体層３１１−２，３３１−２に対向配置された部分のゲート電極３１３−２，３３３−２が、ゲート３１３−２ａ，３３３−２ａとなる。ゲート電極３１３−２，３３３−２及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された配線３２１−２，３２２−２，３２３−２が設けられている。配線３２１−２，３２２−２，３２３−２には、第２層間絶縁膜４２と第３層間絶縁膜４３と配向膜１８とが、順に積層されている。

【0110】

次に、図８（ａ）を参照して、第３静電気保護回路３０３の平面的な構成を説明する。
図８（ａ）に示すように、第３静電気保護回路３０３では、ｐ型トランジスター３１０−３とｎ型トランジスター３３０−３とが、第１配線３２１−３を挟んで略線対称に配置されている。

【0111】

ｎ型トランジスター３３０−３において、半導体層３３１−３は、矩形状であり、高濃度ドレイン領域３３１−３ｅと、低濃度ドレイン領域３３１−３ｃと、チャネル領域３３１−３ａと、低濃度ソース領域３３１−３ｂと、高濃度ソース領域３３１−３ｄとを有している。高濃度ドレイン領域３３１−３ｅがドレイン３３５−３となり、高濃度ソース領域３３１−３ｄがソース３３４−３となり、低濃度ソース領域３３１−３ｂ及び低濃度ドレイン領域３３１−３ｃがＬＤＤ領域（低濃度不純物領域）となる。換言すれば、低濃度ソース領域３３１−３ｂ及び低濃度ドレイン領域３３１−３ｃの不純物濃度は、高濃度ソース領域３３１−３ｄ及び高濃度ドレイン領域３３１−３ｅの不純物の濃度よりも低くなっている。

【0112】

このように、ｎ型トランジスター３３０−２は、チャネル領域３３１−３ａの両端に低濃度不純物領域（低濃度ドレイン領域３３１−３ｃ、低濃度ソース領域３３１−３ｂ）が設けられた両側ＬＤＤ構造のトランジスターである。
なお、高濃度ソース領域３３１−３ｄは、本発明における「第４の領域」の一例である。高濃度ドレイン領域３３１−３ｅは、本発明における「第５の領域」の一例である。低濃度ソース領域３３１−３ｂは、本発明における「第６の領域」の一例である。低濃度ドレイン領域３３１−３ｃは、本発明における「第７の領域」の一例である。

【0113】

高濃度ソース領域３３１−３ｄの一部は第２配線３２２−３に重なり、当該重なった部分にコンタクトホールＣＴＳ−３ａが配置されている。高濃度ドレイン領域３３１−３ｅの一部は第１配線３２１−３に重なり、当該重なった部分にコンタクトホールＣＴＤ−３ａが配置されている。ゲート電極３３３−３は、半導体層３３１−３のチャネル領域３３１−３ａと、第２配線３２２−３とに重なるように配置されている。半導体層３３１−３のチャネル領域３３１−３ａと重なった部分のゲート電極３３３−３が、ゲート３３３−３ａとなる。ゲート電極３３３−３は、Ｕ字形状を有し、高濃度ソース領域３３１−３ｄと重ならないようになっている。ゲート電極３３３−３と第２配線３２２−３とが重なった部分に、コンタクトホールＣＴＧ−３ａが配置されている。

【0114】

ｐ型トランジスター３１０−３において、半導体層３１１−３は、矩形状であり、高濃度ドレイン領域３１１−３ｅとチャネル領域３１１−３ａと高濃度ソース領域３１１−３ｄとを有している。高濃度ドレイン領域３１１−３ｅがドレイン３１５−３となり、高濃度ソース領域３１１−３ｄがソース３１４−３となる。高濃度ドレイン領域３１１−３ｅの一部は第１配線３２１−３に重なり、当該重なった部分にコンタクトホールＣＴＤ−３ｂが配置されている。高濃度ソース領域３１１−３ｄの一部は第３配線３２３−３に重なり、当該重なった部分にコンタクトホールＣＴＳ−３ｂが配置されている。ゲート電極３１３−３は、半導体層３１１−３のチャネル領域３１１−３ａと、第３配線３２３−３とに重なるように配置されている。半導体層３１１−３のチャネル領域３１１−３ａと重なった部分のゲート電極３１３−３が、ゲート３１３−３ａとなる。ゲート電極３１３−３は、Ｕ字形状を有し、高濃度ソース領域３１１−３ｄと重ならないようになっている。ゲート電極３１３−３と第３配線３２３−３とが重なった部分に、コンタクトホールＣＴＧ−３ｂが配置されている。

【0115】

次に、図８（ｂ）を参照して、第３静電気保護回路３０３の断面的な構成を説明する。
図８（ｂ）に示すように、基板本体１０ａを覆う下地絶縁膜１２の上に設けられた半導体層３３１−３，３１１−３は、ゲート絶縁膜２で覆われている。ゲート絶縁膜２の上には、ゲート電極３ａと同じ工程で形成されたゲート電極３１３−３，３３３−３が設けられている。ゲート絶縁膜２を介して、半導体層３１１−３，３３１−３に対向配置された部分のゲート電極３１３−３，３３３−３が、ゲート３１３−３ａ，３３３−３ａとなる。ゲート電極３１３−３，３３３−３及びゲート絶縁膜２は、第１層間絶縁膜４１で覆われている。第１層間絶縁膜４１の上には、データ線６ａや中継電極５ａと同じ工程で形成された配線３２１−３，３２２−３，３２３−３が設けられている。配線３２１−３，３２２−３，３２３−３には、第２層間絶縁膜４２と第３層間絶縁膜４３と配向膜１８とが、順に積層されている。

【0116】

なお、静電気保護回路３０１，３０２，３０３に配置されているｐ型トランジスター３１０−１，３１０−２，３１０−３は、高濃度ドレイン領域３１１−１ｅ，３１１−２ｅ，３１１−３ｅとチャネル領域３１１−１ａ，３１１−２ａ，３１１−３ａと高濃度ソース領域３１１−１ｄ，３１１−２ｄ，３１１−３ｄとを有するセルフアライン構造のトランジスターである。さらに、ｐ型トランジスター３１０−１，３１０−２，３１０−３は、第２静電気保護回路３０２のｎ型トランジスター３３０−２と同じく、ソース３１４−１，３１４−２，３１４−３（高濃度ソース領域３１１−１ｄ，３１１−２ｄ，３１１−３ｄ）とチャネル領域３１１−１ａ，３１１−２ａ，３１１−３ａとの間に低濃度不純物領域を設けた片側ＬＤＤ構造のトランジスターであってもよい。さらに、ｐ型トランジスター３１０−１，３１０−２，３１０−３は、第３静電気保護回路３０３のｎ型トランジスター３３０−３と同じく、チャネル領域３１１−１ａ，３１１−２ａ，３１１−３ａの両端に低濃度不純物領域を設けた両側ＬＤＤ構造のトランジスターであってもよい。

【0117】

「ｎ型トランジスターの電気特性」
図９は、静電気保護回路に配置されているｎ型トランジスターの電気特性を示す図である。横軸にはゲート電位が示されている。縦軸にはドレイン電流（ソース・ドレイン間電流）Ｉｄが対数で示されている。同図の破線は、第１静電気保護回路３０１に配置されているｎ型トランジスター３３０−１の電気特性である。同図の実線は、第２静電気保護回路３０２に配置されているｎ型トランジスター３３０−２の電気特性である。同図の一点鎖線は、第３静電気保護回路３０３に配置されているｎ型トランジスター３３０−３の電気特性である。さらに、図９には、ゲートにさらに低い負の電位が印加された場合のドレイン電流Ｉｄの状態が、模式的に図示されている。また、図９の横軸における「高」は−１５Ｖよりも低い負の電位の状態を示し、「低」は「高」よりも低い負の電位の状態を示している。

【0118】

図９に示すように、ゲート３３３−１ａ，３３３−２ａ，３３３−３aに正の電位を印加すると、ｎ型トランジスター３３０−１，３３０−２，３３０−３は、導通状態（オン状態）となり、ゲート電位の増加と共にドレイン電流Ｉｄが増加する。詳しくは、ゲート電位が概略０Ｖ〜３Ｖの範囲でドレイン電流Ｉｄは急激に増加し、ゲート電位が概略３Ｖより高くなるとドレイン電流Ｉｄの増加率は徐々に小さくなる。
以降の説明では、ゲートに正の電位が印加された場合にソース３３４−１，３３４−２，３３４−３とドレイン３３５−１，３３５−２，３３５−３との間に流れるドレイン電流Ｉｄをオン電流と称す。

【0119】

ゲート３３３−１a，３３３−２a，３３３−３aに概略−１Ｖ〜概略−７Ｖの範囲の負の電位を印加すると、ｎ型トランジスター３３０−１，３３０−２，３３０−３は、非導通状態（オフ状態）となる。
以降の説明では、ゲートに負の電位が印加された場合にソース３３４−１，３３４−２，３３４−３とドレイン３３５−１，３３５−２，３３５−３との間に流れるドレイン電流Ｉｄをオフ電流と称す。

【0120】

セルフアライン構造のｎ型トランジスター３３０−１では、ゲート３１３−１ａに概略−７Ｖよりも低い負の電位を印加すると、オフ電流が増加するようになる。片側ＬＤＤ構造のｎ型トランジスター３３０−２も同様の挙動を示し、ゲート３１３−２ａに概略−７Ｖよりも低い負の電位を印加すると、オフ電流が増加するようになる。すなわち、ゲート３１３−１ａ，３１３−２ａにより低い負の電位を印加すると、ｎ型トランジスター３３０−１，３３０−２におけるオフ電流が増加し、ソース３３４−１，３３４−２及びドレイン３３５−１，３３５−２間に電流が流れるようになる。換言すれば、ゲートにより低い負の電位を印加すると、ｎ型トランジスター３３０−１，３３０−２は導通状態になる。オフ電流は、ゲート３１３−１ａ，３１３−２ａに印加される負の電位が低くなるに従って増加し、最終的にオン電流の飽和電流値と同等の電流が流れるようになる。

【0121】

ｎ型トランジスター３３０−１，３３０−２は、半導体層３３１−１，３３１−２のチャネルとなる側とドレインとなる側との間に、低濃度不純物領域（高抵抗領域）が設けられていない構造のトランジスターである。この場合、ゲート３１３−１ａ，３１３−２ａにより低い負の電位を印加すると、半導体層３３１−１，３３１−２のドレインとなる側（ドレイン３３５−１，３３５−２）の近傍に高電界領域が形成される。この高電界領域に流れ込んだ（侵入した）キャリア（電子または正孔）は、高電界によって加速され大きなエネルギーを得て、一部のキャリアは半導体層３３１−１，３３１−２とゲート絶縁膜２との間の電位障壁を乗り越えるような大きなエネルギーを有するホットキャリアとなる。当該ホットキャリアは、ゲート絶縁膜２や半導体層３３１−１，３３１−２などに存在する局在準位をトンネリングすることによって、ソース３３４−１，３３４−２とドレイン３３５−１，３３５−２との間に電流（オフ電流）が流れるようになる。また、ゲート３３３−１ａ，３３３−２ａに印加する負の電位を低くする程、ドレイン３３５−１，３３５−２の近傍に形成される高電界領域の電界強度が大きくなり、ホットキャリアの影響が高められるため、オフ電流が増加する。

【0122】

一方、両側ＬＤＤ構造のｎ型トランジスター３３０−３では、ゲート３１３−３ａに概略−７Ｖよりも低い負の電位を印加しても、オフ電流は殆ど増加しない。両側ＬＤＤ構造のｎ型トランジスター３３０−３は、半導体層３３１−３のチャネルとなる側とドレインとなる側との間に、低濃度不純物領域（高抵抗領域）が設けられた構造のトランジスターである。この場合、ゲート３１３−３ａにより低い負の電位を印加しても、低濃度不純物領域によって半導体層３３１−３のドレインとなる側（ドレイン３３５−３）の近傍における電界集中が弱められ、ホットキャリアの発生が抑制される。よって、ｎ型トランジスター３３０−３では、ゲート３１３−３ａにより低い負の電位を印加してもホットキャリアによるオフ電流の増加が抑制される。

【0123】

このように、ゲートにより低い負の電位を印加すると、ｎ型トランジスター３３０−１及びｎ型トランジスター３３０−２では、ｎ型トランジスター３３０−３と比べて大きなオフ電流が流れるようになる。

【0124】

さらに、チャネル領域３３１−３ａの両端に低濃度不純物領域（高抵抗領域）を有するｎ型トランジスター３３０−３では、低濃度不純物領域（高抵抗領域）を有していないｎ型トランジスター３３０−１、及びチャネル領域３３１−２ａの片側に低濃度不純物領域（高抵抗領域）を有するｎ型トランジスター３３０−２と比べて、電流が流れる部分の抵抗が大きくなるので、オフ電流が小さくなる。

【0125】

「静電気保護回路の動作」
図１０及び図１１は、図５に対応する静電気保護回路の回路図であり、静電気によって外部回路接続端子に付加された電荷の流れが破線で示されている。詳しくは、第１静電気保護回路３０１における正の電荷ＰＣの電荷の流れが図１０（ａ）に、第２静電気保護回路３０２における正の電荷ＰＣの電荷の流れが図１０（ｂ）に、第３静電気保護回路３０３における正の電荷ＰＣの流れが図１０（ｃ）に、それぞれ図示されている。第１静電気保護回路３０１における負の電荷ＮＣの電荷の流れが図１１（ａ）に、第２静電気保護回路３０２における負の電荷ＮＣの電荷の流れが図１１（ｂ）に、第３静電気保護回路３０３における負の電荷ＮＣの流れが図１１（ｃ）に、それぞれ図示されている。
以下、図１０及び図１１を参照して、静電気によって外部回路接続端子１０２に付加された正または負の電荷の流れを説明する。

【0126】

液晶装置１００の動作時には、第２配線３２２−１，３２２−２，３２２−３には低電電源配線ＶＳＳの電位が供給され、第３配線３２３−１，３２３−２，３２３−３には高電位電源配線ＶＤＤの電位が供給され、第１配線３２１−１，３２１−２，３２１−３には低電電源配線ＶＳＳの電位と高電位電源配線ＶＤＤの電位との間の電位が供給される。つまり、第２配線３２２−１，３２２−２，３２２−３の電位、第１配線３２１−１，３２１−２，３２１−３の電位、第３配線３２３−１，３２３−２，３２３−３の電位の順に、各配線の電位が高くなる。このような電位が供給されると、ゲート３１３−１ａ，３１３−２ａ，３１３−３ａは、ドレイン３１５−１，３１５−２，３１５−３に対して正の電位を有するので、ｐ型トランジスター３１０−１，３１−２，３１０−３は非導通状態（オフ状態）となる。さらに、ゲート３３３−１ａ，３３３−２ａ，３３３−３ａはドレイン３３５−１，３３５−２，３３５−３に対して負の電位を有するので、ｎ型トランジスター３３０−１，３３０−２，３３０−３も非導通状態（オフ状態）となる。つまり、ｐ型トランジスター３１０−１，３１０−２，３１０−３及びｎ型トランジスター３３０−１，３３０−２，３３０−３の両方が、全てオフ状態（非導通状態）となるので、第１配線３２１−１，３２１−２，３２１−３と、第２配線３２２−１，３２２−２，３２２−３と、第３配線３２３−１，３２３−２，３２３−３とは、電気的に干渉することがなく、液晶装置１００は正常に動作する。

【0127】

上述したように、第１配線３２１−１，３２１−２，３２１−３及び第２配線３２２−１，３２２−２，３２２−３は、ｎ型トランジスター３３０−１，３３０−２，３３０−３に接続されている。さらに、非導通状態（オフ状態）において、ｎ型トランジスター３３０−３のオフ電流は、ｎ型トランジスター３３０−１及びｎ型トランジスター３３０−２のオフ電流よりも小さくなっている。このため、非導通状態（オフ状態）において、ｎ型トランジスター３３０−３を介して流れる第１配線３２１−３と第２配線３２２−３との間のリーク電流は、ｎ型トランジスター３３０−１を介して流れる第１配線３２１−１と第２配線３２２−１との間のリーク電流、及びｎ型トランジスター３３０−２を介して流れる第１配線３２１−２と第２配線３２２−２との間のリーク電流よりも小さくなる。このように第３静電気保護回路３０３のオフ電流が小さいので、第３静電気保護回路３０３を配置しても配線間のリーク電流の増加、すなわち液晶装置１００における消費電流の増加が抑制される。

【0128】

液晶装置１００の非動作時には、第１配線３２１−１，３２１−２，３２１−３、第２配線３２２−１，３２２−２，３２２−３、及び第３配線３２３−１，３２３−２，３２３−３は、電位が確定しないフローティング状態になる。
なお、上述したように付加容量７０，７５を大容量化するために、付加容量７０，７５を構成する誘電体層７２が薄膜化され、付加容量７０，７５は静電気の影響を受けやすくなっている。このため、本実施形態では、液晶装置１００の非動作時において、付加容量７０，７５に回復不能な静電ダメージを生じにくくすることが重要である。

【0129】

図１０（ａ）に示すように、第１静電気保護回路３０１では、静電気によって正の電荷ＰＣが外部回路接続端子１０２に付加されると、正の電荷ＰＣは配線９６，９７（映像信号線９６、共通電極配線９７）を介して第１配線３２１−１の側に流れ、ゲート３１３−１ａはドレイン３１５−１に対して負の電位を有するようになり、ｐ型トランジスター３１０−１は導通状態となる。このため、第１配線３２１−１に付加された正の電荷ＰＣは、導通状態となったｐ型トランジスター３１０−１及び第３配線３２３−１を介して、高電位電源配線ＶＤＤの側に放電（分配）される。

【0130】

さらに、ゲート３３３−１ａもドレイン３３５−１に対して負の電位を有し、ｎ型トランジスター３３０−１は、図９における領域Ｄの電気特性で動作するようになる。すなわち、ｎ型トランジスター３３０−１は、ゲート３３３−１ａにより低い負の電位が印加された状態となり、ホットキャリアによるオフ電流が流れるようになる。このため、第１配線３２１−１に付加された正の電荷ＰＣは、導通状態となったｎ型トランジスター３３０−１及び第２配線３２２−１を介して、低電位電源配線ＶＳＳの側にも放電（分配）される。

【0131】

このように、第１静電気保護回路３０１では、静電気によって正の電荷ＰＣが付加されると、ｐ型トランジスター３１０−１及びｎ型トランジスター３３０−１の両方が導通状態となり、第１配線３２１−１に付加された正の電荷ＰＣを高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの両側に放電することができる。従って、ｐ型トランジスター３１０−１だけが導通状態となる場合と比べて、静電気による正の電荷ＰＣをより迅速に放電し、静電気による正の電荷ＰＣの影響をより強く抑制することができる。よって、静電気によって付加された正の電荷ＰＣによる配線９６，９７の電位変動が小さくなり、配線９６，９７に電気的に接続されている付加容量７０，７５に回復不能な静電ダメージ（例えば、静電破壊）が生じにくくなる。
すなわち、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。

【0132】

図１０（ｂ）に示すように、第２静電気保護回路３０２では、静電気によって正の電荷ＰＣが外部回路接続端子１０２に付加されると、正の電荷ＰＣは配線９６，９７を介して第１配線３２１−２の側に流れ、ゲート３１３−２ａはドレイン３１５−２に対して負の電位を有するようになり、ｐ型トランジスター３１０−２は導通状態となる。このため、第１配線３２１−２に付加された正の電荷ＰＣは、導通状態となったｐ型トランジスター３１０−２及び第３配線３２３−２を介して、高電位電源配線ＶＤＤの側に放電（分配）される。

【0133】

さらに、ゲート３３３−２ａもドレイン３３５−２に対して負の電位を有する。ｎ型トランジスター３３０−２は、図９における領域Ｄの電気特性で動作するようになる。すなわち、ｎ型トランジスター３３０−２は、ゲート３３３−２ａにより低い負の電位が印加された状態となり、ホットキャリアによるオフ電流が流れるようになる。このため、第１配線３２１−２に付加された正の電荷ＰＣは、導通状態となったｎ型トランジスター３３０−２及び第２配線３２２−２を介して、低電位電源配線ＶＳＳの側にも放電（分配）される。

【0134】

このように、第２静電気保護回路３０２では、静電気によって正の電荷ＰＣが付加されると、ｐ型トランジスター３１０−２及びｎ型トランジスター３３０−２の両方が導通状態となり、正の電荷ＰＣを高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの両側に放電することができる。従って、ｐ型トランジスター３１０−２だけが導通状態となる場合と比べて、静電気による正の電荷ＰＣをより迅速に放電することができ、静電気によって印加された正の電荷ＰＣの影響をより強く抑制することができる。よって、静電気によって付加された正の電荷ＰＣによる配線９６，９７の電位変動が小さくなり、配線９６，９７に電気的に接続されている付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなる。
すなわち、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。

【0135】

図１０（ｃ）に示すように、第３静電気保護回路３０３では、静電気によって正の電荷ＰＣが外部回路接続端子１０２に付加されると、正の電荷ＰＣは配線９２，９５（データ線駆動回路用信号配線９２、走査線駆動回路用信号配線９５）を介して第１配線３２１−３の側に流れ、ゲート３１３−３ａはドレイン３１５−３に対して負の電位を有するようになり、ｐ型トランジスター３１０−３は導通状態となる。このため、負の電荷ＮＣは、導通状態となったｐ型トランジスター３１０−３及び第３配線３２３−３を介して、高電位電源配線ＶＤＤの側に放電（分配）される。

【0136】

一方、ｎ型トランジスター３３０−３は、両側ＬＤＤ構造のトランジスターであり、ホットキャリアの影響が抑制されているので、ゲート３３３−３ａにより低い負の電位が印加されてもオフ電流は増加せず、非導通状態となる（図９参照）。

【0137】

このように、第３静電気保護回路３０３では、ｐ型トランジスター３１０−３だけが導通状態となり、第１配線３２１−３に付加された正の電荷ＰＣは、導通状態となったｐ型トランジスター３１０−３及び第３配線３２３−３を介して、高電位電源配線ＶＤＤの側に放電される。よって、静電気によって付加された正の電荷ＰＣによる配線９２，９５の電位変動が小さくなり、配線９２，９５に電気的に接続されている付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなる。
すなわち、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。

【0138】

図１１（ａ）に示すように、第１静電気保護回路３０１では、静電気によって負の電荷ＮＣが外部回路接続端子１０２に付加されると、負の電荷ＮＣは配線９６，９７（映像信号線９６、共通電極配線９７）を介して第１配線３２１−１の側に流れ、ゲート３１３−１ａはドレイン３１５−１に対して正の電位を有し、ｐ型トランジスター３１０−１は非導通状態となる。ゲート３３３−１ａはドレイン３３５−１に対して正の電位を有し、ｎ型トランジスター３３０−１は導通状態となる。このため、第１配線３２１−１に付加された負の電荷ＮＣは、導通状態となったｎ型トランジスター３３０−１及び第２配線３２２−１を介して、低電位電源配線ＶＳＳの側に放電（分配）される。よって、静電気によって付加された負の電荷ＮＣによる配線９６，９７の電位変動が小さくなり、配線９６，９７に電気的に接続されている付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなる。
よって、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。

【0139】

図１１（ｂ）に示すように、第２静電気保護回路３０２において、静電気によって負の電荷ＮＣが外部回路接続端子１０２に付加されると、負の電荷ＮＣは配線９６，９７を介して第１配線３２１−２の側に流れ、ゲート３１３−２ａはドレイン３１５−２に対して正の電位を有し、ｐ型トランジスター３１０−２は非導通状態となる。ゲート３３３−２ａはドレイン３３５−２に対して正の電位を有し、ｎ型トランジスター３３０−２は導通状態となる。このため、第１配線３２１−２に付加された負の電荷ＮＣは、導通状態となったｎ型トランジスター３３０−２及び第２配線３２２−２を介して、低電位電源配線ＶＳＳの側に放電（分配）される。よって、静電気によって付加された負の電荷ＮＣによる配線９６，９７の電位変動が小さくなり、配線９６，９７に電気的に接続されている付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなる。
すなわち、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。

【0140】

図１１（ｃ）に示すように、第３静電気保護回路３０３において、静電気によって負の電荷ＮＣが外部回路接続端子１０２に付加されると、負の電荷ＮＣは配線９２，９５（データ線駆動回路用信号配線９２、走査線駆動回路用信号配線９５）を介して第１配線３２１−３の側に流れ、ゲート３１３−３ａはドレイン３１５−３に対して正の電位を有し、ｐ型トランジスター３１０−３は非導通状態となる。ゲート３３３−３ａはドレイン３３５−３に対して正の電位を有し、ｎ型トランジスター３３０−３は導通状態となる。このため、第１配線３２１−２に付加された負の電荷ＮＣは、導通状態となったｎ型トランジスター３３０−３及び第３配線３２３−３を介して、低電位電源配線ＶＳＳの側に放電（分配）される。よって、静電気によって付加された負の電荷ＮＣによる配線９２，９５の電位変動が小さくなり、配線９２，９５に電気的に接続されている付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなる。
すなわち、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。

【0141】

以上述べたように、本実施形態では以下の効果を得ることができる。
１）第１静電気保護回路３０１に配置されているｎ型トランジスター３３０−１、及び第２静電気保護回路３０２に配置されているｎ型トランジスター３３０−２では、半導体層３３１−１，３３１−２のチャネルとなる側（チャネル領域３３１−１ａ，３３１−２ａ）と、ドレインとなる側（高濃度ドレイン領域３３１−１ｅ，３３１−２ｅ）との間に低濃度不純物領域を設けていないため、ゲート３３３−１ａ，３３３−２ａにより低い負の電位を印加すると、ドレイン３３５−１，３３５−２の近傍が高電界領域となる。この高電界領域によってホットキャリアが発生し、当該ホットキャリアによってソース３１４−１，３１４−２とドレイン３１５−１，３１５−２との間に電流（オフ電流）が流れるようになる。すなわち、ｎ型トランジスター３３０−１及びｎ型トランジスター３３０−２は、ゲート３３３−１ａ，３３３−２ａに正の電位を印加した場合と、ゲート３３３−１ａ，３３３−２ａにより低い負の電位を印加した場合との両方で、ソース３３４−１，３３４−２とドレイン３３５−１，３３５−２との間に電流が流れるようになる。

【0142】

２）第３静電気保護回路３０３に配置されているｎ型トランジスター３３０−３は、半導体層３３１−３のチャネルとなる側（チャネル領域３３１−３ａ）と、ドレインとなる側（高濃度ドレイン領域３３１−３ｅ）との間に低濃度不純物領域（低濃度ドレイン領域３３１−３ｃ）が設けられているので、ホットキャリアの影響が抑制され、ゲート３３３−３ａにより低い負の電位を印加した場合でもオフ電流の増加が抑制される。さらに、チャネル領域３３１−３ａの両側に低濃度不純物領域（高抵抗領域）を設けることで、ｎ型トランジスター３３０−１及びｎ型トランジスター３３０−２と比べて電流が流れる部分の抵抗が大きくなり、オフ電流が小さくなる。従って、ｎ型トランジスター３３０−３を介して流れる第１配線３２１−３と第２配線３２２−３との間のリーク電流は、ｎ型トランジスター３３０−１を介して流れる第１配線３２１−１と第２配線３２２−１との間のリーク電流、及びｎ型トランジスター３３０−２を介して流れる第１配線３２１−２と第２配線３２２−２との間のリーク電流よりも小さくなる。よって、第３静電気保護回路３０３を設けることによる液晶装置１００の消費電流の増加が抑制される。

【0143】

３）第１静電気保護回路３０１及び第２静電気保護回路３０２では、第１配線３２１−１，３２１−２に付加された静電気に起因する正の電荷ＰＣによって、ゲート３１３−１ａ，３１３−２ａ，３３３−１ａ，３３３−２ａに負の電位が印加されると、ｐ型トランジスター３１０−１，３１０−２及びｎ型トランジスター３３０−１，３３０−２の両方が導通状態となり、第１配線３２１−１，３２１−２に付加された正の電荷ＰＣを高電位電源配線ＶＤＤ及び低電位電源配線ＶＳＳの両側に放電することができる。従って、静電気に起因する正の電荷によってｐ型トランジスター５０４だけが導通状態となる公知技術（特開２００６−１８１６５号公報）の静電気保護回路５００（図１３参照）と比べて、正の電荷ＰＣの放電能力（除電能力）に優れ、静電気に起因する正の電荷ＰＣによる配線９６，９７（映像信号線９６、共通電極配線９７）の電位変動をより小さくし、配線９６，９７に電気的に接続されている付加容量７０，７５などに静電ダメージ（例えば、静電破壊）をより生じにくくすることができる。
すなわち、付加容量７０，７５を構成する誘電体層７２を薄膜化しても、付加容量７０，７５に回復不能な静電ダメージが生じにくくなる。従って、付加容量７０を大容量化し、画素電極９ａにおける電位保持特性を高めることで、本実施形態に係る液晶装置１００では高品位な表示が提供される。

【0144】

（実施形態２）
「電子機器」
図１２は、電子機器としての投射型表示装置（液晶プロジェクター）の構成を示す概略図である。図１２に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

【0145】

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

【0146】

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

【0147】

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

【0148】

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

【0149】

液晶ライトバルブ１２１０，１２２０，１２３０には、上述した液晶装置１００が適用されている。液晶装置１００は、静電気保護回路３０１，３０２，３０３を有し、半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４など）や付加容量７０，７５などに静電ダメージ（例えば、静電破壊）が生じにくくなっている。従って、当該液晶装置１００が適用された投射型表示装置１０００は、静電気の影響を受けにくく、高い信頼性を有する。

【0150】

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う液晶装置及び該液晶装置を適用する電子機器もまた本発明の技術的範囲に含まれるものである。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

【0151】

（変形例１）
第１静電気保護回路３０１、第２静電気保護回路３０２、及び第３静電気保護回路３０３は、液晶装置１００に適用させることに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置に適用させることができる。第１静電気保護回路３０１、第２静電気保護回路３０２、及び第３静電気保護回路３０３によって、静電気の影響を受けにくい高い信頼性の発光装置を提供することができる。

【0152】

さらに、第１静電気保護回路３０１、第２静電気保護回路３０２、及び第３静電気保護回路３０３は、半導体回路を有する電子デバイスに適用させてもよい。例えば、半導体基板に形成したＭＯＳトランジスターで構成された集積回路における静電気保護回路も本発明の適用範囲である。

【0153】

（変形例２）
静電気保護回路３０１，３０２，３０３（第１静電気保護回路３０１、第２静電気保護回路３０２、第３静電気保護回路３０３）は、第２配線３２２−１，３２２−２，３２２−３、第２配線３２２−１，３２２−２，３２２−３の電位よりも高い電位の第１配線３２１−１，３２１−２，３２１−３、及び第１配線３２１−１，３２１−２，３２１−３の電位よりも高い電位の第３配線３２３−１，３２３−２，３２３−３に接続すればよく、このような電位が供給されている配線が存在すれば、静電気保護回路３０１，３０２，３０３を液晶装置（電気光学装置）の任意の場所に配置することができる。

【0154】

具体的には、実施形態１では、静電気保護回路３０１，３０２，３０３は、外部回路接続端子１０２と半導体回路（データ線駆動回路１０１、サンプリング回路７、走査線駆動回路１０４）との間の配線９２，９５，９６，９７に配置（接続）されていたが、これに限定されない。例えば、静電気保護回路３０１，３０２，３０３の内部の配線に配置（接続）してもよいし、静電気保護回路３０１，３０２，３０３を半導体回路と表示領域Ｅとの間の配線に配置（接続）してもよい。

【0155】

さらに、実施形態１では、第２配線３２２−１，３２２−２，３２２−３を低電位電源配線ＶＳＳに接続し、第３配線３２３−１，３２３−２，３２３−３を高電位電源配線ＶＤＤに接続し、第１配線３２１−１，３２１−２，３２１−３を低電位電源配線ＶＳＳの電位と高電位電源配線ＶＤＤとの間の電位が供給されている配線９２，９５，９６，９７に接続したが、これに限定されない。例えば、配線９２，９５，９６，９７のうち、最も低い電位が供給されている配線を上記第２配線３２２−１，３２２−２，３２２−３に接続し、最も高い電位が供給されている配線を上記第３配線３２３−１，３２３−２，３２３−３に接続し、他の配線を上記第１配線３２１−１，３２１−２，３２１−３に接続する構成であってもよい。

【0156】

（変形例３）
実施形態１に係る液晶装置１００が適用される電子機器は、実施形態２の投射型表示装置１０００に限定されない。例えば、投射型表示装置１０００の他に、投射型のＨＵＤ（ヘッドアップディスプレイ）、ＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、ＰＯＳなどの情報端末機器、及び電子手帳などの電子機器に、実施形態１に係る液晶装置を適用させることができる。

【符号の説明】

【0157】

９１…データ線駆動回路用電源配線、９２…データ線駆動回路用信号配線、９４…走査線駆動回路用電源配線、９５…走査線駆動回路用信号配線、９６…映像信号線、９７…共通電極配線、１００…液晶装置、１０１…データ線駆動回路、１０２…外部回路接続端子、１０４…走査線駆動回路、３０１…第１静電気保護回路、３２１−１…第１配線、３２２−１…第２配線、３２３−１…第３配線、３１０−１…ｐ型トランジスター、３１３−１…ゲート電極、３１３−１ａ…ゲート、３１４−１…ソース、３１５−１…ドレイン、３３０−１…ｎ型トランジスター、３３３−１…ゲート電極、３３３−１ａ…ゲート、３３４−１…ソース、３３５−１…ドレイン、３０２…第２静電気保護回路、３０３…第３静電気保護回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】