特許 6237310 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6237310

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H03K 19/00 20060101AFI20171120BHJP

   H01L 21/822 20060101ALI20171120BHJP

   H01L 27/04 20060101ALI20171120BHJP

   H03K 5/14 20140101ALI20171120BHJP

   G01R 31/28 20060101ALI20171120BHJP

【ＦＩ】

   H03K19/00 220

   H01L27/04 T

   H01L27/04 G

   H03K5/14

   G01R31/28 V

【請求項の数】4

【全頁数】15

(21)【出願番号】特願2014-26629(P2014-26629)

(22)【出願日】2014年2月14日

(65)【公開番号】特開2015-154266(P2015-154266A)

(43)【公開日】2015年8月24日

【審査請求日】2017年1月17日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】佐方 剛

【審査官】 齋藤 正貴

(56)【参考文献】

【文献】 特開２０１３−１２０８３６（ＪＰ，Ａ）

【文献】 特開２０１１−１６６２２２（ＪＰ，Ａ）

【文献】 特開２００８−１８０６３５（ＪＰ，Ａ）

【文献】 特開２００８−３１１７６７（ＪＰ，Ａ）

【文献】 特開平０６−２１６７２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／００

Ｇ０１Ｒ ３１／２８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０３Ｋ ５／１４

(57)【特許請求の範囲】

【請求項1】

複数の被測定回路のバッファが直列接続された第１のバッファ回路と、
前記第１のバッファ回路が有するバッファと同じ数の被測定回路のバッファが直列接続された第２のバッファ回路と、
前記第１のバッファ回路の入力と第２の出力端子とが接続され、前記第１のバッファ回路の出力と第１の入力端子とが接続され、前記第２のバッファ回路の入力と第１の出力端子とが接続され、前記第２のバッファ回路の出力と第２の入力端子とが接続され、第１の動作設定時には、前記第１の入力端子に入力される信号と同じ論理の信号を前記第１の出力端子から出力するとともに前記第２の入力端子に入力される信号とは異なる論理の信号を前記第２の出力端子から出力し、第２の動作設定時には、発振動作の開始時に前記第１の出力端子と前記第２の出力端子とから異なる論理の信号を同時に出力し、かつ前記第１の入力端子に入力される信号と同じ論理の信号を前記第１の出力端子から出力するとともに前記第２の入力端子に入力される信号と同じ論理の信号を前記第２の出力端子から出力する制御回路とを有することを特徴とする半導体集積回路。

【請求項2】

前記制御回路から出力される信号のパルス数をカウントするカウンタ回路を有することを特徴とする請求項１に記載の半導体集積回路。

【請求項3】

前記第１の動作設定時に取得される前記被測定回路の遅延特性情報及び前記第２の動作設定時に取得される前記被測定回路の遅延特性情報に基づいて決定された電圧を前記半導体集積回路の内部回路に供給するチャージポンプ回路を有することを特徴とする請求項１又は２に記載の半導体集積回路。

【請求項4】

前記第１のバッファ回路及び前記第２のバッファ回路は、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とが同じ遅延回路を複数有することを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路は、動作速度や回路面積だけでなく、消費電力も重要な要素の１つであり、低消費電力化が求められるようになってきている。半導体集積回路の消費電力を改善するために、半導体集積回路のプロセスばらつきや使用状況に応じて制御を行う技術がある。例えば、半導体集積回路に供給する電源電圧を制御するＡＳＶ（Adaptive Supply Voltage）、バックバイアスを制御するＡＢＢ（Adaptive Body Bias）、動作周波数及び電源電圧を動的に制御するＤＶＦＳ（Dynamic Voltage Frequency Scaling）等の技術がある。

【0003】

半導体集積回路のプロセスばらつきや使用状況に応じた制御は、センス回路等を用いて半導体集積回路の状態を読み取ることで適切に行うことが可能になる。前述のような低消費電力化技術を適用する場合、半導体集積回路の遅延特性情報は重要であり、半導体集積回路の動作余裕度や速度制御可能な許容値を遅延特性情報から決定することができる。半導体集積回路の遅延特性情報を取得する方法として、リングオシレータを用いる方法（例えば、特許文献１参照）やバッファリングを用いる方法（例えば、特許文献２参照）が知られている。

【0004】

リングオシレータを用いる方法では、被測定回路を用いてリングオシレータを構成して、所定の期間における発振回数を測定する。測定された発振回数に基づいて算出される周波数から、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和が、被測定回路の遅延特性情報として取得することが可能である。なお、ローレベルの信号入力時の遅延時間とは、入力信号がハイレベルからローレベルに変化したときの遅延時間であり、ハイレベルの信号入力時の遅延時間とは、入力信号がローレベルからハイレベルに変化したときの遅延時間である。しかし、リングオシレータを用いる方法では、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とを精度良く分けることはできない。

【0005】

また、バッファリングを用いる方法では、図８（Ａ）に示すように、複数の被測定回路のバッファ２００をリング状に直列接続してバッファリングを構成する。そして、例えばバッファリングにおけるノードＮＤＡをローレベルに固定し、ノードＮＤＡに対して半周分離れたノードＮＤＢをハイレベルに固定した状態から、その状態を同時に解除して発振を開始させる。ここで、例えば被測定回路であるバッファ２００でのローレベルの信号入力時の遅延時間がハイレベルの信号入力時の遅延時間より短い場合、バッファリングのある１つのノードで信号を観測すると、図８（Ｂ）に示すように、ローレベル周りの遅延時間ＤＬＬがハイレベル周りの遅延時間ＤＬＨより短い。その結果、波形が潰れてハイレベルである期間が徐々に短くなっていき（図８（Ｂ）の２１０参照）、ある回数発振した後に発振が止まる。

【0006】

このようにバッファリングを用いる方法では、遅延時間の差によって発振が止まるまでの発振回数を測定するとともに、発振が止まったときの信号レベルを取得することで、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比が、被測定回路の遅延特性情報として取得することが可能である。例えば、Ｎ回発振して最終的にハイレベルに固定されていた場合、バッファリングにおいて、ローレベルの信号がＮ周したときに、ハイレベルの信号が（Ｎ＋１／２）周したこととなり、ハイレベル周りのほうが速く、ローレベルの信号及びハイレベルの信号のスピード比はＮ：（Ｎ＋１／２）であることがわかる。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１０−８７２７５号公報

【特許文献2】特開２０１１−１６６２２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

前述したリングオシレータを用いる方法では、被測定回路の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和を取得することが可能である。また、バッファリングを用いる方法では、被測定回路の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比を取得することが可能である。しかしながら、被測定回路の遅延特性情報として、ローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を取得することはできなかった。

【0009】

本発明の目的は、回路面積の増大を抑制しつつ、被測定回路におけるローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を取得できるようにすることにある。

【課題を解決するための手段】

【0010】

半導体集積回路の一態様は、複数の被測定回路のバッファが直列接続された第１のバッファ回路と、第１のバッファ回路が有するバッファと同じ数の被測定回路のバッファが直列接続された第２のバッファ回路と、第１のバッファ回路の入力と第２の出力端子とが接続され、第１のバッファ回路の出力と第１の入力端子とが接続され、第２のバッファ回路の入力と第１の出力端子とが接続され、第２のバッファ回路の出力と第２の入力端子とが接続された制御回路とを有する。制御回路は、第１の動作設定時には、第１の入力端子に入力される信号と同じ論理の信号を第１の出力端子から出力するとともに第２の入力端子に入力される信号とは異なる論理の信号を第２の出力端子から出力し、第２の動作設定時には、発振動作の開始時に第１の出力端子と第２の出力端子とから異なる論理の信号を同時に出力し、かつ第１の入力端子に入力される信号と同じ論理の信号を第１の出力端子から出力するとともに第２の入力端子に入力される信号と同じ論理の信号を第２の出力端子から出力する。

【発明の効果】

【0011】

開示の半導体集積回路は、リングオシレータとしての回路機能とバッファリングとしての回路機能とを切り替えて実現することができ、１つの回路で、被測定回路におけるローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間の和、及びその比を取得することができる。これにより、回路面積の増大を抑制しつつ、被測定回路におけるローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を取得することが可能になる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施形態における半導体集積回路の構成例を示す図である。

【図2】本実施形態における制御回路の構成例を示す図である。

【図3】本実施形態における半導体集積回路の動作例を示す図である。

【図4】本実施形態における被測定回路の例を示す図である。

【図5】本実施形態における被測定回路の例を示す図である。

【図6】本発明の第２の実施形態における半導体集積回路の構成例を示す図である。

【図7】ＡＢＢシステムに適用した例を示す図である。

【図8】バッファリングを用いた遅延特性情報の取得方法を説明するための図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態を図面に基づいて説明する。

【0014】

前述したように、リングオシレータを用いる方法では、被測定回路の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和を取得することが可能である。また、バッファリングを用いる方法では、被測定回路の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比を取得することが可能である。

【0015】

リングオシレータを用いる方法によって取得されるローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びバッファリングを用いる方法によって取得されるローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比を用いれば、ローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を取得することは可能である。しかしながら、遅延特性情報を取得するための試験用回路として、被測定回路を用いたリングオシレータ及びバッファリングを別々に半導体集積回路に形成すると、回路面積が大きくなってしまう。

【0016】

そこで、以下に説明する本発明の実施形態では、１つの回路を、被測定回路を用いたリングオシレータ及びバッファリングに切り替えられるようにする。これにより、１つの回路で、被測定回路の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を取得可能にし、回路面積の増大を抑制しつつ、ローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を取得できるようにする。

【0017】

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態における半導体集積回路の構成例を示す図である。第１の実施形態における半導体集積回路は、制御回路１０、複数のバッファ２０、及びパルスカウンタ３０を有する。バッファ２０のそれぞれは、被測定回路であり、入力された信号と同じ論理の信号を出力する。

【0018】

複数の被測定回路のバッファ２０が直列接続された第１のバッファ回路２１の入力（第１のバッファ回路２１における初段のバッファ２０の入力端子）と制御回路１０の第２の出力端子ＯＵＴ２とが接続される。また、第１のバッファ回路２１の出力（第１のバッファ回路２１における最終段のバッファ２０の出力端子）と制御回路１０の第１の入力端子ＩＮ１とが接続される。

【0019】

同様に、複数の被測定回路のバッファ２０が直列接続された第２のバッファ回路２２の入力（第２のバッファ回路２２における初段のバッファ２０の入力端子）と制御回路１０の第１の出力端子ＯＵＴ１とが接続される。また、第２のバッファ回路２２の出力（第２のバッファ回路２２における最終段のバッファ２０の出力端子）と制御回路１０の第２の入力端子ＩＮ２とが接続される。ここで、第２のバッファ回路２２が有するバッファ２０の数は、第１のバッファ回路２１が有するバッファ２０の数と同じである。

【0020】

制御回路１０は、第１の動作設定時には、第１の入力端子ＩＮ１に入力された信号と同じ論理の信号を第１の出力端子ＯＵＴ１から出力する。すなわち、制御回路１０は、第１の動作設定時には、第１の入力端子ＩＮ１にローレベルの信号が入力された場合には第１の出力端子ＯＵＴ１からローレベルの信号を出力し、第１の入力端子ＩＮ１にハイレベルの信号が入力された場合には第１の出力端子ＯＵＴ１からハイレベルの信号を出力する。また、制御回路１０は、第１の動作設定時には、第２の入力端子ＩＮ２に入力された信号と異なる論理の信号（論理反転した信号）を第２の出力端子ＯＵＴ２から出力する。すなわち、制御回路１０は、第１の動作設定時には、第２の入力端子ＩＮ２にローレベルの信号が入力された場合には第２の出力端子ＯＵＴ２からハイレベルの信号を出力し、第２の入力端子ＩＮ２にハイレベルの信号が入力された場合には第２の出力端子ＯＵＴ２からローレベルの信号を出力する。

【0021】

制御回路１０は、第２の動作設定時には、第１の入力端子ＩＮ１に入力された信号と同じ論理の信号を第１の出力端子ＯＵＴ１から出力するとともに、第２の入力端子ＩＮ２に入力された信号と同じ論理の信号を第２の出力端子ＯＵＴ２から出力する。このようにして、第１の動作設定時には、回路全体が負の論理になるようにし、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２によってリングオシレータとしての回路機能を実現する。また、第２の動作設定時には、回路全体が正の論理になるようにし、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２によってバッファリングとしての回路機能を実現する。

【0022】

制御回路１０は、第１の入力端子ＩＮ１に入力された信号に基づく出力信号（例えば、第１の入力端子ＩＮ１に入力された信号を論理反転した信号）を第３の出力端子ＯＵＴ３から出力する。パルスカウンタ３０は、制御回路１０の第３の出力端子ＯＵＴ３から出力された出力信号を受けてパルス数をカウントするカウンタ回路である。

【0023】

図２は、本実施形態における制御回路１０の構成例を示す図である。制御回路１０は、否定論理積演算回路（ＮＡＮＤ回路）１０１〜１０７、否定論理和演算回路（ＮＯＲ回路）１０８、１０９、インバータ１１０、１１１、及び負荷容量ＬＤを有する。

【0024】

ＮＡＮＤ回路１０１は、Ａ入力端子が制御回路１０の第１の入力端子ＩＮ１に接続され、Ｂ入力端子が高電位側内部電源（電圧ＶＤＤＩ）に接続される。ＮＡＮＤ回路１０２は、Ａ入力端子がＮＡＮＤ回路１０１の出力端子に接続され、Ｂ入力端子がＮＯＲ回路１０８の出力端子に接続され、出力端子が制御回路１０の第１の出力端子ＯＵＴ１に接続される。

【0025】

ＮＡＮＤ回路１０３は、Ａ入力端子が制御回路１０の第２の入力端子ＩＮ２に接続され、Ｂ入力端子が高電位側内部電源（電圧ＶＤＤＩ）に接続される。ＮＡＮＤ回路１０４は、Ａ入力端子がＮＡＮＤ回路１０３の出力端子に接続され、Ｂ入力端子が制御回路１０の論理制御端子ＬＣＴＬに接続される。ＮＡＮＤ回路１０５は、Ａ入力端子がＮＡＮＤ回路１０６の出力端子に接続され、Ｂ入力端子がＮＡＮＤ回路１０４の出力端子に接続され、出力端子が制御回路１０の第２の出力端子ＯＵＴ２に接続される。ＮＡＮＤ回路１０６は、Ａ入力端子が制御回路１０の第２の入力端子ＩＮ２に接続され、Ｂ入力端子がＮＯＲ回路１０９の出力端子に接続される。

【0026】

ＮＡＮＤ回路１０７は、Ａ入力端子が制御回路１０の第２の入力端子ＩＮ２に接続され、Ｂ入力端子が高電位側内部電源（電圧ＶＤＤＩ）に接続される。インバータ１１１は、入力端子がＮＡＮＤ回路１０７の出力端子に接続され、出力端子が制御回路１０の第３の出力端子ＯＵＴ３に接続される。したがって、制御回路１０の第３の出力端子ＯＵＴ３からは、ＮＡＮＤ回路１０７及びインバータ１１１を介して、第１の入力端子ＩＮ１に入力された信号と同じ論理の信号が出力される。

【0027】

ＮＯＲ回路１０８は、Ａ入力端子がインバータ１１０の出力端子に接続され、Ｂ入力端子が低電位側内部電源（電圧ＶＳＳＩ）に接続される。ＮＯＲ回路１０９は、Ａ入力端子がインバータ１１０の出力端子に接続され、Ｂ入力端子が制御回路１０の論理制御端子ＬＣＴＬに接続される。インバータ１１０は、入力端子が制御回路１０の発振制御端子ＥＮに接続される。

【0028】

論理制御端子ＬＣＴＬは、第１の動作設定とするか、第２の動作設定とするかを切り替える論理制御信号ＬＣＴＬが入力される端子である。本実施形態では、論理制御信号ＬＣＴＬがハイレベルである場合、制御回路１０、第１のバッファ回路２２、及び第２のバッファ回路２２の回路全体を負の論理になるように、制御回路１０が第１の動作設定とされる。また、論理制御信号ＬＣＴＬがローレベルである場合、制御回路１０、第１のバッファ回路２２、及び第２のバッファ回路２２の回路全体を正の論理になるように、制御回路１０が第２の動作設定とされる。

【0029】

発振制御端子ＥＮは、制御回路１０、第１のバッファ回路２２、及び第２のバッファ回路２２による発振動作を行うか否かを制御する発振制御信号ＥＮが入力される端子である。本実施形態では、発振制御信号ＥＮがハイレベルである場合、制御回路１０、第１のバッファ回路２２、及び第２のバッファ回路２２による発振動作が行われ、発振制御信号ＥＮがローレベルである場合、発振動作が行われないものとする。

【0030】

図２に示した制御回路１０は、論理制御信号ＬＣＴＬがハイレベルであり、かつ発振制御信号ＥＮがハイレベルである場合、第１の動作設定で発振動作を行う。このとき、第１の出力端子ＯＵＴ１からは、ＮＡＮＤ回路１０１、１０２を介して、第１の入力端子ＩＮ１に入力された信号と同じ論理の信号が出力される。第２の出力端子ＯＵＴ２からは、ＮＡＮＤ回路１０３、１０４、１０５を介して、第２の入力端子ＩＮ２に入力された信号とは異なる論理の信号（論理反転した信号）が出力される。

【0031】

また、制御回路１０は、論理制御信号ＬＣＴＬがハイレベルであり、かつ発振制御信号ＥＮがローレベルである場合、第１の動作設定であるが発振動作を行わない。このとき、第１の出力端子ＯＵＴ１からは、インバータ１１０、ＮＯＲ回路１０８、及びＮＡＮＤ回路１０２により、固定されたハイレベルの信号が出力される。第２の出力端子ＯＵＴ２からは、ＮＡＮＤ回路１０３、１０４、１０５を介して、第２の入力端子ＩＮ２に入力された信号とは異なる論理の信号（論理反転した信号）が出力される。

【0032】

制御回路１０は、論理制御信号ＬＣＴＬがローレベルであり、かつ発振制御信号ＥＮがハイレベルである場合、第２の動作設定で発振動作を行う。このとき、第１の出力端子ＯＵＴ１からは、ＮＡＮＤ回路１０１、１０２を介して、第１の入力端子ＩＮ１に入力された信号と同じ論理の信号が出力される。第２の出力端子ＯＵＴ２からは、ＮＡＮＤ回路１０６、１０５を介して、第２の入力端子ＩＮ２に入力された信号と同じ論理の信号が出力される。

【0033】

また、制御回路１０は、論理制御信号ＬＣＴＬがローレベルであり、かつ発振制御信号ＥＮがローレベルである場合、第２の動作設定であるが発振動作を行わない。このとき、第１の出力端子ＯＵＴ１からは、インバータ１１０、ＮＯＲ回路１０８、及びＮＡＮＤ回路１０２により、固定されたハイレベルの信号が出力される。第２の出力端子ＯＵＴ２からは、インバータ１１０、ＮＯＲ回路１０９、及びＮＡＮＤ回路１０４、１０６、１０５により、固定されたローレベルの信号が出力される。

【0034】

ここで、第２の動作設定（正の論理）で発振動作を行う場合、第１の入力端子ＩＮ１に入力された信号は、ＮＡＮＤ回路１０１、１０２を介して第１の出力端子ＯＵＴ１から出力され、第２の入力端子ＩＮ２に入力された信号は、ＮＡＮＤ回路１０６、１０５を介して第２の出力端子ＯＵＴ２から出力される。このとき、ＮＡＮＤ回路１０１、１０２におけるＡ入力端子を使用して、第１の入力端子ＩＮ１から第１の出力端子ＯＵＴ１に信号が伝わるようにし、ＮＡＮＤ回路１０６、１０５におけるＡ入力端子を使用して、第２の入力端子ＩＮ２から第２の出力端子ＯＵＴ２に信号が伝わるようにしている。これにより、第２の動作設定（正の論理）での発振動作では、第１の入力端子ＩＮ１から第１の出力端子ＯＵＴ１までの遅延時間と第２の入力端子ＩＮ２から第２の出力端子ＯＵＴ２までの遅延時間とは等価となる。

【0035】

また、第１の入力端子ＩＮ１から第１の出力端子ＯＵＴ１までの遅延は２段のゲートであり、第２の入力端子ＩＮ２から第２の出力端子ＯＵＴ２までの遅延は２段又は３段のゲートであるので、マルチプレクサ等の回路を用いて切り替える場合よりも遅延時間を低減することができる。

【0036】

なお、図２に示した負荷容量ＬＤは、第２の動作設定（正の論理）での発振動作開始時に、第１の出力端子ＯＵＴ１から出力される信号が変化するタイミングと第２の出力端子ＯＵＴ２から出力される信号が変化するタイミングとを合わせる遅延調整回路である。遅延調整回路としての負荷容量ＬＤにより遅延時間を調整することで、第２の動作設定（正の論理）で発振動作を開始させるときの同時発振が可能になる。なお、図２には、負荷容量ＬＤとしてインバータ１１２を用いた例を示しているが、負荷容量ＬＤとして用いる回路は回路構成等に応じて適宜決定すれば良い。

【0037】

図３は、本実施形態における半導体集積回路の動作例を示す図である。図３には、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２による回路全体が負の論理になるようにして（リングオシレータ）、発振動作を行った後、回路全体が正の論理になるようにして（バッファリング）、発振動作を行う場合の例を示している。

【0038】

リセット信号ＲＳＴにより、制御回路１０、第１のバッファ回路２１、第２のバッファ回路２２、及びパルスカウンタ３０を初期状態にし、時刻ｔ１においてリセット信号ＲＳＴがネゲートされる。このとき、論理制御信号ＬＣＴＬがハイレベルであるので、制御回路１０は、第１の入力端子ＩＮ１に入力される信号と同じ論理の信号を第１の出力端子ＯＵＴ１から出力し、第２の入力端子ＩＮ２に入力される信号とは異なる論理の信号（論理反転した信号）を第２の出力端子ＯＵＴ２から出力する。ただし、時刻ｔ１において、発振制御信号ＥＮはローレベルであるので、第１の出力端子ＯＵＴ１からの出力はハイレベルに固定されている。したがって、第２のバッファ回路２２のバッファの入出力はハイレベルであり、第１のバッファ回路２１のバッファの入出力はローレベルである。

【0039】

次に、時刻ｔ２において、発振制御信号ＥＮがローレベルからハイレベルとされると、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２による発振が開始される。そして、時刻ｔ２から所定の時間が経過した後の時刻ｔ３において、発振制御信号ＥＮがハイレベルからローレベルとされ、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２による発振が停止される。時刻ｔ２から時刻ｔ３までの発振動作における出力信号ＯＵＴ３のパルス数が、パルスカウンタ３０によりカウントされる。なお、カウントされたパルス数は、外部に読み出される、あるいはパルスカウンタ３０に保持される（パルスカウンタ３０に保持する場合、後述するリセット信号ＲＳＴにより初期化されない領域に保持するものとする）。

【0040】

続いて、リセット信号ＲＳＴにより、制御回路１０、第１のバッファ回路２１、第２のバッファ回路２２、及びパルスカウンタ３０を初期状態にするとともに、時刻ｔ４において論理制御信号ＬＣＴＬをローレベルにした後、時刻ｔ５においてリセット信号ＲＳＴがネゲートされる。このとき、論理制御信号ＬＣＴＬがローレベルであるので、制御回路１０は、第１の入力端子ＩＮ１に入力される信号と同じ論理の信号を第１の出力端子ＯＵＴ１から出力し、第２の入力端子ＩＮ２に入力される信号と同じ論理の信号を第２の出力端子ＯＵＴ２から出力する。ただし、時刻ｔ５において、発振制御信号ＥＮはローレベルであるので、第１の出力端子ＯＵＴ１からの出力はハイレベルに固定されており、第２の出力端子ＯＵＴ２からの出力はローレベルに固定されている。したがって、第２のバッファ回路２２のバッファの入出力はハイレベルであり、第１のバッファ回路２１のバッファの入出力はローレベルである。

【0041】

次に、時刻ｔ６において、発振制御信号ＥＮがローレベルからハイレベルとされると、制御回路１０の第１の出力端子ＯＵＴ１からローレベルの信号が出力されるのと同時に、第２の出力端子ＯＵＴ２からハイレベルの信号が出力され、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２による発振が開始される。その後、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２におけるハイレベル周りの遅延時間とローレベル周りの遅延時間との差によって、例えば時刻ｔ７に発振が止まる。時刻ｔ６以降の発振動作における出力信号ＯＵＴ３のパルス数が、パルスカウンタ３０によりカウントされる。なお、カウントされたパルス数は、その後、外部に読み出される。なお、時刻ｔ２から時刻ｔ３までの発振動作におけるパルス数をパルスカウンタ３０に保持した場合には、そのパルス数も読み出される。なお、パルスカウンタ３０からのパルス数の読み出し方法は任意であり、例えばスキャンシフト用のクロックを用いたスキャンシフト動作等によって読み出すようにしても良い。

【0042】

このようにして、本実施形態によれば、回路全体を負の論理になるようにして、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２によりリングオシレータとしての回路機能を実現することで、所定の期間における発振回数を測定することができる。これにより、被測定回路であるバッファ２０の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和を取得することが可能になる。

【0043】

また、本実施形態によれば、回路全体を正の論理になるようにして、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２によりバッファリングとしての回路機能を実現することで、遅延時間の差によって発振が止まるまでの発振回数及び発振が止まったときの信号レベルを測定することができる。これにより、被測定回路であるバッファ２０の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比を取得することが可能になる。

【0044】

すなわち、本実施形態によれば、制御回路１０を制御することで、制御回路１０、第１のバッファ回路２１、及び第２のバッファ回路２２によりリングオシレータとしての回路機能とバッファリングとしての回路機能とを切り替えて実現することができる。したがって、リングオシレータとバッファリングとを別々に設けなくとも、同じ回路で、被測定回路であるバッファ２０の遅延特性情報として、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を取得可能になり、ローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を取得することが可能になる。

【0045】

図４は、本実施形態における被測定回路であるバッファ２０の例を示す図である。図４には、図４（Ａ）に示すようにバッファ２０としてＮＡＮＤ回路１２１とＮＯＲ回路１２２とを用いた例を示している。図４（Ａ）に示した例では、ＮＡＮＤ回路１２１は、Ａ入力端子に高電位側電源（電圧ＶＤＤ）が入力され、Ｂ入力端子にバッファ２０への入力信号が入力される。また、ＮＯＲ回路１２２は、Ａ入力端子に低電位側電源（電圧ＶＳＳ）が入力され、Ｂ出力端子にＮＡＮＤ回路１２１の出力が入力され、出力がバッファ２０からの出力信号として出力される。

【0046】

ここで、ＮＡＮＤ回路１２１は、図４（Ｂ）に示すように、Ｐチャネル型トランジスタＴ１１、Ｔ１４、及びＮチャネル型トランジスタＴ１２、Ｔ１３を有する。Ｐチャネル型トランジスタＴ１１、Ｔ１４は、ソースが高電位側電源（電圧ＶＤＤ）に接続され、ドレインがＮＡＮＤ回路１２１のＹＢ出力端子に接続される。また、Ｐチャネル型トランジスタＴ１１は、ゲートがＮＡＮＤ回路１２１のＡ入力端子に接続され、Ｐチャネル型トランジスタＴ１４は、ゲートがＮＡＮＤ回路１２１のＢ入力端子に接続される。Ｎチャネル型トランジスタＴ１２は、ドレインがＮＡＮＤ回路１２１のＹＢ出力端子に接続され、ソースがＮチャネル型トランジスタＴ１３のドレインに接続され、ゲートがＮＡＮＤ回路１２１のＡ入力端子に接続される。Ｎチャネル型トランジスタＴ１３は、ソースが低電位側電源（電圧ＶＳＳ）に接続され、ゲートがＮＡＮＤ回路１２１のＢ入力端子に接続される。

【0047】

また、ＮＯＲ回路１２２は、図４（Ｃ）に示すように、Ｐチャネル型トランジスタＴ２１、Ｔ２２、及びＮチャネル型トランジスタＴ２３、Ｔ２４を有する。Ｐチャネル側トランジスタＴ２１は、ソースが高電位側電源（電圧ＶＤＤ）に接続され、ドレインがＰチャネル型トランジスタＴ２２のソースに接続され、ゲートがＮＯＲ回路１２２のＢ入力端子に接続される。Ｐチャネル型トランジスタＴ２２は、ドレインがＮＯＲ回路１２２のＹＢ出力端子に接続され、ゲートがＮＯＲ回路１２２のＡ入力端子に接続される。Ｎチャネル型トランジスタＴ２３、Ｔ２４は、ソースが低電位側電源（電圧ＶＳＳ）に接続され、ドレインがＮＯＲ回路１２２のＹＢ出力端子に接続される。また、Ｎチャネル型トランジスタＴ２３は、ゲートがＮＯＲ回路１２２のＡ入力端子に接続され、Ｎチャネル型トランジスタＴ２４は、ゲートがＮＯＲ回路１２２のＢ入力端子に接続される。

【0048】

したがって、図４（Ａ）に示したように、ＮＡＮＤ回路１２１のＡ入力端子に高電位側電源（電圧ＶＤＤ）を入力し、ＮＯＲ回路１２２のＡ入力端子に低電位側電源（電圧ＶＳＳ）を入力すると、バッファに入力される信号がハイレベルからローレベルに変化した場合に、１段のＰチャネル型トランジスタ（Ｔ１４）と１段のＮチャネル型トランジスタ（Ｔ２４）とによる遅延時間を測定することができる。また、バッファに入力される信号がローレベルからハイレベルに変化した場合に、それぞれ縦積みにした２段のＮチャネル型トランジスタ（Ｔ１２、Ｔ１３）と２段のＰチャネル型トランジスタ（Ｔ２１、Ｔ２２）とによる遅延時間を測定することができる。このようにして、トランジスタの単体の遅延や縦積みにしたトランジスタの遅延を測定することが可能になる。

【0049】

また、図５（Ａ）に示すようにインバータ１３１−１、１３１−２を直列接続したバッファ２０の内部に、容量負荷（例では、インバータ１３１−３、１３１−４）を付加することで、１段目のインバータ１３１−１の遅延時間を長くすることで、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタそれぞれの遅延特性を取得することが可能である。図５（Ａ）に示したインバータ１３１のそれぞれは、図５（Ｂ）に示すようにＰチャネル型トランジスタＴ３１及びＮチャネル型トランジスタＴ３２を有する。Ｐチャネル型トランジスタＴ３１は、ソースが高電位側電源（電圧ＶＤＤ）に接続され、ドレインがＮチャネル型トランジスタＴ３２のドレインに接続され、ゲートがインバータ１３１の入力端子に接続される。Ｎチャネル型トランジスタＴ３２は、ソースが低電位側電源（電圧ＶＳＳ）に接続され、ゲートがインバータ１３１の入力端子に接続される。また、Ｐチャネル型トランジスタＴ３１のドレインと、Ｎチャネル型トランジスタＴ３２のドレインとの相互接続点が、インバータ１３１の出力端子に接続される。

【0050】

なお、図４及び図５に示した被測定回路であるバッファ２０の構成は一例であり、これに限定されるものではない。本実施形態における被測定回路であるバッファ２０の回路構成は取得する遅延特性情報等に応じて適宜選択すれば良い。

【0051】

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
前述したように、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比は、発振が止まるまでのパルス数ＮによりＮ：（Ｎ＋１／２）で得られる。そのため、バッファによる被測定回路パスにおいて、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とがほぼ等しい場合には、パルス数Ｎの値が大きくなって十分な精度が得られる。一方、バッファによる被測定回路パスにおいて、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との差が大きい（例えば２倍程度の差がある）場合には、数周で発振が止まってしまいパルス数Ｎが小さく誤差が大きくなってしまう。

【0052】

そこで、以下に説明する第２の実施形態では、被測定回路パスにおけるローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との差が大きい場合、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とが同じ遅延回路を被測定回路パスに多数挿入する。これにより、発振が止まるまでのパルス数を増加させ、取得される遅延特性情報の精度を向上させる。

【0053】

図６は、第２の実施形態における半導体集積回路の構成例を示す図である。図６において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第２の実施形態における半導体集積回路は、制御回路１０、パルスカウンタ３０、複数のバッファ４０、及び複数の遅延回路５０を有する。なお、図６においては、図１に示した第１のバッファ回路及び第２のバッファ回路に相当する構成を簡略化してそれぞれ１つのバッファ４０として図示しているが、図１と同様に複数のバッファが直列接続されている。

【0054】

第１のバッファ回路４１及び第２のバッファ回路４２のそれぞれは、バッファ４０及び複数の遅延回路５０が直列接続されている。第１のバッファ回路４１のバッファ４０は、図１に示した第１のバッファ回路２１に相当する直列接続された複数の被測定回路のバッファを有し、第２のバッファ回路４２のバッファ４０は、図１に示した第２のバッファ回路２２に相当する直列接続された複数の被測定回路のバッファを有する。

【0055】

遅延回路５０は、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とが同じ回路である。遅延回路５０は、例えば図６に示すように、出力配線等による配線負荷も同じになるようにして接続した２つのインバータ５１、５２を有する。ここで、複数の遅延回路５０は、第１のバッファ回路４１及び第２のバッファ回路４２に対して同様に挿入される。

【0056】

被測定回路であるバッファの遅延特性情報の取得は、遅延回路５０を含む回路構成で、第１の実施形態と同様にして、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を取得する。すなわち、制御回路１０、第１のバッファ回路４１、及び第２のバッファ回路４２によりリングオシレータ及びバッファリングとしての回路機能とを切り替えてローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を取得する。

【0057】

また、第１のバッファ回路４１及び第２のバッファ回路４２からバッファ４０を除いた回路構成で、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を取得する。すなわち、第１のバッファ回路４１及び第２のバッファ回路４２を挿入した遅延回路５０だけとした回路構成で、制御回路１０、第１のバッファ回路４１、及び第２のバッファ回路４２によりリングオシレータ及びバッファリングとしての回路機能を切り替えてローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を取得する。

【0058】

このようにして、バッファ４０を含む第１のバッファ回路４１及び第２のバッファ回路４２で得られた遅延特性情報と、バッファ４０を含まない第１のバッファ回路４１及び第２のバッファ回路４２で得られた遅延特性情報とから、バッファ４０におけるローレベルの信号入力時の遅延時間及びハイレベルの信号入力時の遅延時間のそれぞれの値を得ることが可能になる。

【0059】

図６に示したように複数の遅延回路５０を挿入することで、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との総和が大きくなる。これにより、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との総和に対する遅延時間の差の割合が小さくなり、遅延時間の差によって発振が止まるまでのパルス数を増加させることができ、取得される遅延特性情報の精度を向上させることができる。

【0060】

なお、図６に示した例では、直列接続された複数のバッファに相当するバッファ４０の後段に、直列接続された複数の遅延回路５０を挿入するようにしているが、第１のバッファ回路４１及び第２のバッファ回路４２に挿入する位置は任意である。第１のバッファ回路４１及び第２のバッファ回路４２に同じ数の遅延回路５０が挿入されていれば良いが、第１のバッファ回路４１及び第２のバッファ回路４２が配線等を含めて同じ回路構成であることが望ましい。

【0061】

図７は、前述した第１及び第２の実施形態における半導体集積回路を、プロセスばらつきに応じてバックバイアスの電圧制御を行うＡＢＢシステムに適用した例を示す図である。図７（Ａ）にレイアウト例を示すように、チップ１５０は、領域１５１にスタンダードセル（ユニットセル）が配置されるとともに、図１や図６に示したようなモニター回路（プロセスモニター）１５２が配置される。また、チップ１５０には、電気的に切断及び接続でき制御情報を保持するヒューズ回路１５３や、入力される電力を基にチップ１５０内部の回路に供給する電源を生成するチャージポンプ回路１５４や、メモリ回路１５５を適宜設けられる。

【0062】

また、チップ１５０は、チップ１５０の外部とデータ等を入出力する入出力回路（Ｉ／Ｏ回路）１５６を有している。図７に示した例では、例えばモニター回路１５２用のＩ／Ｏ回路１５６−１や、ヒューズ回路１５３用のＩ／Ｏ回路１５６−２や、チャージポンプ回路１５４用のＩ／Ｏ回路１５６−３を図示している。

【0063】

図７（Ｂ）は、図７（Ａ）に示したＡＢＢシステムの制御例を示す図である。チップ１７０内のモニター回路（プロセスモニター）１７１により、回路機能をリングオシレータ及びバッファリングに切り替えて、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との和、及びその比を被測定回路の遅延特性情報として取得する。テスター１８０は、チップ１７０内のモニター回路１７１から取得された遅延特性情報を読み出し、読み出した遅延特性情報に基づいて、プロセスばらつきに応じてチップ内のセルにバックバイアスとして供給する電圧を示す電圧コードを決定する。テスター１８０は、プロセスばらつきに応じて決定した電圧コードをヒューズ回路１７２に書き込む。

【0064】

そして、チャージポンプ回路１７３は、ヒューズ回路１７２に書き込まれた電圧コードに応じたバックバイアス電圧を生成する。このチャージポンプ回路１７３により生成された電圧を、バックバイアス電源メッシュ及びウェルタップセル１７４を介して、ウェル領域を通じて電圧コードに応じたバックバイアス電圧として内部回路１７５のスタンダードセルに供給する。このようにして、プロセスばらつきに応じたバックバイアス電圧の供給を行うことができ、チップのプロセスばらつきに応じて適切な電圧制御を行うことができ、半導体集積回路の低消費電力化を向上させることができる。

【0065】

なお、前述した第１及び第２の実施形態における半導体集積回路は、図７に示したＡＢＢシステムに適用されるだけではなく、ＡＳＶやＤＶＦＳ等の他の低消費電力化の技術に対しても適用可能である。

【0066】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0067】

１０ 制御回路
２０ バッファ（被測定回路）
２１ 第１のバッファ回路
２２ 第２のバッファ回路
３０ パルスカウンタ
４０ バッファ（被測定回路）
４１ 第１のバッファ回路
４２ 第２のバッファ回路
５０ 遅延回路
５１、５２ インバータ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】