特許 6237731 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6237731

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/861 20060101AFI20171120BHJP

   H01L 29/868 20060101ALI20171120BHJP

   H01L 29/06 20060101ALI20171120BHJP

【ＦＩ】

   H01L29/91 J

   H01L29/91 D

   H01L29/06 301G

   H01L29/06 301V

【請求項の数】11

【全頁数】11

(21)【出願番号】特願2015-167311(P2015-167311)

(22)【出願日】2015年8月27日

(62)【分割の表示】特願2013-232191(P2013-232191)の分割

【原出願日】2004年5月27日

(65)【公開番号】特開2016-1754(P2016-1754A)

(43)【公開日】2016年1月7日

【審査請求日】2015年8月27日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】松井 俊之

(72)【発明者】

【氏名】星 保幸

(72)【発明者】

【氏名】小林 靖幸

(72)【発明者】

【氏名】宮坂 靖

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２０００−１０６３６８（ＪＰ，Ａ）

【文献】 特開平０６−３１４８０１（ＪＰ，Ａ）

【文献】 特開平０４−３１４３６７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／８６−９６

(57)【特許請求の範囲】

【請求項1】

第１導電型半導体層と、
前記第１導電型半導体層の表面層に選択的に設けられた第２導電型半導体領域よりなる１２．６μｍ以上３０μｍ以下の深さの拡散領域と、
前記拡散領域と前記第１導電型半導体層との接合界面であるＰＮ接合面の最も深い位置ｄ１よりも浅い位置ｄ２から、該ＰＮ接合面の最も深い位置ｄ１よりも深い位置ｄ３までの深さにわたり、前記拡散領域の底面に平行な方向の全面にわたって、Ｈｅイオンの照射により形成されたライフタイムキラーを含むことによって、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備え、
前記低ライフタイム領域の前記Ｈｅイオンのピーク位置が前記ｄ１の深さの８０％以上１２０％以下の範囲であり、
前記ｄ１の深さが前記Ｈｅイオンの照射半値幅よりも深く、
前記拡散領域は、主電流が流れる前記半導体領域の周囲に設けられたガードリング領域を含み、
該ガードリング領域の底面は前記低ライフタイム領域の内部に位置し、
前記拡散領域および前記ガードリング領域の深さは同じであり、
前記位置ｄ２から前記位置ｄ１までの深さの値が、前記拡散領域の表面から前記位置ｄ２までの深さの値よりも小さく、
前記低ライフタイム領域が、前記ＰＮ接合面の最も深い位置ｄ１を挟んで、上下にそれぞれ５μｍの幅を有することを特徴とする半導体装置。

【請求項2】

第１導電型半導体層と、
前記第１導電型半導体層の表面層に選択的に設けられた第２導電型半導体領域よりなる１２．６μｍ以上３０μｍ以下の深さの拡散領域と、
前記拡散領域と前記第１導電型半導体層との接合界面であるＰＮ接合面の最も深い位置ｄ１よりも浅い位置ｄ２から、該ＰＮ接合面の最も深い位置ｄ１よりも深い位置ｄ３までの深さにわたり、Ｈｅイオンの照射により形成されたライフタイムキラーを含むことによって、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備え、
前記低ライフタイム領域の前記Ｈｅイオンのピーク位置が前記ｄ１の深さの８０％以上１２０％以下の範囲であり、
前記ｄ１の深さが前記Ｈｅイオンの照射半値幅よりも深く、
前記拡散領域は、主電流が流れる前記半導体領域の周囲に設けられたガードリング領域を含み、
該ガードリング領域の底面は前記低ライフタイム領域の内部に位置し、
前記低ライフタイム領域の底面は前記半導体層の表面に平行であり、
前記位置ｄ２から前記位置ｄ１までの深さの値が、前記拡散領域の表面から前記位置ｄ２までの深さの値よりも小さく、
前記低ライフタイム領域が、前記ＰＮ接合面の最も深い位置ｄ１を挟んで、上下にそれぞれ５μｍの幅を有することを特徴とする半導体装置。

【請求項3】

前記低ライフタイム領域は、前記拡散領域の底面に平行な方向の全面にわたって前記ライフタイムキラーを含むことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記低ライフタイム領域の前記Ｈｅイオンのピーク位置が前記Ｈｅイオンの照射半値幅よりも深いことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。

【請求項5】

前記ｄ３の位置よりも深い位置の前記第１導電型半導体層は、前記ライフタイムキラーを含まないことにより、前記低ライフタイム領域よりもライフタイムが長いことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。

【請求項6】

前記キャリアのライフタイムが前記低ライフタイム領域においてのみ低減されていることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。

【請求項7】

前記拡散領域の深さが１４μｍ以上２０μｍ以下であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。

【請求項8】

前記Ｈｅイオンのピーク位置が１６μｍ以上２０μｍ以下の範囲であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。

【請求項9】

前記半導体装置がＰＩＮダイオードであることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。

【請求項10】

前記半導体装置がコンバータダイオードであることを特徴とする請求項９に記載の半導体装置。

【請求項11】

前記位置ｄ１から前記位置ｄ３までの深さの値が、前記拡散領域の表面から前記位置ｄ２までの深さの値よりも小さいことを特徴とする請求項１または２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、パワーモジュール等に搭載される半導体装置およびその製造方法に関し、特に半導体モジュールに印加された雷サージ等に対して高い耐量を有する半導体装置およびその製造方法に関する。

【背景技術】

【0002】

図６は、パワーモジュールの一例を示す図である。図６に示すように、このパワーモジュールは、コンバータ部１、ブレーキ部２、インバータ部３およびサーミスタ４を備えている。通常、コンバータ部１のコンバータダイオード５は、ＰＩＮダイオードにより構成される。例えば、モジュール定格が１２００Ｖまたは６００Ｖである場合、コンバータダイオード５として、それぞれ１６００Ｖ以上または８００Ｖ以上の耐圧を有するＰＩＮダイオードが用いられる。

【0003】

このように定格以上の耐圧が要求される理由は、モジュールに定格以上の耐圧がかかることがあり、そのような場合にＰＩＮダイオードの破壊が起こらないようにするためである。また、コンバータダイオード５として用いられるＰＩＮダイオードでは、順電圧ＶＦが低いことが要求される。例えば、モジュール定格が１２００Ｖであるコンバータダイオード５では、順電圧ＶＦの要求値は、１．２〜１．５Ｖ程度である。

【0004】

図７は、従来のプレーナ型ＰＩＮダイオードの構成を示す断面図である。図７に示すように、ｎ⁺半導体層１１の上に、カソード領域となるｎ^-半導体層１２が設けられている。ｎ^-半導体層１２の表面層には、アノード領域となるｐ⁺拡散領域１３と、ガードリング領域となるｐ⁺拡散領域１４，１５が設けられている。

【0005】

ｐ⁺拡散領域１４，１５の表面は、ＳｉＯ₂等の絶縁膜１６により覆われている。ｐ⁺拡散領域１３には、アノード電極１７が接触している。ｎ⁺半導体層１１は、カソード電極１８に電気的に接続されている。なお、本明細書および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺、または^-もしくは^--は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。

【0006】

従来のコンバータダイオード５の各部の寸法等は、次のとおりである。モジュール定格が１２００Ｖであり、耐圧が１６００Ｖである場合、比抵抗約１２０ΩｃｍのＦＺウェハよりなるｎ^-半導体層１２の厚さは、３００μｍである。そして、ｐ⁺拡散領域１３の深さは、６〜８μｍであり、そのドーズ量は、１×１０¹⁵ｃｍ^-2である。

【0007】

また、モジュール定格が６００Ｖであり、耐圧が８００Ｖである場合には、比抵抗約４０Ωｃｍの拡散ウェハよりなるｎ^-半導体層１２の厚さは、８０μｍ程度である。そして、ｐ⁺拡散領域１３については、モジュール定格１２００Ｖの場合と同じである。

【0008】

上述したパワーモジュールにおいて、コンバータ動作時に雷サージ等が入ると、コンバータ部１に逆回復電流の減衰率（以下、ｄｉ／ｄｔと表す）の高いサージが印加される。そのため、コンバータダイオード５は、激しい逆回復動作モードとなり、高いｄｉ／ｄｔに耐えられずに、図８に示すように、破壊してしまうことがある。図８は、従来のコンバータ部１に高いｄｉ／ｄｔのサージが入り、コンバータダイオード５が破壊したときの波形図である。図８では、電流については１目盛りが１００Ａであり、電圧については１目盛りが２００Ｖであり、時間については１目盛りが１μ秒である。

【0009】

このような不具合が起こるのを防ぐため、近年、パワーモジュールに搭載されるコンバータ部１に対して、雷サージ等の高いｄｉ／ｄｔのサージに耐えられることが要求されている。以下、本明細書では、このｄｉ／ｄｔに対する耐量をｄｉ／ｄｔ耐量と表記する。

【0010】

ところで、ダイオードの逆回復動作モード時に、チップの外周部に電流が過度に集中して発熱すると、ダイオードが破壊してしまう。これを避けるため、Ｈｅイオンの照射によりダイオードの電極端部にのみライフタイムの短い領域を形成して、逆回復耐量を向上させることが提案されている（例えば、特許文献１参照。）。Ｈｅイオンの照射によりライフタイムの短い領域を形成することは、別の文献にも記載されている（例えば、特許文献２参照。）。

【0011】

また、接合深さが４〜８μｍのＰＮ接合付近にライフタイムキラーを導入して、ＰＮ接合付近のライフタイムを短くした高速ダイオードが公知である（例えば、特許文献３参照。）。また、接合深さが３μｍ程度のＰＮ接合を有するダイオードに対して、深さが１０〜３０μｍの範囲内にＨｅイオンを照射して、ｐ層の下のｎ^-層中にライフタイムの短い領域を導入した半導体装置が公知である（例えば、特許文献４参照。）。さらに、ライフタイムキラーとして重金属を熱拡散させて導入する半導体素子の製造方法が公知である（例えば、特許文献５参照。）。

【0012】

なお、インバータ部３のフリーホイーリングダイオード６（図６参照）の各部の寸法等は、次のとおりである。耐圧が１２００Ｖである場合、ｎ^--半導体層およびｎ^-半導体層よりなるエピタキシャルウェハにおいて、比抵抗約６５Ωｃｍのｎ^--半導体層の厚さは、約７０μｍである。比抵抗約４０Ωｃｍのｎ^-半導体層の厚さは、約５０μｍである。

【0013】

耐圧が６００Ｖである場合には、同様のエピタキシャルウェハにおいて、比抵抗約２５Ωｃｍのｎ^--半導体層の厚さは、約４５μｍである。比抵抗約１５Ωｃｍのｎ^-半導体層の厚さは、約２５μｍである。そして、いずれの耐圧でも、ｐ⁺拡散領域の深さは、３〜４μｍであり、そのドーズ量は、１０¹³ｃｍ^-2程度である。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特開２００１−１３５８３１号公報

【特許文献2】特開平１０−１１６９９８号公報

【特許文献3】特開平１０−２００１３２号公報

【特許文献4】特開２００３−２４９６６２号公報

【特許文献5】特開２００４−６６６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

上記各特許文献に記載されている技術は、半導体装置として動作しているときの逆回復時のソフトリカバリー特性と、ソフトリカバリー化による逆回復時の破壊防止に関するものである。通常のリカバリー特性におけるｄｉ／ｄｔは、５００〜１０００Ａ／μ秒程度である。

【0016】

それに対して、コンバータ部に入ることが予想される雷サージのｄｉ／ｄｔは、約３５００Ａ／μ秒である。そのため、上記各特許文献に記載されている技術によって得られるｄｉ／ｄｔ耐量は、雷サージ等の高いｄｉ／ｄｔに対しては、不十分である。実際に本発明者らが実験したところ、上記各特許文献に記載されている技術では、雷サージ等に対して有効な高いｄｉ／ｄｔ耐量を得ることができないことが判明した。

【0017】

例えば、ダイオードの全面にライフタイムキラーを導入し、チップの全面にわたってライフタイムを低下させることによって、ｄｉ／ｄｔ耐量がある程度、改善されることがわかっているが、そのためには順電圧ＶＦを大幅に増大させる必要がある。しかし、上述したように、コンバータダイオードでは、順電圧ＶＦを低くしなければならないので、順電圧ＶＦを増大させることは好ましくない。

【0018】

また、チップの外周部や端部において局所的にライフタイムを低下させることによっても、ｄｉ／ｄｔ耐量がある程度、改善されるが、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量を得ることはできない。また、この場合、局所的にライフタイムキラーを導入するための導入しない部分への厚い遮蔽膜を形成したり、その遮蔽膜を除去する必要があるため、製造工程が複雑になり、チップコストが上昇してしまうという不都合がある。

【0019】

また、チップ表面またはその近傍に、Ｈｅイオンやプロトン等を用いて深さ方向に局所的にライフタイムの短い領域を形成しても、十分なｄｉ／ｄｔ耐量を得ることはできない。また、ライフタイムキラーとして重金属を拡散させる場合には、その拡散深さを制御するのは難しい。

【0020】

この発明は、上述した従来技術による問題点を解消するため、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する半導体装置を提供することを目的とする。また、この発明は、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する半導体装置を容易に作製することができる半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0021】

上述した課題を解決し、目的を達成するため、本発明者らは、鋭意研究を重ねた結果、チップ全面にわたってＰＮ接合面よりも浅い位置から深い位置までの領域にライフタイムの短い領域を存在させることによって、雷サージ等に対して十分に高いｄｉ／ｄｔ耐量が得られることを見出した。また、本発明者らは、ＰＮ接合面がある程度深くなると、雷サージ等に対して十分に高いｄｉ／ｄｔ耐量が得られることも見出した。本発明は、このような知見に基づいてなされたものである。

【0022】

この発明にかかる半導体装置は、
第１導電型半導体層と、
前記第１導電型半導体層の表面層に選択的に設けられた第２導電型半導体領域よりなる１２．６μｍ以上３０μｍ以下の深さの拡散領域と、
前記拡散領域と前記第１導電型半導体層との接合界面であるＰＮ接合面の最も深い位置ｄ１よりも浅い位置ｄ２から、該ＰＮ接合面の最も深い位置ｄ１よりも深い位置ｄ３までの深さにわたり、前記拡散領域の底面に平行な方向の全面にわたって、Ｈｅイオンの照射により形成されたライフタイムキラーを含むことによって、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備え、
前記低ライフタイム領域の前記Ｈｅイオンのピーク位置が前記ｄ１の深さの８０％以上１２０％以下の範囲であり、
前記ｄ１の深さが前記Ｈｅイオンの照射半値幅よりも深く、
前記拡散領域は、主電流が流れる前記半導体領域の周囲に設けられたガードリング領域を含み、
該ガードリング領域の底面は前記低ライフタイム領域の内部に位置し、
前記拡散領域および前記ガードリング領域の深さは同じであり、
前記位置ｄ２から前記位置ｄ１までの深さの値が、前記拡散領域の表面から前記位置ｄ２までの深さの値よりも小さく、
前記低ライフタイム領域が、前記ＰＮ接合面の最も深い位置ｄ１を挟んで、上下にそれぞれ５μｍの幅を有する半導体装置とする。

【0023】

この発明にかかる半導体装置は、
第１導電型半導体層と、
前記第１導電型半導体層の表面層に選択的に設けられた第２導電型半導体領域よりなる１２．６μｍ以上３０μｍ以下の深さの拡散領域と、
前記拡散領域と前記第１導電型半導体層との接合界面であるＰＮ接合面の最も深い位置ｄ１よりも浅い位置ｄ２から、該ＰＮ接合面の最も深い位置ｄ１よりも深い位置ｄ３までの深さにわたり、Ｈｅイオンの照射により形成されたライフタイムキラーを含むことによって、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備え、
前記低ライフタイム領域の前記Ｈｅイオンのピーク位置が前記ｄ１の深さの８０％以上１２０％以下の範囲であり、
前記ｄ１の深さが前記Ｈｅイオンの照射半値幅よりも深く、
前記拡散領域は、主電流が流れる前記半導体領域の周囲に設けられたガードリング領域を含み、
該ガードリング領域の底面は前記低ライフタイム領域の内部に位置し、
前記低ライフタイム領域の底面は前記半導体層の表面に平行であり、
前記位置ｄ２から前記位置ｄ１までの深さの値が、前記拡散領域の表面から前記位置ｄ２までの深さの値よりも小さく、
前記低ライフタイム領域が、前記ＰＮ接合面の最も深い位置ｄ１を挟んで、上下にそれぞれ５μｍの幅を有する半導体装置とする。

【0024】

前記低ライフタイム領域は、前記拡散領域の底面に平行な方向の全面にわたって前記ライフタイムキラーを含めてもよい。
前記低ライフタイム領域の前記Ｈｅイオンのピーク位置が前記Ｈｅイオンの照射半値幅よりも深くてもよい。

【0025】

前記ｄ３の位置よりも深い位置の前記第１導電型半導体層は、前記ライフタイムキラーを含まないことにより、前記低ライフタイム領域よりもライフタイムが長くてもよい。

【0026】

前記拡散領域の深さが１４μｍ以上２０μｍ以下であってもよい。
前記Ｈｅイオンのピーク位置が１６μｍ以上２０μｍ以下の範囲であってもよい。

【0028】

前記半導体装置がＰＩＮダイオードであってもよい。
前記半導体装置がコンバータダイオードであってもよい。
前記位置ｄ１から前記位置ｄ３までの深さの値が、前記拡散領域の表面から前記位置ｄ２までの深さの値よりも小さくてもよい。

【0029】

この発明によれば、チップの全面にＨｅイオンを照射するので、チップの全面にわたって、１２．６μｍ以上の深さのＰＮ接合面よりも浅い位置から深い位置までの領域にライフタイムの短い領域を容易に形成することができる。

【発明の効果】

【0030】

本発明にかかる半導体装置によれば、順電圧ＶＦを大幅に増大させなくても、雷サージ等に対して十分に高いｄｉ／ｄｔ耐量が得られるので、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する半導体装置が得られるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、チップの全面にわたって、１２．６μｍ以上の深さのＰＮ接合面よりも浅い位置から深い位置までの領域にライフタイムの短い領域を容易に形成することができるので、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する半導体装置を容易に作製することができるという効果を奏する。

【図面の簡単な説明】

【0031】

【図1】実施の形態にかかるプレーナ型ＰＩＮダイオードの構成を示す断面図である。

【図2】実施の形態にかかるＰＩＮダイオードのサージ波形を示す波形図である。

【図3】実施の形態にかかるＰＩＮダイオードのｄｉ／ｄｔ耐量と順電圧ＶＦとの関係を示す特性図である。

【図4】実施の形態にかかるＰＩＮダイオードのｄｉ／ｄｔ耐量とＰＮ接合深さとの関係を示す特性図である。

【図5】実施の形態にかかるＰＩＮダイオードのｄｉ／ｄｔ耐量とＨｅイオンのピーク位置との関係を示す特性図である。

【図6】自動車用パワーモジュールの一例を示す回路図である。

【図7】従来のプレーナ型ＰＩＮダイオードの構成を示す断面図である。

【図8】従来のコンバータ部にサージが入ったときの波形を示す波形図である。

【発明を実施するための形態】

【0032】

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。
図１は、本発明の実施の形態にかかるプレーナ型ＰＩＮダイオードの構成を示す断面図である。図１に示すように、ｎ⁺半導体層２１の上に、カソード領域となるｎ^-半導体層２２が設けられている。ダイオードとして電流が流れる活性領域において、ｎ^-半導体層２２の表面層には、アノード領域となるｐ⁺拡散領域２３が選択的に設けられている。

【0033】

また、活性領域の外側の耐圧構造部において、ｎ^-半導体層２２の表面層には、ガードリング領域となるｐ⁺拡散領域２４，２５が設けられている。耐圧構造部の表面は、ＳｉＯ₂等の絶縁膜２６により覆われている。アノード電極２７は、ｐ⁺拡散領域２３に接触している。カソード電極２８は、ｎ⁺半導体層２１に電気的に接続されている。

【0034】

また、低ライフタイム領域３２が、ｎ^-半導体層２２とｐ⁺拡散領域２３との接合界面であるＰＮ接合面３１の最も深い位置ｄ１よりも浅い位置ｄ２から、このＰＮ接合面３１の最も深い位置ｄ１よりも深い位置ｄ３まで、チップ全体にわたって設けられている。低ライフタイム領域３２は、Ｈｅイオンやプロトン等の軽イオン（以下、Ｈｅイオン等とする）の照射により形成されたライフタイムキラーを含んでおり、他の領域よりもキャリアのライフタイムが短い領域である。

【0035】

低ライフタイム領域３２は、ガードリング領域となるｐ⁺拡散領域２４，２５とｎ^-半導体層２２との接合界面であるＰＮ接合面３３，３４の最も深い部分も含んでいる。このように低ライフタイム領域３２が設けられていることによって、ダイオードの逆回復時に、端部への電流集中が抑えられるので、高いｄｉ／ｄｔ耐量が得られる。

【0036】

ここで、ｐ⁺拡散領域２３の深さ、すなわちｎ^-半導体層２２とｐ⁺拡散領域２３とからなるＰＮ接合面３１の最も深い位置ｄ１は、ｐ⁺拡散領域２３の表面から１２．６μｍ以上２２μｍ以下の範囲にあるのが好ましい。ｄ１の設計上の値は、１４μｍ以上２０μｍであるが、±１０％の結晶公差を見込むと、実際にできあがったダイオードでは、ｄ１はこのような値となる。

【0037】

図１に示す構成のダイオードを作製するにあたっては、まず、ｎ^-半導体層２２の表面層にｐ⁺拡散領域２３，２４，２５を選択的に形成する。その際、ガードリング領域となるｐ⁺拡散領域２４，２５や、アノード領域となるｐ⁺拡散領域２３の終端部分のみを局所的に深くする必要はない。つまり、１回の拡散で同時にｐ⁺拡散領域２３，２４，２５を形成することができる。従って、チップコストが増大することはない。

【0038】

そして、ｐ⁺拡散領域２３，２４，２５およびｎ^-半導体層２２の全面にＨｅイオン等を照射して、結晶中にＨｅイオン等を導入する。その後、３５０℃程度の温度でアニールを行う。このようにして、ライフタイムキラーを導入し、低ライフタイム領域３２を形成する。

【0039】

上記プロセスにおいてＨｅイオン等を照射する際には、ｐ⁺拡散領域２３の深さ、すなわち前記ｄ１の深さがＨｅイオン等の照射半値幅以上になるようにする。また、Ｈｅイオン等のピーク位置がＨｅイオン等の照射半値幅よりも深くなるようにする。さらに、Ｈｅイオン等のピーク位置が前記ｄ１の深さの８０％以上１２０％以下の範囲になるようにする。

【0040】

照射する軽イオンとしては、Ｈｅイオンが効果的である。具体的にＨｅイオンの照射条件の一例を挙げれば、例えば、２３ＭｅＶの加速電圧で３Ｈｅ²⁺を照射する。この場合には、前記ｄ１の位置を挟んで上下にそれぞれ５μｍ程度の幅を有する低ライフタイム領域３２が形成される。このようにすることによって、効果的に逆回復時のキャリアを消滅させることができる。

【0041】

一例として、実施の形態にかかるＰＩＮダイオードの各部の寸法等は、次のとおりである。モジュール定格が１２００Ｖであり、耐圧が１６００Ｖである場合、比抵抗１２０ΩｃｍのＦＺウェハよりなるｎ^-半導体層２２の厚さは、３００μｍである。そして、ｐ⁺拡散領域２３の深さは、結晶公差を含めると２０±２μｍであり、そのドーズ量は、１×１０¹⁵ｃｍ^-2である。

【0042】

次に、本発明者らが、実施の形態にかかるＰＩＮダイオードの特性を調べた結果について説明する。図２は、サージ波形を調べた結果を示す波形図である。図２より、ｄｉ／ｄｔが４０００Ａ／μ秒であるが、ダイオードは破壊していないことがわかる。

【0043】

図３は、ｄｉ／ｄｔ耐量と順電圧ＶＦとの関係を示す特性図である。図３に示すように、順電圧ＶＦの増加を最小限に抑えつつ、４０００Ａ／μ秒を超えるｄｉ／ｄｔ耐量が確保されていることがわかる。図３に示す例では、Ｈｅイオンを照射した後、３５０℃程度の温度でアニールを実施することにより、順電圧ＶＦとサージに対する高いｄｉ／ｄｔ耐量の両方が達成されている。

【0044】

図４は、ｄｉ／ｄｔ耐量とＰＮ接合深さ（前記ｄ１）、すなわちｐ⁺拡散領域２３の深さとの関係を示す特性図である。図４に示すように、ＰＮ接合深さを１４μｍ以上にすることによって、低ライフタイム領域３２が半導体結晶の内部に形成されるので、４０００Ａ／μ秒以上の高いｄｉ／ｄｔ耐量が得られることがわかる。なお、図４において、白抜きの丸印で示すプロットは、ＰＮ接合深さが８μｍである従来のＰＩＮダイオードのものである。

【0045】

図５は、ＰＮ接合深さ（前記ｄ１）を１６μｍまたは２０μｍとしたときのｄｉ／ｄｔ耐量とＨｅイオンのピーク位置、すなわち低ライフタイム領域３２の深さとの関係を示す特性図である。図５に示すように、低ライフタイム領域３２がＰＮ接合面３１を含み、かつＨｅイオンのピーク位置がＰＮ接合深さの±２０％以内であれば、その実力値が同等であることがわかる。また、このときに、順電圧ＶＦを最小限に抑えることができる。

【0046】

以上説明したように、実施の形態によれば、低ライフタイム領域３２が、チップの全面にわたって、１４〜２０μｍ（設計値）の深さにあるＰＮ接合面３１よりも浅い位置（ｄ２）から深い位置（ｄ１）までの領域に設けられているので、端部において消滅しきれずに残ったキャリアを効果的に消滅させることができる。従って、順電圧ＶＦを大幅に増大させなくても、雷サージ等に対して十分に高いｄｉ／ｄｔ耐量を有するダイオードが得られる。

【0047】

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、上述した寸法やドーズ量などは一例であり、これに限定されるものではない。また、上述した実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0048】

以上のように、本発明にかかる半導体装置およびその製造方法は、パワーモジュール等に搭載される半導体装置に有用であり、特に、コンバータに用いられるＰＩＮダイオードや、インバータに用いられるフリーホイーリングダイオードに適している。

【符号の説明】

【0049】

２２ 第１導電型半導体層（ｎ^-半導体層）
２３，２４，２５ 第２導電型拡散領域（ｐ⁺拡散領域）
３１ ＰＮ接合面
３２ 低ライフタイム領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】