特許 6237952 内部電源回路および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6237952

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】内部電源回路および半導体装置

(51)【国際特許分類】

   H02M 3/00 20060101AFI20171120BHJP

   H03K 17/00 20060101ALI20171120BHJP

   H03K 19/00 20060101ALI20171120BHJP

【ＦＩ】

   H02M3/00 B

   H03K17/00 A

   H03K19/00 210

【請求項の数】5

【全頁数】17

(21)【出願番号】特願2017-504889(P2017-504889)

(86)(22)【出願日】2016年1月14日

(86)【国際出願番号】JP2016051008

(87)【国際公開番号】WO2016143382

(87)【国際公開日】20160915

【審査請求日】2017年3月31日

(31)【優先権主張番号】特願2015-48238(P2015-48238)

(32)【優先日】2015年3月11日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100092152

【弁理士】

【氏名又は名称】服部 毅巖

(72)【発明者】

【氏名】張 艶争

【審査官】 小林 秀和

(56)【参考文献】

【文献】 特開平１１−２０２９５５（ＪＰ，Ａ）

【文献】 特開２０１２−０５０２０８（ＪＰ，Ａ）

【文献】 特開２００９−１２４９３１（ＪＰ，Ａ）

【文献】 特開２０１０−２２０３５１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００

Ｈ０３Ｋ １７／００

Ｈ０３Ｋ １９／００

(57)【特許請求の範囲】

【請求項1】

電源電圧から内部電源を生成する内部電源回路において、
前記電源電圧に接続し、制御信号にもとづきオンして電流を出力する制御スイッチと、
負荷に接続し、前記制御スイッチの出力電圧のクランプ制御を行うクランプ回路と、
クランプ制御される前記出力電圧により、前記電流を導通または非導通にする電流制御素子と、
前記電流の導通または非導通に応じて変化する電圧の印加にもとづいて、前記内部電源を生成するための経路の切替えを行う切替えスイッチ群と、
前記クランプ回路と、前記切替えスイッチ群との結合を断続するスイッチ回路と、
を有することを特徴とする内部電源回路。

【請求項2】

前記切替えスイッチ群は、前記電源電圧から所定レベルの電圧ドロップがない前記内部電源を生成する第１経路と、前記電源電圧から前記所定レベルを電圧ドロップさせた前記内部電源を生成する第２経路との切替えを行い、
前記スイッチ回路は、前記制御スイッチのオン開始から所定時間経過した後に前記結合を切断することで前記第１経路への切替えを行う、
ことを特徴とする請求項１記載の内部電源回路。

【請求項3】

前記切替えスイッチ群は、三端子スイッチである、第１スイッチ、第２スイッチおよび第３スイッチを含み、
前記制御信号が入力する入力端子は、前記制御スイッチの入力端と、前記スイッチ回路の一方の入力端と接続し、
前記制御スイッチの電流出力端は、前記第１、第２、第３スイッチの一方の入力端と、前記電流制御素子の入力端と接続し、
前記電流制御素子の出力端は、前記第１、第３スイッチの他方の入力端と、前記スイッチ回路の他方の入力端と接続し、
前記第１スイッチの出力端は、前記第２スイッチの他方の入力端と、内部グランドに接続し、
前記第２、第３スイッチの出力端は、内部電源出力端子に接続し、
前記スイッチ回路の出力端は、前記クランプ回路の入力端に接続し、
前記クランプ回路の出力端は、前記負荷の一端に接続し、前記負荷の他端は、外部グランド接続する、
ことを特徴とする請求項２記載の内部電源回路。

【請求項4】

前記出力電圧が所定電圧未満の場合には、前記クランプ回路により、前記出力電圧がクランプされて前記電流制御素子が非導通になり、前記第１スイッチがオフ、前記第２スイッチがオンおよび前記第３スイッチがオフして、前記制御スイッチから、前記第２スイッチを介して、前記内部電源出力端子へ向かう前記第１経路が生成されて前記内部電源を出力し、
前記出力電圧が所定電圧以上の場合には、前記クランプ回路により、前記出力電圧のクランプが解除されて前記電流制御素子が導通し、前記第１スイッチがオン、前記第２スイッチがオフおよび前記第３スイッチがオンして、前記制御スイッチから、前記第３スイッチを介して、前記内部電源出力端子へ向かう前記第２経路が生成されて前記内部電源を出力し、
前記制御スイッチのオン開始から所定時間経過後には、前記スイッチ回路により、前記結合が切断されることで、前記電流制御素子が非導通になって、前記第１経路が生成されて前記内部電源を出力する、
ことを特徴とする請求項３記載の内部電源回路。

【請求項5】

電源電圧から生成された内部電源を動作電源にして、負荷を駆動するための昇圧動作を行うチャージポンプと、
前記電源電圧に接続し、制御信号にもとづきオンして電流を出力する制御スイッチと、前記負荷に接続し、前記制御スイッチの出力電圧のクランプ制御を行うクランプ回路と、クランプ制御される前記出力電圧により、前記電流を導通または非導通にする電流制御素子と、前記電流の導通または非導通に応じて変化する電圧の印加にもとづいて、前記内部電源を生成するための経路の切替えを行う切替えスイッチ群と、前記クランプ回路と、前記切替えスイッチ群との結合を断続するスイッチ回路とを含む内部電源回路と、
を有することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、内部電源回路および半導体装置に関する。

【背景技術】

【0002】

近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の制御回路や保護回路などを１チップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。

【0003】

ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの車両電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。

【0004】

従来技術として、トランスの１次巻線とスイッチング素子とを含む直列回路の一端と、フレームグランドとの間に、抵抗とキャパシタンスからなるＲＣフィルタを接続して、スイッチ回路の動作を安定化させる技術が提案されている（特許文献１）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平９−２７１１６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

車両の電源環境は、一般家庭などに比べて良好とはいえず、逆起電力やスパイクなど、高電圧や低電圧、瞬断などが生じやすい。このため、ＩＰＳでは、適切な電源制御が行われており、例えば、所定の回路に対して、外部の電源電圧を直接供給せずに、装置内部で生成した内部電源を供給するようにしている。

【0007】

具体的に、ＩＰＳでは、初期運用時は、電源電圧より低い電圧値の内部電源を供給し、一定時間経過後は、電源電圧と同レベルの内部電源を供給するというように、電圧値を段階的に上昇させて電源供給することで、回路の安定化起動を図っている。

【0008】

しかし、従来のＩＰＳでは、負荷に接続される伝送ラインにノイズが重畳するなどの原因によって異常電流が発生すると、内部電源を所定レベルまで正常に上昇させることができない場合があった。

【0009】

回路動作時に内部電源が所定レベルに達しないと、リーク電流が発生したりして、負荷を作動させるに要するスイッチを正常駆動することができず、回路が誤動作するという問題が生じる。

【0010】

本発明はこのような点に鑑みて、内部電源の生成精度を高め、回路の誤動作の防止を図った内部電源回路および半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記課題を解決するために、１つの案では、内部電源回路が提供される。内部電源回路は、制御スイッチ、クランプ回路、電流制御素子、切替えスイッチ群およびスイッチ回路を有する。

【0012】

制御スイッチは、電源電圧に接続し、制御信号にもとづきオンして電流を出力する。クランプ回路は、負荷に接続し、制御スイッチの出力電圧のクランプ制御を行う。電流制御素子は、クランプ制御される出力電圧により、電流を導通または非導通にする。切替えスイッチ群は、電流の導通または非導通に応じて変化する電圧の印加にもとづいて、内部電源を生成するための経路の切替えを行う。スイッチ回路は、クランプ回路と、切替えスイッチ群との結合を断続する。

【0013】

また、１つの案では、半導体装置が提供される。半導体装置は、チャージポンプと、内部電源回路とを有する。内部電源回路は、制御スイッチ、クランプ回路、電流制御素子、切替えスイッチ群およびスイッチ回路を備える。

【0014】

チャージポンプは、電源電圧から生成された内部電源を動作電源にして、負荷を駆動するための昇圧動作を行う。制御スイッチは、電源電圧に接続し、制御信号にもとづきオンして電流を出力する。クランプ回路は、負荷に接続し、制御スイッチの出力電圧のクランプ制御を行う。電流制御素子は、クランプ制御される出力電圧により、電流を導通または非導通にする。切替えスイッチ群は、電流の導通または非導通に応じて変化する電圧の印加にもとづいて、内部電源を生成するための経路の切替えを行う。スイッチ回路は、クランプ回路と、切替えスイッチ群との結合を断続する。

【発明の効果】

【0015】

内部電源の生成精度を高め、回路の誤動作の防止を図ることが可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

【図面の簡単な説明】

【0016】

【図1】（ａ）内部電源回路の構成例を示す図である。（ｂ）動作を説明するための図である。

【図2】半導体装置の構成例を示す図である。

【図3】内部電源回路が電源を生成する際の一方の経路を示す図である。

【図4】内部電源回路が電源を生成する際の他方の経路を示す図である。

【図5】内部電源の波形変化を示す図である。

【図6】経路毎の各トランジスタのオン、オフ状態を示す図である。

【図7】内部電源回路に異常電流が発生した場合を示す図である。

【図8】内部電源の波形変化を示す図である。

【図9】半導体装置の構成例を示す図である。

【図10】内部電源の波形変化を示す図である。

【図11】ハイサイド型のＩＰＳの構成例を示す図である。

【発明を実施するための形態】

【0017】

以下、実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。

【0018】

図１（ａ）は内部電源回路の構成例を示す図である。内部電源回路１は、制御スイッチｓ０、クランプ回路１ａ、電流制御素子１ｂ、切替えスイッチ群１ｃおよびスイッチ回路１ｄを有する。また、切替えスイッチ群１ｃは、三端子スイッチとして、スイッチｓ１（第１スイッチ）、ｓ２（第２スイッチ）およびｓ３（第３スイッチ）を含む。

【0019】

入力端子ＩＮは、制御スイッチｓ０の入力端と、スイッチ回路１ｄの一方の入力端と接続する。制御スイッチｓ０の電流出力端は、スイッチｓ１、ｓ２、ｓ３の一方の入力端と、電流制御素子１ｂの入力端と接続する。

【0020】

電流制御素子１ｂの出力端は、スイッチｓ１、ｓ３の他方の入力端と、スイッチ回路１ｄの他方の入力端と接続する。スイッチｓ１の出力端は、スイッチｓ２の他方の入力端と、内部グランドＧＮＤ１に接続し、スイッチｓ２、ｓ３の出力端は、内部電源出力端子ＶＤＤoutに接続する。

【0021】

スイッチ回路１ｄの出力端は、クランプ回路１ａの入力端に接続し、クランプ回路１ａの出力端は、出力端子ＯＵＴを介して負荷２の一端に接続し、負荷２の他端は、外部グランドＧＮＤ０に接続する。

【0022】

ここで、制御スイッチｓ０は、電源電圧ＶＣＣに接続し、制御信号Ｓinにもとづきオンして電流を出力する。クランプ回路１ａは、負荷２に接続しており、また、制御スイッチｓ０の出力電圧のクランプ制御を行う。

【0023】

電流制御素子１ｂは、クランプ制御される出力電圧にもとづいて、電流を導通または非導通にする。切替えスイッチ群１ｃは、電流の導通または非導通に応じて変化する電圧のスイッチｓ１〜ｓ３に対する印加にもとづいて、内部電源を生成するための経路Ｌ１（第１経路）、Ｌ２（第２経路）の切替えを行う。スイッチ回路１ｄは、クランプ回路１ａと、切替えスイッチ群１ｃとの結合を断続する。

【0024】

図１（ｂ）は動作を説明するための図である。縦軸は電圧、横軸は時間である。グラフｇａは、内部電源回路１で生成される内部電源の波形を示している。
時間帯ｔａでは、経路Ｌ１による内部電源が生成されて上昇している。一方、ノイズ等によって負荷２に接続される伝送ラインに異常電流が生じたような場合、時間帯ｔｂに示すように、内部電源が上昇しなくなる期間が維持されてしまう。

【0025】

このような現象に対し、内部電源回路１では、制御スイッチｓ０のオン開始（時刻ｔ１）から所定時間経過した時刻ｔ２において、スイッチ回路１ｄがオフする。スイッチ回路１ｄがオフして、クランプ回路１ａと、切替えスイッチ群１ｃとの結合を切断することで、再び経路Ｌ１による内部電源が生成される。

【0026】

このため、時刻ｔ２以降に示すように、内部電源を電源電圧ＶＣＣまで正常に上昇させることができる。これにより、リーク電流の発生を抑制することができ、また、周辺回路の誤動作の防止を図ることが可能になる。

【0027】

次に本発明の技術の詳細を説明する前に、本発明の機能を有していない内部電源回路の構成およびその課題について説明する。なお、以降では、外部グランドは単にＧＮＤ０と呼び、内部グランドは単にＧＮＤ１と呼ぶ。

【0028】

図２は半導体装置の構成例を示す図である。半導体装置１００は、内部電源回路１０と、チャージポンプ１０１とを備え、負荷２と接続する。
内部電源回路１０は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＰＭＯＳトランジスタＭ１〜Ｍ３、ＮチャネルＭＯＳＦＥＴであるＮＭＯＳトランジスタＭ４、デプレッション型ＭＯＳＦＥＴであるデプレッションＭＯＳトランジスタＭｄおよびツェナーダイオードＤｚおよび抵抗Ｒ１を備える。

【0029】

デプレッションＭＯＳトランジスタＭｄは、デプレッション型のＭＯＳＦＥＴであって、ゲート電圧が０Ｖでドレイン−ソース間に電流が流れるトランジスタであり、電流源として使用している。なお、ＰＭＯＳトランジスタＭ１〜Ｍ３、ＮＭＯＳトランジスタＭ４は、エンハンスメント型のＭＯＳＦＥＴである。

【0030】

回路素子の接続関係について、ＰＭＯＳトランジスタＭ１のソースは、電源電圧ＶＣＣに接続し、ＰＭＯＳトランジスタＭ１のゲートは、入力端子ＩＮに接続する。ＰＭＯＳトランジスタＭ１のドレインは、デプレッションＭＯＳトランジスタＭｄのドレイン、ＮＭＯＳトランジスタＭ４のドレイン、ＰＭＯＳトランジスタＭ２のソースおよびＰＭＯＳトランジスタＭ３のソースに接続する。

【0031】

デプレッションＭＯＳトランジスタＭｄのゲートは、デプレッションＭＯＳトランジスタＭｄのソース、ＮＭＯＳトランジスタＭ４のゲート、ツェナーダイオードＤｚのカソードおよびＰＭＯＳトランジスタＭ２のゲートに接続する。

【0032】

ＰＭＯＳトランジスタＭ２のドレインは、ＰＭＯＳトランジスタＭ３のゲートと、ＧＮＤ１と接続する。ＰＭＯＳトランジスタＭ２のバックゲートは、電源電圧ＶＣＣに接続し、ＰＭＯＳトランジスタＭ３のバックゲートは、電源電圧ＶＣＣに接続する。

【0033】

ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ４のソースと、内部電源出力端子ＶＤＤoutと、チャージポンプ１０１の一方の電源端子と接続する。ツェナーダイオードＤｚのアノードは、抵抗Ｒ１の一端に接続し、抵抗Ｒ１の他端は、出力端子ＯＵＴを介して、負荷２の一端に接続する。

【0034】

チャージポンプ１０１の他方の電源端子は、ＧＮＤ１に接続し、負荷２の他端は、ＧＮＤ０に接続する。なお、チャージポンプ１０１の出力端からは、昇圧された電圧信号が所定回路に向けて出力される。この電圧信号は、例えば、負荷２を駆動するためのメインスイッチ（図示せず）をオン、オフする際のスイッチ制御信号となる。

【0035】

ここで、図中のＶＣＣは、外部の電源電圧であり例えば、１３Ｖである。また、ＧＮＤ０は、通常の０Ｖのグランドである。さらに、ＧＮＤ１は、ＧＮＤ０とは異なり、半導体装置１００の非動作時には０Ｖになり、半導体装置１００の動作時には、例えば、ＶＣＣから所定値（例えば、５Ｖ）減算した値となる電圧である。

【0036】

さらに、入力端子ＩＮは、内部電源回路１０の駆動のオン、オフを行う入力信号Ｓinが入力する端子である。出力端子ＯＵＴは、負荷２が接続される出力端子である。
また、内部電源出力端子ＶＤＤoutは、内部電源回路１０が外部電源ＶＣＣから生成した内部電源ＶＤＤを出力する端子である。内部電源ＶＤＤおよびＧＮＤ１は、周辺回路の動作電源として供給される。

【0037】

次に内部電源回路１０の通常時の動作について説明する。内部電源回路１０は、電源電圧ＶＣＣから２つの経路によって内部電源ＶＤＤを生成する構成になっている。また、内部電源回路１０は、入力信号ＳinがＬレベルで駆動し、入力信号ＳinがＨレベルのとき非駆動になる。

【0038】

図３は内部電源を生成する際の一方の経路を示す図である。経路Ｌ１は、ＰＭＯＳトランジスタＭ３を介した経路であり、電源電圧ＶＣＣからほぼ電圧ドロップなく内部電源ＶＤＤを生成するための経路である。

【0039】

図４は内部電源を生成する際の他方の経路を示す図である。経路Ｌ２は、ソースフォロワとして機能するＮＭＯＳトランジスタＭ４を介した経路である。
経路Ｌ２では、電源電圧ＶＣＣからＮＭＯＳトランジスタＭ４の閾値電圧分低い電圧値が、内部電源ＶＤＤとして生成される。これにより、初期運用時に高電圧の電源電圧ＶＣＣが周辺回路に直接印加されないようにしている。

【0040】

図５は内部電源の波形変化を示す図である。内部電源回路１０の通常時における動作波形を示している。
グラフｇ１は、入力信号Ｓinの波形を示しており、縦軸は入力信号Ｓinの電圧（Ｖ）、横軸は時間Ｔ（μｓ）である。

【0041】

また、グラフｇ２は、内部電源出力端子ＶＤＤoutから出力される内部電源ＶＤＤの波形を示しており、縦軸は内部電源ＶＤＤの電圧（Ｖ）、横軸は時間Ｔ（μｓ）である。
〔０≦Ｔ＜Ｔ１〕入力信号Ｓinは、Ｈレベルである。したがって、ＰＭＯＳトランジスタＭ１はオフになる。よって、内部電源回路１０は、非駆動なので内部電源ＶＤＤは０Ｖである。

【0042】

〔Ｔ１≦Ｔ＜Ｔ２〕期間Ｔａは、経路Ｌ１で内部電源ＶＤＤが生成される時間帯である。入力信号Ｓinは、ＨレベルからＬレベルへの移行を始め、ＰＭＯＳトランジスタＭ１はオンしていくので、図３、図４に示すノードｎ１の電圧（Ｖｎ１とする）は上昇する。

【0043】

一方、ツェナーダイオードＤｚは、ＰＭＯＳトランジスタＭ１を流れる電流とは逆方向に接続しており、また、期間Ｔａでは、電圧Ｖｎ１は、ツェナーダイオードＤｚの降伏電圧（Ｖｚとする）よりは低い。

【0044】

このため、ダイオードクランプの状態になっており、デプレッションＭＯＳトランジスタＭｄは通電せず（非導通）、図３、図４に示すノードｎ２の電圧（Ｖｎ２とする）は、電圧Ｖｎ１と等しい状態になる。

【0045】

したがって、ノードｎ１につながるＰＭＯＳトランジスタＭ２のソースと、ノードｎ２につながるＰＭＯＳトランジスタＭ２のゲートとは同電位であるから、ＰＭＯＳトランジスタＭ２はオフである。

【0046】

ＰＭＯＳトランジスタＭ２がオフすると、ＰＭＯＳトランジスタＭ３のゲートにはＧＮＤ１の電位が印加される。したがって、ＰＭＯＳトランジスタＭ３のゲート電位は、ＰＭＯＳトランジスタＭ３のソース電位よりも低いので、ＰＭＯＳトランジスタＭ３はオンする。

【0047】

一方、ＮＭＯＳトランジスタＭ４のソースは、ＰＭＯＳトランジスタＭ３がオンするので、ノードｎ１と電気的に接続する。よって、ＮＭＯＳトランジスタＭ４のソース電位は、電圧Ｖｎ１とほぼ同電位である（すなわち、ノードｎ２の電圧Ｖｎ２とも同電位）。

【0048】

したがって、ＮＭＯＳトランジスタＭ４のゲートと、ＮＭＯＳトランジスタＭ４のソースとは同電位であるから、ＮＭＯＳトランジスタＭ４はオフする。
したがって、図３に示す経路Ｌ１を通じて、ＰＭＯＳトランジスタＭ１から出力される電流が流れて、内部電源ＶＤＤが生成され、内部電源ＶＤＤは、内部電源出力端子ＶＤＤoutから出力されることになる。

【0049】

なお、ＰＭＯＳトランジスタＭ１がフルオンに近づくにつれて、ＰＭＯＳトランジスタＭ１の出力電圧（ノードｎ１の電圧Ｖｎ１）は、徐々に電源電圧ＶＣＣに近づいていくので、期間Ｔａにおいて、内部電源ＶＤＤは上昇していく。

【0050】

〔Ｔ２≦Ｔ＜Ｔ３〕期間Ｔｂは、経路Ｌ２で内部電源ＶＤＤが生成される時間帯である。内部電源ＶＤＤが上昇し、ツェナーダイオードＤｚの降伏電圧Ｖｚの値に達する。このことは、ツェナーダイオードＤｚのカソード側の電圧Ｖｎ２が、降伏電圧Ｖｚに達するということなので、ツェナーダイオードＤｚは、ブレークダウンを起こすことになる（ダイオードクランプの解除が起こる）。

【0051】

ツェナーダイオードＤｚがブレークダウンすると、デプレッションＭＯＳトランジスタＭｄは通電し（導通）、ツェナーダイオードＤｚのカソードからアノード方向へ電流が流れる。

【0052】

すなわち、ＰＭＯＳトランジスタＭ１から出力される電流は、デプレッションＭＯＳトランジスタＭｄおよびツェナーダイオードＤｚを介して流れることになる。
このとき、ノードｎ１の電圧Ｖｎ１と、ノードｎ２の電圧Ｖｎ２とに電位差が生じ、電圧Ｖｎ１の方が電圧Ｖｎ２よりも高くなる（Ｖｎ２＜Ｖｎ１）。したがって、ＰＭＯＳトランジスタＭ２のゲート電位は、ＰＭＯＳトランジスタＭ２のソース電位よりも低くなるから、ＰＭＯＳトランジスタＭ２はオンになる。

【0053】

ＰＭＯＳトランジスタＭ２がオンすると、ＰＭＯＳトランジスタＭ３のゲートには高電位が印加されるので、ＰＭＯＳトランジスタＭ３はオフになる。
一方、ＮＭＯＳトランジスタＭ４のゲート電位は、電圧Ｖｎ２が印加されるが、ＮＭＯＳトランジスタＭ４のソース電位よりも高いので、ＮＭＯＳトランジスタＭ４はオンする。

【0054】

したがって、図４に示す経路Ｌ２を通じて、ＰＭＯＳトランジスタＭ１から出力される電流が流れて、内部電源ＶＤＤが生成され、内部電源ＶＤＤは、内部電源出力端子ＶＤＤoutから出力されることになる。

【0055】

なお、期間Ｔｂにおいて、ツェナーダイオードＤｚのブレークダウンが解消されるまで、内部電源ＶＤＤは、電圧Ｖ１の値が維持される。この電圧Ｖ１は、電源電圧ＶＣＣからＮＭＯＳトランジスタＭ４の閾値電圧を減算した電圧値である。

【0056】

〔Ｔ３≦Ｔ＜Ｔ４〕期間Ｔｃは、経路Ｌ２から経路Ｌ１に切り替わって、経路Ｌ１で内部電源ＶＤＤが再び生成される時間帯である。
内部電源ＶＤＤは、チャージポンプ１０１の動作電源になっているから、チャージポンプ１０１が現時点で動作する。チャージポンプ１０１が動作すると、負荷２を駆動するためのメインスイッチをオン、オフさせるスイッチ制御信号を出力する。

【0057】

このようにして、チャージポンプ１０１が動作することにより、負荷２に接続されている出力端子ＯＵＴの電圧も上昇していくので、ツェナーダイオードＤｚのアノード側の電圧が上昇し、ツェナーダイオードＤｚのブレークダウンが解消することになる。

【0058】

ツェナーダイオードＤｚのブレークダウンが解消すると、再び、ダイオードクランプが起こるので、内部電源の生成経路は、経路Ｌ１になる。
すなわち、ツェナーダイオードＤｚのブレークダウンが解消すると、デプレッションＭＯＳトランジスタＭｄは非通電になるから、ノードｎ１の電圧Ｖｎ１と、ノードｎ２の電圧Ｖｎ２とは等しくなる。

【0059】

したがって、期間Ｔａと同様なトランジスタのスイッチング動作となって、図３に示す経路Ｌ１によって、内部電源ＶＤＤが生成される。
〔Ｔ４≦Ｔ〕入力信号Ｓinは、Ｌレベルになり、ＰＭＯＳトランジスタＭ１はフルオンし、内部電源ＶＤＤは、電源電圧ＶＣＣと同じ電圧値となる。

【0060】

なお、図６のテーブル２０に、経路Ｌ１、Ｌ２毎の各トランジスタのオン、オフ状態をまとめて示しておく。
次に解決すべき課題について説明する。図７は内部電源回路に異常電流が発生した場合を示す図である。内部電源回路１０は、出力端子ＯＵＴを介して負荷２に直接接続しているため、出力端子ＯＵＴおよび出力端子ＯＵＴに接続する伝送ラインは、外部ノイズを受けやすい。

【0061】

出力端子ＯＵＴ周辺に外部ノイズを受けた際には、ツェナーダイオードＤｚに接続している抵抗Ｒ１に逆電流Ｉａが流れるおそれがあり、このとき、抵抗Ｒ１に逆電圧が発生することになる。逆電圧をＶａとすれば、Ｖａ＝Ｉａ×Ｒ１である。

【0062】

このような状態が生じると、ツェナーダイオードＤｚのカソード側の電圧がＶａ分高くなる。このため、チャージポンプ１０１が動作して、負荷２に接続されている出力端子ＯＵＴの電圧が上昇しても、ツェナーダイオードＤｚのカソード側の電圧の方が、降伏電圧よりも高くなる状態が続いてしまい、ツェナーダイオードＤｚのブレークダウンが解消しなくなる。ツェナーダイオードＤｚのブレークダウンが解消しないと、通常時に行われていた段階的な内部電源生成のための経路の移行ができなくなる。

【0063】

図８は内部電源の波形変化を示す図である。内部電源回路１０の異常時における動作波形を示している。
グラフｇ１１は、入力信号Ｓinの波形を示しており、縦軸は入力信号Ｓinの電圧（Ｖ）、横軸は時間Ｔ（μｓ）である。

【0064】

また、グラフｇ１２は、内部電源出力端子ＶＤＤoutから出力される内部電源ＶＤＤの波形を示しており、縦軸は内部電源ＶＤＤの電圧（Ｖ）、横軸は時間Ｔ（μｓ）である。
〔０≦Ｔ＜Ｔ１〕入力信号Ｓinは、Ｈレベルである。したがって、ＰＭＯＳトランジスタＭ１はオフとなり、内部電源ＶＤＤは０Ｖになる。

【0065】

〔Ｔ１≦Ｔ＜Ｔ２〕期間Ｔａは、経路Ｌ１で内部電源ＶＤＤが生成される期間になる。なお、各トランジスタのスイッチング動作は、図５と同じなので説明は省略する。
〔Ｔ２≦Ｔ＜Ｔｒｅｓ〕期間Ｔｄは、出力端子ＯＵＴに外部ノイズを受け、ツェナーダイオードＤｚに接続している抵抗Ｒ１に逆電圧Ｖａが発生した状態である。

【0066】

抵抗Ｒ１に逆電圧Ｖａが生じると、出力端子ＯＵＴの電圧が持ち上がらなくなり、内部電源ＶＤＤは、経路Ｌ２で生成した電圧Ｖ１に逆電圧を加算した値の電圧Ｖ２（＝Ｖ１＋Ｖａ）を維持する。

【0067】

このため、ツェナーダイオードＤｚのカソード側の電位が降伏電圧よりも高い状態が続くので、ツェナーダイオードＤｚのブレークダウンが解消されず、通常動作時に行われていたような、段階的な内部電源生成のための経路移行ができなくなる（経路Ｌ１へ移行できない）。

【0068】

〔Ｔｒｅｓ≦Ｔ〕一定時間で内部電源ＶＤＤが電源電圧ＶＣＣに達しないと、上位から内部電源回路１０に対してリセットがかかる構成になっている。この例では、時刻Ｔｒｅｓでリセットがかかる様子を示しており、リセットされて内部電源ＶＤＤが０Ｖになっている。また、入力信号ＳinもＬレベルからＨレベルに遷移する。

【0069】

このように、内部電源回路１０では、負荷２に接続される出力端子ＯＵＴにノイズが重畳するなどの原因で異常電流が発生すると、内部電源ＶＤＤを所定レベルまで正常に上昇させることができない。このような現象が生じると、リーク電流が発生して回路が誤動作を起こす要因になる。

【0070】

なお、上述の従来技術（特許文献１）のようなＲＣフィルタを採用する方法では、キャパシタンスがスイッチング素子の出力端子とＧＮＤとの間に接続しているので、出力端子とＧＮＤ端子との間のＥＳＤ（Electro Static Discharge）耐量が低下するおそれがある。また、ＲＣ時定数の設定により、面積の大きいキャパシタンスが要求される可能性が高く、実装規模が大きく増加することも考えられる。

【0071】

本発明はこのような点に鑑みて、ＥＳＤ耐量を低下させず、また、実装規模を大きく増加させずに、内部電源を精度よく生成し、回路の誤動作の防止を図った内部電源回路および半導体装置を提供するものである。

【0072】

次に本発明の技術の内部電源回路について説明する。図９は半導体装置の構成例を示す図である。半導体装置１００ａは、内部電源回路１０ａとチャージポンプ１０１を備える。

【0073】

また、内部電源回路１０ａは、スイッチ回路１１、ＰＭＯＳトランジスタＭ１〜Ｍ３、ＮＭＯＳトランジスタＭ４、デプレッションＭＯＳトランジスタＭｄおよびツェナーダイオードＤｚおよび抵抗Ｒ１を備える。

【0074】

さらに、スイッチ回路１１は、遅延素子１１−１、遅延素子１１−２（反転出力）、ＰＭＯＳトランジスタＭ５、デプレッションＭＯＳトランジスタＭｄ１およびＮＭＯＳトランジスタＭ６を含む。

【0075】

半導体装置１００ａは、図２の構成に対して、あらたにスイッチ回路１１を含むものであり、その他の構成要素は図２と同じである。
なお、図１との対応関係を示すと、制御スイッチｓ０は、ＰＭＯＳトランジスタＭ１に対応し、スイッチｓ１は、ＰＭＯＳトランジスタＭ２に対応し、スイッチｓ２は、ＰＭＯＳトランジスタＭ３に対応し、スイッチｓ３は、ＮＭＯＳトランジスタＭ４に対応する。

【0076】

また、電流制御素子１ｂは、デプレッションＭＯＳトランジスタＭｄに対応し、スイッチ回路１ｄは、スイッチ回路１１に対応する。クランプ回路１ａは、ツェナーダイオードＤｚおよび抵抗Ｒ１で実現している。

【0077】

スイッチ回路１１の接続関係について記すと、遅延素子１１−１の入力端は、入力端子ＩＮと、ＰＭＯＳトランジスタＭ１のゲートと接続する。遅延素子１１−１の出力端は、遅延素子１１−２の入力端に接続し、遅延素子１１−２の出力端は、ＰＭＯＳトランジスタＭ５のゲートに接続する。

【0078】

ＰＭＯＳトランジスタＭ５のソースは、電源電圧ＶＣＣに接続し、ＰＭＯＳトランジスタＭ５のドレインは、デプレッションＭＯＳトランジスタＭｄ１のドレインと、ＮＭＯＳトランジスタＭ６のゲートと接続する。

【0079】

デプレッションＭＯＳトランジスタＭｄ１のゲートは、デプレッションＭＯＳトランジスタＭｄ１のソースと、ＧＮＤ０と接続する。ＮＭＯＳトランジスタＭ６のドレインは、ＮＭＯＳトランジスタＭ４のゲート、ＰＭＯＳトランジスタＭ２のゲート、デプレッションＭＯＳトランジスタＭｄのゲートおよびデプレッションＭＯＳトランジスタＭｄのソースに接続する。ＮＭＯＳトランジスタＭ６のソースは、ツェナーダイオードＤｚのカソードに接続する。その他の素子の接続関係は図２と同様である。

【0080】

動作について説明する。図１０は内部電源の波形変化を示す図である。グラフｇ２１は、入力信号Ｓinの波形を示しており、縦軸は入力信号Ｓinの電圧（Ｖ）、横軸は時間Ｔ（μｓ）である。

【0081】

また、グラフｇ２２は、ＰＭＯＳトランジスタＭ５のゲート（図９に示すＡ点）の電圧Ｖｇの波形を示しており、縦軸はゲート電圧Ｖｇ（Ｖ）、横軸は時間Ｔ（μｓ）である。
さらに、グラフｇ２３は、内部電源出力端子ＶＤＤoutから出力される内部電源ＶＤＤの波形を示しており、縦軸は内部電源ＶＤＤの電圧（Ｖ）、横軸は時間Ｔ（μｓ）である。

【0082】

〔０≦Ｔ＜Ｔ１〕入力信号Ｓinは、Ｈレベルである。したがって、ＰＭＯＳトランジスタＭ１はオフとなり、内部電源ＶＤＤは０Ｖになる。また、ゲート電圧ＶｇはＬレベルであるから、ＰＭＯＳトランジスタＭ５はオンし、ＮＭＯＳトランジスタＭ６はオンする。したがって、ノードｎ２と、ツェナーダイオードＤｚのカソードは電気的に接続している。

【0083】

〔Ｔ１≦Ｔ＜Ｔ２〕期間Ｔａは、経路Ｌ１で内部電源ＶＤＤが生成される期間になる。なお、ゲート電圧ＶｇはＬレベルであるから、ノードｎ２と、ツェナーダイオードＤｚのカソードは電気的に接続している。

【0084】

〔Ｔ２≦Ｔ＜Ｔ５〕期間Ｔｅは、ツェナーダイオードＤｚのブレークダウンが解消されない状態を示している。なお、ゲート電圧ＶｇはＬレベルであるから、ノードｎ２と、ツェナーダイオードＤｚのカソードは電気的に接続している。

【0085】

また、上述したように、出力端子ＯＵＴに外部ノイズを受け、ツェナーダイオードＤｚに接続している抵抗Ｒ１に逆電圧Ｖａが発生すると、出力端子ＯＵＴの電圧が持ち上がらなくなる。この場合、内部電源ＶＤＤは、電圧Ｖ１に逆電圧を加算した値の電圧Ｖ２（＝Ｖ１＋Ｖａ）を維持する。

【0086】

〔Ｔ５≦Ｔ〕時刻Ｔになると、ゲート電圧Ｖｇは、Ｈレベルに移行している。したがって、ＰＭＯＳトランジスタＭ５はオフし、ＮＭＯＳトランジスタＭ６はオフするから、ノードｎ２と、ツェナーダイオードＤｚのカソードは電気的に非接続になる。

【0087】

すなわち、ノードｎ２は、ツェナーダイオードＤｚおよび出力端子ＯＵＴに対する接続が無くなるので、デプレッションＭＯＳトランジスタＭｄは非通電となる。
すると、ノードｎ１の電圧Ｖｎ１と、ノードｎ２の電圧Ｖｎ２とは等しくなるから、期間Ｔａと同様なトランジスタのスイッチング動作となって、図３に示す経路Ｌ１によって、内部電源ＶＤＤが生成されることになる。これにより、内部電源ＶＤＤが、電源電圧ＶＣＣに達することができる。

【0088】

なお、遅延素子１１−１、１１−２に設定されている遅延時間は、この例では、時間（Ｔａ＋Ｔｅ）である。このような遅延設定により、ＰＭＯＳトランジスタＭ１のオン開始時刻Ｔ１から所定時間（Ｔａ＋Ｔｅ）経過後の時刻Ｔ５において、スイッチ回路１１内のＰＭＯＳトランジスタＭ５がオフとなるので、ＮＭＯＳトランジスタＭ６がオフして、ノードｎ２と、ツェナーダイオードＤｚのカソードは電気的に非接続になる。

【0089】

以上説明したように、半導体装置１００ａの構成によれば、ＰＭＯＳトランジスタＭ１のオン開始時刻から所定時間経過すると、時刻Ｔｒｅｓに達する前に、確実に経路Ｌ１による内部電源の生成を行うことができる。これにより、内部電源を電源電圧ＶＣＣまで正常に上昇させることができ、誤動作の防止を図ることが可能になる。

【0090】

次に本発明の半導体装置１００ａが適用されるＩＰＳの構成について説明する。図１１はハイサイド型のＩＰＳの構成例を示す図である。
ＩＰＳ３０は、負荷２、マイコン４、バッテリ５に接続している。また、ＩＰＳ３０は、ロジック回路３１、レベルシフトドライバ３２、内部電源回路３３、ＳＴ（status）回路３４、低電圧検出回路３５、短絡検出回路３６、負荷開放検出回路３７、過電流検出回路３８および過熱検出回路３９を備える。

【0091】

さらに、ＩＰＳ３０は、負荷２を駆動するためのスイッチ素子Ｍ０を有し、スイッチ素子Ｍ０にはダイオードＤ０（ＦＷＤ：Free Wheel Diode）が接続されている。
スイッチ素子Ｍ０がオフになる瞬間では、モータ等の誘導性の負荷２からは、逆起電力が発生する。このため、スイッチ素子Ｍ０に対して、ダイオードＤ０を逆並列に接続して、このときの負荷電流を還流させる構成としている。

【0092】

ここで、ロジック回路３１は、端子Ｉｎから入力されるマイコン４からの制御信号、および各検出回路の状態検出信号を一括して認識し、スイッチ素子Ｍ０を制御するためのＯＮＢＨ（ON By H）信号を出力する。

【0093】

レベルシフトドライバ３２は、ロジック回路３１から出力されたＯＮＢＨ信号を、スイッチ素子Ｍ０をフルオンさせるに要するレベルまで昇圧したＧＳ信号を生成し、スイッチ素子Ｍ０のゲートに印加する。なお、レベルシフトドライバ３２は、上述のチャージポンプ１０１の機能を含む。

【0094】

内部電源回路３３は、ＶＣＣ電圧より低い値から段階的に上昇させる電源電圧である内部電源を生成し、内部電源で制御が必要な回路に対して供給する。なお、内部電源回路３３は、図９に示した内部電源回路１０ａの機能を含む。

【0095】

ＳＴ回路３４は、スイッチ素子Ｍ０の動作状態を、ＳＴ端子を介して、マイコン４に送信する。
低電圧検出回路３５は、ＶＣＣ電圧が定格電圧より低いとき、異常信号をロジック回路３１に送信する。低電圧検出回路３５から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。

【0096】

短絡検出回路３６は、スイッチ素子Ｍ０のソースに接続している出力端子ＯＵＴがＧＮＤにショートしたとき、異常信号をロジック回路３１に送信する。短絡検出回路３６から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。

【0097】

負荷開放検出回路３７は、スイッチ素子Ｍ０のソースに接続する出力端子ＯＵＴがオープンになったとき、異常信号をロジック回路３１に送信する。負荷開放検出回路３７から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。

【0098】

過電流検出回路３８は、スイッチ素子Ｍ０とカレントミラー回路を構成しているトランジスタＭｃから、スイッチ素子Ｍ０に流れる電流と同一の電流を受信する。そして、定格より異常な大電流が流れたことを検出すると、異常信号をロジック回路３１に送信する。過電流検出回路３８から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。

【0099】

過熱検出回路３９は、スイッチ素子Ｍ０が定格より異常な高温になったとき、異常信号をロジック回路３１に送信する。過熱検出回路３９から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。

【0100】

以上説明したように、本発明によれば、負荷に接続される伝送ラインにノイズが乗るなどして異常電流が発生しても、内部電源を電源電圧まで精度よく上昇させることができる。

【0101】

これにより、ＥＳＤ耐量を低下させず、さらに集積回路の面積を大きく増大させずに、スイッチング素子のターンオン時のリーク電流の発生を抑制することができ、また外部ノイズによるスイッチ素子がフルオンしないなどの誤動作を防ぐことが可能になる。

【0102】

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

【符号の説明】

【0103】

１ 内部電源回路
１ａ クランプ回路
１ｂ 電流制御素子
１ｃ 切替えスイッチ群
１ｄ スイッチ回路
２ 負荷
ｓ０ 制御スイッチ
ｓ１ 第１スイッチ
ｓ２ 第２スイッチ
ｓ３ 第３スイッチ
Ｓin 制御信号
Ｌ１ 第１経路
Ｌ２ 第２経路
ＩＮ 入力端子
ＯＵＴ 出力端子
ＶＤＤout 内部電源出力端子
ＧＮＤ０ 外部グランド
ＧＮＤ１ 内部グランド
ｇａ 内部電源の波形
ｔａ 第１経路による内部電源の生成期間
ｔｂ 内部電源が上昇しなくなる期間
ｔ１ 制御信号のオン開始時刻
ｔ２ 所定時間経過したときの時刻

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】