特許 6238431 ビット線プリチャージ電圧が低減されたＳＲＡＭビットセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6238431

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】ビット線プリチャージ電圧が低減されたＳＲＡＭビットセル

(51)【国際特許分類】

   G11C 11/419 20060101AFI20171120BHJP

【ＦＩ】

   G11C11/419 120

【請求項の数】5

【全頁数】15

(21)【出願番号】特願2013-145321(P2013-145321)

(22)【出願日】2013年7月11日

(65)【公開番号】特開2014-22032(P2014-22032A)

(43)【公開日】2014年2月3日

【審査請求日】2016年7月8日

(31)【優先権主張番号】13/548,848

(32)【優先日】2012年7月13日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ジェームズ ディ．バーネット

(72)【発明者】

【氏名】ペリー エイチ．ペリー

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２００５−１６６０９５（ＪＰ，Ａ）

【文献】 特表２００２−５３８６１５（ＪＰ，Ａ）

【文献】 特開平９−５１０４２（ＪＰ，Ａ）

【文献】 米国特許第０６３０７８０５（ＵＳ，Ｂ１）

【文献】 特開２０１１−１４６１２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１２

(57)【特許請求の範囲】

【請求項1】

メモリデバイスであって
複数のビットセルを備え、該ビットセルは、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第１のインバータと、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第２のインバータと、ここで、前記第２のインバータは前記第１のインバータと交差結合され、
パストランジスタとして前記第１のインバータおよび前記第２のインバータに結合された第１の低閾値電圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
パストランジスタとして前記第１のインバータおよび前記第２のインバータに結合された第２の低閾値電圧ＭＯＳＦＥＴとを含み、ここで、前記第１の低閾値電圧ＭＯＳＦＥＴおよび前記第２の低閾値電圧ＭＯＳＦＥＴの閾値電圧は、ビットセルの書き込みパフォーマンスを向上させるべく、前記第１のインバータおよび前記第２のインバータのＮＭＯＳトランジスタの閾値電圧よりも実質的に小さい、前記複数のビットセルと、
プリチャージ動作中に選択されたビット線に約１／２ＶＤＤを提供するように結合される電源電圧（ＶＤＤ）とを含み、前記第１の低閾値電圧ＭＯＳＦＥＴおよび前記第２の低閾値電圧ＭＯＳＦＥＴにより向上された書き込みパフォーマンスを提供しつつ、読み出し動作中のビットセルの安定性の測度である静的雑音余裕（ＳＮＭ）を向上させるべく、前記第１のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しく、前記第２のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しい、メモリデバイス。

【請求項2】

メモリデバイスであって
複数のビットセルを備え、該ビットセルは、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第１のインバータと、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第２のインバータと、ここで、前記第２のインバータは前記第１のインバータと交差結合され、
パストランジスタとして前記第１のインバータおよび前記第２のインバータに結合された第１の低閾値電圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
パストランジスタとして前記第１のインバータおよび前記第２のインバータに結合された第２の低閾値電圧ＭＯＳＦＥＴとを含み、ここで、前記第１の低閾値電圧ＭＯＳＦＥＴおよび前記第２の低閾値電圧ＭＯＳＦＥＴの閾値電圧は、ビットセルの書き込みパフォーマンスを向上させるべく、前記第１のインバータおよび前記第２のインバータのＮＭＯＳトランジスタの閾値電圧よりも実質的に小さい、前記複数のビットセルと、
プリチャージ動作中に選択されたビット線に約１／２ＶＤＤを提供するように結合される電源電圧（ＶＤＤ）とを含み、前記第１の低閾値電圧ＭＯＳＦＥＴおよび前記第２の低閾値電圧ＭＯＳＦＥＴにより向上された書き込みパフォーマンスを提供しつつ、読み出し動作中のビットセルの安定性の測度である静的雑音余裕（ＳＮＭ）を向上させるべく、前記第１のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しく、前記第２のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しく、
前記第１の低閾値電圧ＭＯＳＦＥＴおよび前記第２の低閾値電圧ＭＯＳＦＥＴは、接地電圧を下回る電圧に結合されるワード線信号を受信するように構成される、メモリデバイス。

【請求項3】

ＳＲＡＭビットセルであって、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第１のインバータと、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第２のインバータと、ここで、前記第１のインバータおよび前記第２のインバータは互いに交差結合され、
前記インバータをビット線に結合する複数のパストランジスタとしての複数の低閾値電圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、該複数の低閾値電圧ＭＯＳＦＥＴの閾値電圧は、ビットセルの書き込みパフォーマンスを向上させるべく、前記第１のインバータおよび前記第２のインバータのＮＭＯＳトランジスタの閾値電圧よりも実質的に小さい、前記複数の低閾値電圧ＭＯＳＦＥＴと、
供給電圧（ＶＤＤ）とを備え、前記ＳＲＡＭビットセルが選択されるとき、プリチャージ動作中に該供給電圧のほぼ二分の一が前記ビット線に提供され、
前記複数の低閾値電圧ＭＯＳＦＥＴにより向上された書き込みパフォーマンスを提供しつつ、読み出し動作中のビットセルの安定性の測度である静的雑音余裕（ＳＮＭ）を向上させるべく、前記第１のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しく、前記第２のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しい、ＳＲＡＭビットセル。

【請求項4】

ＳＲＡＭビットセルであって、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第１のインバータと、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第２のインバータと、ここで、前記第１のインバータおよび前記第２のインバータは互いに交差結合され、
前記インバータをビット線に結合する複数のパストランジスタとしての複数の低閾値電圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、該複数の低閾値電圧ＭＯＳＦＥＴの閾値電圧は、ビットセルの書き込みパフォーマンスを向上させるべく、前記第１のインバータおよび前記第２のインバータのＮＭＯＳトランジスタの閾値電圧よりも実質的に小さい、前記複数の低閾値電圧ＭＯＳＦＥＴと、
供給電圧（ＶＤＤ）であって、前記ＳＲＡＭビットセルが選択されるとき、プリチャージ動作中に該供給電圧のほぼ二分の一が前記ビット線に提供され、ここで、前記複数の低閾値電圧ＭＯＳＦＥＴにより向上された書き込みパフォーマンスを提供しつつ、読み出し動作中のビットセルの安定性の測度である静的雑音余裕（ＳＮＭ）を向上させるべく、前記第１のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しく、前記第２のインバータにおける前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しい、前記供給電圧と、
前記複数のパストランジスタのうちの第１のパストランジスタの制御ゲート端子に結合される第１のワード線と、
前記複数のパストランジスタのうちの第２のパストランジスタの制御ゲート端子に結合される第２のワード線と
を備えるＳＲＡＭビットセル。

【請求項5】

方法であって、
選択されたＳＲＡＭビットセルのプリチャージ動作中に供給電圧のほぼ二分の一をビット線信号およびビット線バー信号に印加するステップを含み、前記ビット線信号は第１の低閾値電圧トランジスタの第１の電流電極に結合され、前記ビット線バー信号は第２の低閾値電圧トランジスタの第１の電流電極に結合され、前記第１の低閾値電圧トランジスタおよび前記第２の低閾値電圧トランジスタは、向上されたビットセルの書き込みパフォーマンスを提供するパストランジスタとして前記ビットセル内の第１のインバータおよび第２のインバータに結合され、前記第１の低閾値電圧トランジスタおよび前記第２の低閾値電圧トランジスタにより向上された書き込みパフォーマンスを提供しつつ、読み出し動作中のビットセルの安定性の測度である静的雑音余裕（ＳＮＭ）を向上させるべく、前記第１のインバータにおけるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しく、前記第２のインバータにおけるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しい、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的には半導体メモリデバイスに関し、より具体的には、スタティックランダム・アクセス・メモリ（ＳＲＡＭ）デバイスに関する。

【背景技術】

【0002】

半導体メモリデバイスは、携帯電話、デジタルカメラ、モバイルおよび固定コンピュータデバイス、自動車、電化製品、および他のデバイスのような、多種多様な電子デバイスに使用されている。

【0003】

ＳＲＡＭメモリの主要な特性は、メモリの速度および電力である。ＳＲＡＭメモリは、高速アクセスが必要とされるときに利用されることが多い。ＳＲＡＭメモリは、データ保持のために電力が維持される必要があるスタティックメモリである。しかしながら、データ保持に必要とされる電力は相対的にわずかである。ＳＲＡＭメモリ内で散逸される電力の多くは、ビット線チャージおよび放電に関係する。ＳＲＡＭの別の重要な態様は、読み出しアクセス中にビットセルによってビット線に提供される信号、すなわち、その信号をどれだけ早く提供できるか、および、その信号をどれだけ確実に検知することができるかである。ＳＲＡＭメモリの別の主要な特性は、ソフトエラー率、すなわち、メモリが高エネルギーの原子よりも小さい粒子にさらされたときにデータを保持する能力である。それゆえ、必要とされる電力がより低く、確実に検知されることができる信号を提供するためにより高速で、ソフトエラー率がより低いＳＲＡＭビットセルが必要とされている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第５５３２９５５号明細書

【特許文献2】米国特許出願公開第２０１２／００６９６３６号明細書

【非特許文献】

【0005】

【非特許文献1】クラウス、アール（Kraus, R）他，ＤＲＡＭの最適化されたセンス手法（Optimized Sensing Scheme of DRAM’s）、IEEE Journal of Solis-state Circuits、第２４巻、第４号、１９８９年８月、ｐ．８９５−８９９

【非特許文献2】ナカセ、ワイ（Nakase, Y）他、相補半振バスアーキテクチャを用いた高速広帯域ＳＲＡＭマクロ（A High Speed Wide Band SRAM Macro using Complementary Half-Swing Bus Architecture）、Circuits Digest of Tech. Papers、１９９４年、ｐ．１−４

【非特許文献3】バドゥルドゥーザ、エス．エー．(Badrudduza, S.A.)他、読み出し安定性が改良された６個及び７個のトランジスタの漏れが抑制されたＳＲＡＭセル（Six and Seven Transistor Leakage Suppressed SRAM Cells with improved Read Stability）、IEEE 2007 Custom Integrated Circuits Conference (ICC)、ｐ．２２５−２２８

【図面の簡単な説明】

【0006】

本開示は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

【図1】本発明による処理システムの一実施形態を示すブロック図。

【図2】本発明による図１のＳＲＡＭメモリ内に含まれることができる構成要素を示すブロック図。

【図3】図２のＳＲＡＭメモリ内に含まれることができるビットセルを示す回路図。

【図4】図２のＳＲＡＭメモリ内に含まれることができるワード線ドライバ回路の一実施形態を示す回路図。

【図5】図４のワード線ドライバ回路に使用されるさまざまな信号に関する波形の一例を示す図。

【図6】図３のビットセルに関する静的雑音余裕を示す一例の図。

【図7】既知のビットセルと比較した図３のビットセルに関する静的雑音余裕対ＶＤＤの一例を示す図。

【図8】図３のビットセルを実装するのに使用されることができるＦｉｎＦＥＴレイアウトの一実施形態を示す図。

【発明を実施するための形態】

【0007】

１／２ＶＤＤにプリチャージされるビット線および低ＶＴパストランジスタを有する６トランジスタ（６Ｔ）ビットセルを含むＳＲＡＭメモリデバイスの実施形態が開示される。ビット線が供給電圧（ＶＤＤ）全体ではなくＶＤＤの１／２を変動するため、ビットセルが読み出しおよび書き込み動作の間に使用する電力は５０％低い。加えて、ビット線は１／２ＶＤＤの間でしか変動しないため、ビットセルはより速い書き込みおよびプリチャージ速度を有する。１／２ＶＤＤによってビット線が駆動されることによって、動的センス増幅器の交差結合ｐ型トランジスタおよび交差結合ｎ型トランジスタを利得を提供するために利用することができるため、検知をより高速にすることが可能になる。全ＶＤＤの代わりに１／２ＶＤＤを使用することによって、検知がより迅速に解決されるためにクローバ電流が少なくなることに起因して電源ノイズも低減される。高度にスケーリングされた技術において１／２ＶＤＤビットセルを具体化するのに必要とされる面積は他の６Ｔビットセルと同等である。１／２ＶＤＤビットセルは他の６Ｔビットセルと同様または向上した安定性を有する。ビット線上で信号を生成するためにビットセルからデータを読み出すのにより多くのトランジスタが利用され、ビット線信号の検知により多くのトランジスタが利用されるため、これらのトランジスタのいずれかにおける欠陥がＳＲＡＭの動作にとって致命的なものになる機会が低減され、結果としてメモリ収率が高くなる。さらに、１／２ＶＤＤビット線のビットセルに関連付けられるトランジスタサイズによってソフトエラーに対するより高い耐性がもたらされる。

【0008】

図１は、バス１２２によって双方向性結合され得る、１つまたは複数のプロセッサ１１２と、１つまたは複数のＳＲＡＭメモリ１１４と、１つまたは複数の他のメモリ１１６と、１つまたは複数の他のモジュール１１８と、外部バスインターフェース１２０とを含むことができる、本発明による処理システム１００の一実施形態のブロック図である。外部バスインターフェース１２０は、システム１００に、および当該システムから情報を通信するのに使用され得る外部バス１２４に結合可能である。ＳＲＡＭメモリ１１４は、ＳＲＡＭメモリ１１４と、システム１００の外部の回路（図示せず）との間で情報を通信するのに使用され得る１つまたは複数の集積回路端子１２６に結合され得る。代替の実施形態では、コンピュータプロセッサ（複数の場合もあり）１１２、他のメモリ（複数の場合もあり）１１６、および他のモジュール（複数の場合もあり）１１８が、システム１００の外部の回路（図示せず）に情報を通信すること、および当該回路から情報を通信することのうちの少なくとも一つに使用され得る１つまたは複数の集積回路端子（図示せず）を有してもよい。

【0009】

ＳＲＡＭメモリ１１４の一実施形態は、データを記憶するために書き込みアクセスされ、記憶されたデータを取り出すために読み出しアクセスされ得るビットセルのアレイを含む。

【0010】

図２は、ブロック復号器２０１と、行復号器２０２と、メモリアレイ２０３とを含む、本発明による図１のＳＲＡＭメモリ１１４内に含むことができる構成要素のブロック図を示す。行復号器２０２は、グローバルワード線信号ＧＷＬをワード線ドライバ２０４、２０６、２０８に提供する。提供されるグローバルワード線信号のうちの選択される１つがアサートされる。ブロック復号器２０１は、ブロック選択信号ＢＳをブロック選択ドライバ２０５、２０７、２０９に提供する。ブロック選択信号ＢＳは、ブロック選択ドライバ２０５、２０７、２０９のうちの１つを選択し、当該ドライバは、ブロック選択バー信号ＢＳＢをその対応するワード線ドライバ２０４、２０６、２０８に、そのワード線ドライバを選択および選択解除するために提供する。選択されたワード線ドライバは、アサートされたＧＷＬ信号に対応するワード線を選択する。選択されたワード線は、そのワード線に結合される複数のビットセルを選択する。

【0011】

図３は、図１および図２のメモリ１１４のＳＲＡＭメモリアレイ２０３内に含まれる、ビット線ＢＬ、相補的ビット線ＢＬＢ、および、プリチャージ回路３３０に結合されるビットセル３００の回路図を示す。メモリセル３００は、パストランジスタ３０２、３０４と、プルアップＰＭＯＳトランジスタ３０６、３０８と、プルダウンＮＭＯＳトランジスタ３１０、３１２とを備える。パストランジスタ３０２、３０４は、実質的にプルダウントランジスタ３１０および３１２よりも低いＶＴを有する低閾値電圧（ＶＴ）ＭＯＳＦＥＴである。パストランジスタ３０２、３０４の低ＶＴに起因して、パストランジスタ３０２、３０４のゲートに印加される負電圧が、パストランジスタ３０２、３０４を通る電流を遮断するのに必要とされる。

【0012】

ＰＭＯＳトランジスタ３０６およびＮＭＯＳトランジスタ３１０は第１のインバータ３１４として結合され、ＰＭＯＳトランジスタ３０６のソースは供給電圧ＶＤＤに結合され、ＮＭＯＳトランジスタ３１０のソースは接地ＶＳＳに結合される。トランジスタ３０６および３１０のゲートはインバータ３１４の入力に結合され、トランジスタ３０６および３１０のドレインはインバータ３１４の出力に結合される。ＰＭＯＳトランジスタ３０８およびＮＭＯＳトランジスタ３１２は第２のインバータ３１６として結合され、ＰＭＯＳトランジスタ３０８のソースは供給電圧ＶＤＤに結合され、ＮＭＯＳトランジスタ３１２のソースは接地ＶＳＳに結合される。トランジスタ３０８および３１２のゲートはインバータ３１６の入力に結合され、トランジスタ３０８および３１２のドレインはインバータ３１６の出力に結合される。インバータ３１４、３１６の入力および出力は互いに、およびそれぞれのセンスノードＳＮおよびＳＮＢにおいて低ＶＴパストランジスタ３０２、３０４の第１の電流電極に交差結合される。ビット線信号ＢＬはパストランジスタ３０２の第２の電流電極に結合され、相補的ビット線信号ＢＬＢはパストランジスタ３０４の第２の電流電極に結合される。ワード線信号ＷＬはパストランジスタ３０２、３０４の制御ゲートに結合される。

【0013】

ビット線がＶＤＤまでプリチャージされる従来の６Ｔビットセルでは、ビット線のうちの１つが、電圧の二乗をキャパシタンスに乗算した関数（ＣＶ^２）である電力消費のために切り替えられなければならない。ビット線が１／２ＶＤＤまでプリチャージされるビットセル３００では、書き込みは、ビット線の各々の１／２ＶＤＤの切り替え、即ち、１つのビット線をＶＤＤに切り替え、１つのビット線をＶＳＳに切り替えることを必要とする。ビットセル３００の各ビット線を１／２ＶＤＤのみを切り替えればよいため、電力は２×Ｃ×（１／２Ｖ）^２＝２×１／４×ＣＶ^２＝１／２ＣＶ^２の関数、すなわち、従来のセルの電力の二分の一である。データノードＳＮおよびＳＮＢは、インバータ３１４および３１６を通してビットセル３００に書き込まれるデータを記憶する。論理「１」がビットセル３００に書き込まれると、ノードＳＮは論理「１」またはＶＤＤになり、ノードＳＮＢは論理「０」またはＶＳＳになる。論理「０」がビットセル３００に書き込まれると、ノードＳＮは論理「０」またはＶＳＳになり、ノードＳＮＢは論理「１」またはＶＤＤになる。

【0014】

プリチャージ回路３３０はトランジスタ３２０、３２２、および３２４を備える。トランジスタ３２０および３２４のソースは１／２ＶＤＤに結合され、トランジスタ３２０および３２４のドレインはそれぞれビット線信号ＢＬおよびＢＬＢに結合される。トランジスタ３２２の通電電極はＢＬおよびＢＬＢに結合される。トランジスタ３２０、３２２および３２４のゲートはプリチャージ信号ＰＣに結合される。読み出しまたは書き込みアクセスのいずれかのためのプリチャージ中、ビット線はトランジスタ３２２によってともに短絡され、両方のビット線が１／２ＶＤＤに戻る。トランジスタ３２０および３２４によって、１／２ＶＤＤが経時的にドリフトすることが避けられる。ビット線がともに短絡されるため、プリチャージ中に電源過電流がなく、プリチャージ中にＶＤＤ上に過電流がある従来の６Ｔビットセルによるものよりもはるかに高速にプリチャージを切り替えることができる。

【0015】

標準的な６Ｔ ＳＲＡＭビットデバイスのサイズでは、低ＶＴパストランジスタ３０２、３０４と関連する低閾値電圧ＶＴによってビットセル３００の書き込みパフォーマンスは向上するであろうが、それに応じて、低閾値電圧および小さいプルアップＰＭＯＳトランジスタ３０６、３０８に関連して信号雑音余裕が低いことに起因して読み出しパフォーマンスは劣化するであろう。低信号雑音余裕を埋め合わせるのを助けるために、ＰＭＯＳトランジスタ３０６、３０８の駆動強度または相互コンダクタンスは、ＮＭＯＳトランジスタ３１０、３１２の駆動強度または相互コンダクタンスとほぼ同じであるように選択される。ＰＭＯＳトランジスタ３０６、３０８がＮＭＯＳトランジスタ３１０、３１２とほぼ同じ相互コンダクタンスを有することは、十分な書き込み余裕を提供しながら、パストランジスタ３０２、３０４の低閾値電圧に関連して静的余裕が低いビットセル３００の安定性または静的雑音余裕を向上させる助けとなる。加えて、相対的に強固なＰ型トランジスタ３０６、３０８は、ビットセル３００の「１」レベルを破壊するよう試みるソフトエラー事象に抗する強い電流を提供する。

【0016】

低ＶＴパストランジスタ３０２、３０４は、プルアップトランジスタ３０６、３０８およびプルダウントランジスタ３１０、３１２の整合する相互コンダクタンスとともに、約１／２ＶＤＤまでプリチャージされるビット線で安定性を提供するのに十分である。ビットセル３００のワード線がほぼ１／２ＶＤＤまでプリチャージされる線ととともに選択されるとき、パストランジスタ３０２または３０４のうちの一方は、メモリ３００のノードＳＮおよびＳＮＢ上に記憶されているデータに応じてそれぞれＢＬまたはＢＬＢ上でプルアップすることになる。他方のパストランジスタ３０２または３０４はそれぞれＢＬまたはＢＬＢ上でプルダウンすることになる。プルダウンすることしかできない従来の６Ｔ ＳＲＡＭビットセルとは異なり、ビットセル３００の両方の側がアクティブである。読み出しアクセスの間、「１」を記憶している対応するノードＳＮまたはＳＮＢに結合されるパストランジスタ３０２または３０４が、対応するビット線ＢＬまたはＢＬＢ上でプルアップすることになり、「０」を記憶している対応するノードＳＮまたはＳＮＢに結合される他方のパストランジスタ３０２または３０４が、対応するビット線上でプルダウンすることになる。ビットセル３００の両方の側がビット線上に信号を展開するための電流を提供するため、ビットセルはビットセル３００の任意のトランジスタ内の欠陥により影響されにくく、それによって、メモリ１１４がより高い生産性（収率）を有することが可能になる。同様に、ビット線ＢＬおよびＢＬＢに関連付けられるセンス増幅器（図示せず）は、ＢＬおよびＢＬＢ上の差分信号を増幅するためにプルアップおよびプルダウンの両方を行い、それによって、より高速の検知および欠陥に対するより高い耐性が可能になる。

【0017】

図４は、図２のそれぞれのワード線ドライバ２０４、２０６、２０８およびブロック選択ドライバ２０５、２０７、２０９としてＳＲＡＭメモリ１１４内に含むことができる、ワード線ドライバ４０２およびブロック選択ドライバ４０４を含むワード線ドライバ回路４００の回路図を示す。ワード線ドライバ４０２は、第１のパストランジスタ４０６、第２のパストランジスタ４０８、およびラッチ回路４０９を含む。ゲート電極がＶＤＤに結合されるパストランジスタ４０６は、グローバルワード線信号ＧＷＬをパストランジスタ４０８の制御ゲート端子に伝導する。ＧＷＬ信号は供給電圧ＶＤＤと接地ＶＳＳとの間で変動する。ＧＷＬ信号がアクティブハイであるとき、パストランジスタ４０８は、ブロック選択ドライバ４０４によって生成される相補的ブロック選択ＢＳＢをラッチ回路４０９に伝導する。ラッチ回路４０９は駆動インバータ４１２およびフィードバックインバータ４１０を含む。インバータ４１０、４１２は、ＶＤＤと、接地ＶＳＳよりも低いまたは小さい負電圧ＶＮとの間に結合され、それによって、出力信号ＷＬはＶＤＤとＶＮとの間で変動する。ＧＷＬがアクティブハイであり、ＢＳＢがアクティブローであるとき、駆動インバータ４１２はアクティブローＢＳＢ信号を受信してワード線信号ＷＬを出力し、当該信号は、図３のビットセル３００のような、ワード線に結合されるビットセルに提供される。フィードバックインバータ４１０はワード線信号ＷＬを受信して駆動インバータ４１２への入力に対するフィードバック信号を提供し、これによって出力信号ワード線信号ＷＬがラッチされる。

【0018】

ブロック選択ドライバ４０４は、第１のパストランジスタ４２２、第２のパストランジスタ４２４、およびラッチ回路４２５を含む。ゲート電極がＶＤＤに結合されるパストランジスタ４２２は、ブロック復号器４２０からのブロック選択信号ＢＳをパストランジスタ４２４の制御ゲート端子に伝導する。ブロック選択信号ＢＳがアクティブハイであるとき、パストランジスタ４２４は相補的ワード線クロック信号ＷＬＣＬＫＢをラッチ回路４２５、およびワード線ドライバ回路４０２に向けてパストランジスタ４０８に伝導する。ＷＬＣＬＫＢ信号は供給電圧ＶＤＤと接地ＶＳＳとの間で駆動される。ラッチ回路４２５はＶＤＤと、接地ＶＳＳよりも低いまたは小さい負電圧ＶＮとの間に結合される２つのインバータ４２６および４２８を含む。インバータ４２８はＷＬＣＬＫＢ信号を受信してワード線クロック信号ＷＬＣＬＫを出力し、当該信号はインバータ４２６の入力に提供される。

【0019】

いくつかの高度にスケールダウンされた技術では、インバータ４１０，４１２，４２６および４２８は、ＶＮ供給に起因してプルアップおよびプルダウンデバイスに印加される電圧が通常よりも大きくなることから生じる故障を避けるために、プルアップおよびプルダウンデバイスと直列の直列カスコードデバイスを必要とする場合がある。いくつかの高度にスケールダウンされた技術では、パストランジスタ４０６、４２２は、ワード線ドライバ４０２およびブロック選択ドライバ４０４の他のｎチャネルトランジスタよりも実質的に低いＶＴを有する場合がある。たとえば、いくつかの実施形態では、パストランジスタ４０６、４２２の閾値電圧ＶＴは、ワード線ドライバ４０２およびブロック選択ドライバ４０４のＮＭＯＳトランジスタ４０８、４２４の閾値電圧よりも約３０〜５０パーセント低い。しかしながら、他の適切な閾値電圧をパストランジスタ４０６、４２２に使用することができる。

【0020】

ここで、ワード線ドライバ回路４００およびブロック選択ドライバ４０４の動作が図５を参照して説明され、当該図面は、図４のワード線ドライバ回路４００に使用されるさまざまな信号の時間波形の一例を示している。ワード線起動の始まりにおいて、グローバルワード線ＧＷＬおよびブロック選択ＢＳ信号が接地ＶＳＳから選択されるワード線ドライバ４０２の供給電圧ＶＤＤに駆動される。ブロック選択信号ＢＳはパス・ゲート・トランジスタ４２２を通じてノードＡに結合され、ノードＡはトランジスタ４２４のゲートに結合される。グローバルワード線信号ＧＷＬはパス・ゲート・トランジスタ４０６を通じてパストランジスタ４０８のゲートに結合される。グローバルワード線およびブロック選択信号がＶＤＤに達した後、ワード線クロック信号ＷＬＣＬＫが供給電圧ＶＤＤから接地ＶＳＳに駆動され、これによって、相補的ブロック選択信号ＢＳＢが供給電圧ＶＤＤから接地ＶＳＳに駆動される。ワード線クロック信号および相補的ブロック選択信号が接地に達した後、ラッチ回路４０９によって生成されるワード線信号ＷＬが負電圧ＶＮから正電圧ＶＤＤに駆動される。

【0021】

ワード線信号ＷＬは、ワード線信号ＷＬ上のビットセル３００および他のビットセルを選択し、それによって、差分信号をビットセル３００からビットセル３００のビット線ＢＬおよびＢＬＢ上に結合することが可能になり、同様に、差分信号はワード線信号ＷＬに結合される他のビットセルの関連するビット線上に結合される。差分信号がＷＬ選択されたビットセルのビット線上に展開された後、信号は各々、対応するセンス増幅器（図示せず）によって検知される。ワード線信号ＷＬがＶＤＤ電圧に達した後、ワード線クロックバー信号ＷＬＣＬＫＢは、出力インバータ４１０および４２８が負電圧ＶＮに切り替わることを可能にするトライステート（ＴＳ）状態となる。トライステート状態のワード線クロックバー信号ＷＬＣＬＫＢは相補的ブロック選択信号ＢＳＢに従って負電圧ＶＮになる。ビットセル３００を含む選択されたビットセル上のビット線上の信号が、ハイのままであるグローバルワード線信号ＧＷＬによって検知されると、ワード線クロック信号ＷＬＣＬＫが供給電圧ＶＤＤにまで戻って駆動される。制御ゲート間の寄生容量とパストランジスタ４０８、４２４内のそれぞれの電流電極により、トランジスタ４０８、４２４におけるノードＡおよびＢがＶＤＤを上回る電圧までセルフブーストされ、それによって、全ＶＤＤレベルをパストランジスタ４０８および４２４を通じて信号ＢＳＢ及びインバータ４１２および４２８に対する入力に結合することが可能になり、ＶＮ電圧へのワード線ＷＬの選択が解除される。ＶＮ電圧は、ビットセル３００のパストランジスタ３０２および３０４のより低いＶＴを補償して、パストランジスタ３０２および３０４を完全にオフにする。ＧＷＬ電圧は、ワード線ＷＬがオフになってセルフブーストが可能になるまでアクティブハイのままである。

【0022】

図３および図６を参照すると、図６は、ＰＤＳＯＩ（部分空乏型（Partially Depleteed）ＳＯＩ）技術におけるビットセル３００のシミュレーションからの静的雑音余裕を示す曲線６００の一例を示している。ｘ軸はＶＳＮ、すなわちノードＳＮ上の電圧であり、ｙ軸ＶＳＮＢはノードＳＮＢ上の電圧であり、これらは両方ともビットセル３００のものである。静的雑音余裕（Static Noise Margin:ＳＮＭ）は読み出し動作中のビットセルの安定性の測度である。曲線内の開口６０２および６０４のサイズは共通してＳＮＭとして測定される。開口６０２は、ビットセル３００の左のパストランジスタ３０２、右のプルアップＰＭＯＳトランジスタ３０８およびプルダウンＮＭＯＳトランジスタ３１２に対応する。開口６０４は、ビットセル３００の右のパストランジスタ３０４、左のプルアップＰＭＯＳトランジスタ３０６および左のプルダウンＮＭＯＳトランジスタ３１０に対応する。

【0023】

図３のビットセル３００のいくつかの実施形態について、低閾値電圧パストランジスタ３０２、３０４は、０ボルト程度に低い閾値電圧ＶＴを有する。低閾値電圧はパストランジスタ３０２、３０４を書き込み動作に対してはるかに強固にするが、低閾値電圧はＳＮＭを劣化させる。これは、パストランジスタ３０２がより強固になると、ノードＳＮ上に記憶されている「０」値に対する読み出し動作中に図３のノードＳＮ上の電圧が増大するために発生する。しかしながら、ビットセル３００に使用されているようなＶＤＤ／２にプリチャージされたビット線によりパストランジスタ３０２が弱められ、したがって、パストランジスタ３０２の低閾値電圧の影響に抗する助けとなる。ＳＮＭはまた、ＮＭＯＳトランジスタ３１０、３１２とほぼ同じ相互コンダクタンスを有するプルアップＰＭＯＳトランジスタ３０６、３０８によっても改善される。

【0024】

図３および図７を参照すると、図７は、曲線７０４内の既知のビットセルと比較した曲線７０２内のビットセル３００に関する静的雑音余裕対ＶＤＤの一例を示している。ビットセル３００の全体的な影響は、ＦｉｎＦＥＴのようなＦＤＳＯＩ（完全欠乏型ＳＯＩ）デバイスに関して推定される。曲線７０２は、プルダウンＮＭＯＳトランジスタに相当する強度または相互コンダクタンスのプルアップＰＭＯＳトランジスタに対応し、一方でパストランジスタ閾値電圧ＶＴはほぼ０ボルトであり、ビット線電圧はＶＤＤ／２に設定されている。曲線７０４は、ＰＤＳＯＩ技術からの従来のＳＲＡＭセルに対応する。ｙ軸は静的雑音余裕（ＳＮＭ）シグマを表し、通常の統計を仮定した０からＳＮＭが離れているシグマの数の推定値である。５．２に等しいＮシグマにある破線は、ビットセルの大規模アレイ上で許容可能な収率を提供するのに必要とされる最小レベルに対応する。曲線７０２を曲線７０４に比較すると、ビットセル３００は、曲線７０４によって表されている従前に既知のビットセル構成よりもはるかに低い供給電圧ＶＤＤにおいて動作しながらより高い静的雑音余裕を達成する。

【0025】

図３および図８を参照すると、図８は、それぞれのプルアップＰＭＯＳトランジスタ３０６、３０８に結合される２つのフィン８０４、８１６と、それぞれのプルダウンＮＭＯＳトランジスタ３１０、３１２に結合される２つのフィン８０８、８１０と、パストランジスタ３０２として接続される第１の低閾値電圧ＭＯＳＦＥＴに結合される１つのフィン８０２とを含む、図３のビットセル３００の二分の一を具体化するのに使用することができるＦｉｎＦＥＴレイアウト８００の一実施形態を示している。ビット線がフィン８０２に結合される。供給電圧ＶＤＤがフィン８０４およびフィン８１６に結合される。フィン８０８、８１０は接地ＶＳＳに結合される。ワード線信号ＷＬがパストランジスタ３０２に結合される。ＰＭＯＳトランジスタ３０６、３０８はノードＳＮＢに結合される。ＮＭＯＳトランジスタ３１０、３１２およびフィン８０４、８１６はノードＳＮに結合される。いくつかの実施形態では、低閾値電圧伝達デバイスはディプリーション型素子であってよい。

【0026】

ここまでで、いくつかの実施形態において、いくつかの実施形態における、複数のビットセルを備えることができるメモリデバイスが提供されたことを理解されたい。ビットセルは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第１のインバータと、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第２のインバータとを含む。第２のインバータは第１のインバータと交差結合される。第１の低閾値電圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）がパストランジスタとして第１のインバータおよび第２のインバータに結合される。第２の低閾値電圧ＭＯＳＦＥＴがパストランジスタとして第１のインバータおよび第２のインバータに結合される。第１の低閾値電圧ＭＯＳＦＥＴおよび第２の低閾値電圧ＭＯＳＦＥＴの閾値電圧は、第１のインバータおよび第２のインバータのＮＭＯＳトランジスタの閾値電圧よりも実質的に小さい。

【0027】

別の態様では、電源電圧（ＶＤＤ）をプリチャージ動作中にビット線に約１／２ＶＤＤを提供するように結合することができる。
別の態様では、第１のインバータおよび第２のインバータ内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しいことができる。

【0028】

別の態様では、第１の低閾値電圧ＭＯＳＦＥＴおよび第２の低閾値電圧ＭＯＳＦＥＴは接地電圧を下回る電圧に結合されるワード線信号を受信するように構成されることができる。

【0029】

別の態様では、ビットセルをＦｉｎＦＥＴとして構成することができる。
別の態様では、第１の閾値電圧ＭＯＳＦＥＴおよび第２の閾値電圧ＭＯＳＦＥＴはほぼ０ボルトの閾値電圧（ＶＴ）を有する。

【0030】

別の態様では、第１の低閾値電圧ＭＯＳＦＥＴおよび第２の低閾値電圧ＭＯＳＦＥＴはディプリーション型素子である。
別の態様では、ビットセルはスタティックランダムアクセス（ＳＲＡＭ）ビットセルである。

【0031】

他の実施形態では、ＳＲＡＭビットセルは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第１のインバータと、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む第２のインバータとを備える。第１のインバータおよび第２のインバータは互いに交差結合される。複数のパストランジスタがインバータをビット線に結合する。プリチャージ動作中に供給電圧のほぼ二分の一がビット線に提供される。

【0032】

別の態様では、第１のインバータおよび第２のインバータ内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しい。
別の態様では、複数のパストランジスタは低閾値電圧デバイスを含む。

【0033】

別の態様では、複数のパストランジスタはほぼ０ボルトの閾値電圧（ＶＴ）を有する。
別の態様では、複数のパストランジスタはディプリーション型素子である。
別の態様では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタはＦＩＮＦＥＴである。

【0034】

別の態様では、第１のワード線が複数のパストランジスタのうちの第１のパストランジスタの制御ゲート端子に結合される。第２のワード線が複数のパストランジスタのうちの第２のパストランジスタの制御ゲート端子に結合される。

【0035】

別の態様では、ビット線が第１のパストランジスタの電流電極に結合される。ビット線バーが第２のパストランジスタの電流電極に結合される。第１のパストランジスタおよび第２のパストランジスタはＮＭＯＳトランジスタである。

【0036】

別の態様では、複数のパストランジスタのうちの第１のパストランジスタの第２の電流電極が、第１のインバータのＰＭＯＳトランジスタのドレイン電極とＮＭＯＳトランジスタのドレイン電極との間、および第２のインバータのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの制御ゲートに結合される。

【0037】

別の態様では、複数のパストランジスタのうちの第２のパストランジスタの第２の電流電極が、第２のインバータのＰＭＯＳトランジスタのドレイン電極とＮＭＯＳトランジスタのドレイン電極との間、および第１のインバータのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの制御ゲートに結合される。

【0038】

他の実施形態において、方法は、ＳＲＡＭビットセルのプリチャージ動作中に供給電圧のほぼ二分の一をビット線信号およびビット線バー信号に印加するステップを含む。ビット線信号は第１の低閾値電圧トランジスタの第１の電流電極に結合され、ビット線バー信号は第２の低閾値電圧トランジスタの第１の電流電極に結合される。第１の低電圧トランジスタおよび第２の低電圧トランジスタはパストランジスタとしてビットセル内の第１のインバータおよび第２のインバータに結合される。

【0039】

別の態様では、第１のインバータおよび第２のインバータ内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの相互コンダクタンスはほぼ等しい。
本開示を具体化する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本開示の基礎となる概念の理解および評価のために、ならびに本開示の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

【0040】

その上、本明細書および特許請求の範囲における「正面」、「裏」、「上部」、「底」、「上」、「下」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本開示の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。

【0041】

上記の実施形態のうちのいくつかは、規定通り、さまざまな異なる情報処理システムを使用して実装することができる。たとえば、図１およびその説明は、例示的な情報処理アーキテクチャを記載しているが、この例示的なアーキテクチャは本開示のさまざまな態様の説明における有用な参照を提供するためにのみ提示されている。無論、このアーキテクチャの記載は説明の目的のために簡略化されており、これは、本開示に従って使用することができる多くの異なる種類の適切なアーキテクチャのうちのほんの１つに過ぎない。論理ブロック間の境界は例示にすぎないこと、および、代替的な実施形態は、論理ブロックもしくは回路要素を融合し、またはさまざまな論理ブロックもしくは回路要素に対する代替的な機能の分解を課してもよいことを、当業者は認識しよう。

【0042】

したがって、本明細書において描写したアーキテクチャは例示にすぎないこと、および、事実、同じ機能を達成する多くの他のアーキテクチャを実装することができることは理解されたい。要約すると、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に「関連付けられる」。したがって、本明細書における、特定の機能を達成するために結合される任意の２つの構成要素は互いに「関連付けられる」とみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の２つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」または「動作可能に結合されている」とみなすことができる。

【0043】

さらに例として、１つの実施形態では、システム１００の例示される要素は、単一の集積回路上または同じデバイス内に位置する回路である。代替的には、システム１００は、互いに相互接続される任意の数の別個の集積回路または別個のデバイスを含んでもよい。たとえば、メモリ１１４、１１６は同じ集積回路もしくは別個の集積回路上に位置してもよく、または、システム１００の他の要素から離散的に分離される別の周辺機器もしくはスレーブ内に位置してもよい。他のモジュール１１８も、別個の集積回路またはデバイス上に位置してもよい。さらに例として、システム１００またはその一部は、実回線または実回線に転換可能な論理表現のソフトまたはコード表現であってもよい。そのため、システム１００は、任意の適切なタイプのハードウェア記述言語において具現化されてもよい。

【0044】

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

【0045】

１つの実施形態では、システム１００はパーソナル・コンピュータ・システムのようなコンピュータシステムである。他の実施形態は、異なる複数の種類のコンピュータシステムを含んでもよい。コンピュータシステムは、独立した計算能力を１者または複数のユーザに与えるように設計されることができる情報ハンドリングシステムである。コンピュータシステムは、メインフレーム、ミニコンピュータ、サーバ、ワークステーション、パーソナルコンピュータ、ノートパッド、携帯個人端末、電子ゲーム、自動車用または他の埋め込みシステム、携帯電話およびさまざまな他の無線デバイスを含む多くの形態に見出され得るが、これらには限定されない。一般的なコンピュータシステムは少なくとも１つの処理装置、関連付けられるメモリ、および多数の入出力（Ｉ／Ｏ）デバイスを含む。

【0046】

本明細書において、具体的な実施形態を参照して本開示を説明したが、添付の特許請求の範囲に明記されているような本開示の範囲から逸脱することなくさまざまな改変および変更を為すことができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本開示の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

【0047】

さらに、本明細書において使用される場合、「１つ」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、「１つの」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む開示に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

【0048】

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】