特許 6238475 遊技機

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6238475

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】遊技機

(51)【国際特許分類】

   A63F 7/02 20060101AFI20171120BHJP

【ＦＩ】

   A63F7/02 334

   A63F7/02 326Z

【請求項の数】1

【全頁数】9

(21)【出願番号】特願2016-24285(P2016-24285)

(22)【出願日】2016年2月12日

(65)【公開番号】特開2017-140261(P2017-140261A)

(43)【公開日】2017年8月17日

【審査請求日】2016年5月13日

(73)【特許権者】

【識別番号】599104196

【氏名又は名称】株式会社サンセイアールアンドディ

(74)【代理人】

【識別番号】110002158

【氏名又は名称】特許業務法人上野特許事務所

(72)【発明者】

【氏名】野田 泰之

(72)【発明者】

【氏名】原 一功

【審査官】 秋山 斉昭

(56)【参考文献】

【文献】 特開２００８−１３５０６９（ＪＰ，Ａ）

【文献】 特開２０１１−０６７４２６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ａ６３Ｆ ７／０２

(57)【特許請求の範囲】

【請求項1】

ＣＰＵを含む制御回路部と、
前記制御回路部からの命令を受けて動作する周辺回路部と、
前記制御回路部および前記周辺回路部が正常に動作しているかどうかを監視するとともに、異常と判断された場合には対象の回路部をリセットさせる監視手段と、
を備え、
前記制御回路部から前記監視手段に送信される信号の態様として、
正常時の態様である通常態様と、
前記周辺回路部に異常が発生した場合に当該周辺回路部から異常信号を受信したことを契機として設定される異常態様と、
が設定され、
前記監視手段は、
前記異常態様の信号を受信する状況となったときには前記制御回路部をリセットさせずに前記周辺回路部をリセットさせ、
前記制御回路部からの信号を全く受信しない状況となったときには前記制御回路部をリセットさせる
ように構成されていることを特徴とする遊技機。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、遊技機に関する。

【背景技術】

【0002】

制御回路部（ＣＰＵ）に異常が発生した場合に当該制御回路部をリセットさせるような機能を備えた遊技機が公知である（例えば、下記特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５−２１２９１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＣＰＵを含む制御回路部および当該制御回路部からの命令を受けて動作する周辺回路部を備える遊技機の場合、周辺回路部に異常が発生した場合であっても、制御の中心である制御回路部がリセットされてしまう。遊技機によっては、制御回路部がリセットされた場合、電源投入時の動作を行ってしまうように構成されており、遊技者は誤動作が発生したかのように捉えてしまう。

【0005】

本発明の目的は、制御回路部に無用なリセットが発生しないようにすることが可能な遊技機を提供することである。

【課題を解決するための手段】

【0006】

上記課題を解決するためになされた本発明にかかる遊技機は、ＣＰＵを含む制御回路部と、前記制御回路部からの命令を受けて動作する周辺回路部と、前記制御回路部および前記周辺回路部が正常に動作しているかどうかを監視するとともに、異常と判断された場合には対象の回路部をリセットさせる監視手段と、を備え、前記制御回路部から前記監視手段に送信される信号の態様として、正常時の態様である通常態様と、前記周辺回路部に異常が発生した場合に当該周辺回路部から異常信号を受信したことを契機として設定される異常態様と、が設定され、前記監視手段は、前記異常態様の信号を受信する状況となったときには前記制御回路部をリセットさせずに前記周辺回路部をリセットさせ、
前記制御回路部からの信号を全く受信しない状況となったときには前記制御回路部をリセットさせるように構成されていることを特徴とする。

【0007】

上記本発明によれば、周辺回路部に異常が発生した場合、制御回路部はリセットせずに周辺回路部がリセットする。つまり、異常のない制御回路部がリセットされてしまう事態の発生を防止することが可能である。

【0009】

また、周辺回路部に異常が発生した場合には制御回路部をリセットさせずに周辺回路部をリセットさせ、制御回路部に異常が発生した場合には制御回路部をリセットさせるというように、必要な回路部のみをリセットさせる（無用なリセットが発生しない）仕組みを構築することが可能である。

【発明の効果】

【0012】

本発明によれば、制御回路部に無用なリセットが発生しないようにすることが可能である。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態にかかる遊技機の正面図である。

【図2】本発明の一実施形態にかかる遊技機の制御ブロック図である。

【図3】制御回路部、周辺回路部、タイマ部の関係を示したブロック図である。

【図4】異常監視機能を説明するためのブロック図であって、制御回路部、周辺回路部がともに正常であるときの信号送信態様を示した図である。

【図5】異常監視機能を説明するためのブロック図であって、周辺回路部に異常が発生した場合における信号送信態様を示した図である。

【図6】異常監視機能を説明するためのブロック図であって、制御回路部に異常が発生した場合における信号送信態様を示した図である。

【発明を実施するための形態】

【0014】

以下、本発明にかかる実施形態について図面を参照して詳細に説明する。まず、図１を参照して遊技機１の全体構成について簡単に説明する。遊技機１は、額縁形状の機枠９０を有し、この機枠９０には前面枠９１が回動自在に支持されている。前面枠９１には、前側から遊技盤９２を視認可能とする透明な板が設けられている。

【0015】

遊技盤９２は、ほぼ正方形の合板により成形されており、前面枠９１に着脱可能に取り付けられている。この遊技盤９２には、発射装置９４（ハンドル）の操作によって発射された遊技球を遊技領域９２２に案内する金属製の薄板からなる帯状のガイドレール９２３が略円弧形状となるように設けられている。

【0016】

遊技領域９２２には、第一始動入賞口９２４、第二始動入賞口９２５、大入賞口９２６、アウト口９２７などが設けられている。表示装置９３は、大当たりの当否を報知する識別図柄等が表示される。かかる表示装置９３の表示画面は、遊技盤９２に形成された開口９２１を通じて視認可能である。

【0017】

また、遊技領域９２２には、流下する遊技球が衝突することにより遊技球の流下態様に変化を与える障害物としての遊技釘（図示せず）が複数設けられている。遊技領域９２２を流下する遊技球は、遊技釘に衝突したときの条件に応じて様々な態様に変化する。

【0018】

このような遊技機１では、発射装置９４（ハンドル）を操作することにより遊技領域９２２に向けて遊技球を発射する。遊技領域９２２を流下する遊技球が、始動入賞口９２４、９２５や大入賞口９２６等の入賞口に入賞すると、所定の数の賞球が払出装置により払い出される。その他の構成等は、公知の遊技機と同様のものが適用できるため、本発明に関わるもの以外の説明は省略する。

【0019】

図２は、遊技機１の制御ブロック図である（ただし、後述する監視手段５０の図示を省略してある）。遊技機１は、主制御基板１０およびサブ制御基板２０を備える。公知の遊技機と同様に、主制御基板１０には、始動入賞口９２４、９２５に遊技球が入賞したことに基づく大当たりの抽選や、各種入賞口に遊技球が入賞したことに基づく遊技球の払い出し等を制御する主制御回路部が構築されている。

【0020】

サブ制御基板２０には、主に、主制御基板１０からの信号（大当たりフラグの成否や、所定の入賞領域に遊技球が入賞したことを知らせる信号等）を受けて、実行する演出を決定、制御する回路（以下、制御回路部２１と称する）が構築されている。具体的には、制御回路部２１は、動作命令を周辺回路部３０に送信することで、当該周辺回路部３０を介して各種装置４０を制御する。当該各種装置４０としては、各種照明やランプ、可動役物、スピーカ等が挙げられる。制御回路部２１は演算処理を行うためのＣＰＵ２１１を含む回路である。周辺回路部３０はＣＰＵを含まず、制御回路部２１から送信された制御信号に基づき、上記各種装置４０を制御する回路（ドライバ）である（図２に示した例で言えば、ランプ制御回路や音声制御回路、駆動回路が周辺回路部３０に相当する）。このような条件を満たす回路であれば、周辺回路部３０の機能や具体的な構成はどのようなものであってもよい。

【0021】

図３は、制御回路部２１、周辺回路部３０、監視手段５０の関係を示すブロック図である（なお、図３において周辺回路部３０は一つのみ図示する）。周辺回路部３０に異常が発生した場合、周辺回路部３０は制御回路部２１（ＣＰＵ２１１）に異常信号を出力する。制御回路部２１は、ＣＰＵ２１１の他、制御用の各種データが記憶されたＲＯＭやＲＡＭ等を含む回路である。

【0022】

図３に示すように、本実施形態にかかる遊技機１は、当該制御回路部２１および周辺回路部３０が正常に動作しているかどうかを監視する監視手段５０を備える。後述するように、当該監視手段５０によって異常が発生していると認められた場合には、対象の回路部がリセットされる。監視手段５０は、第一タイマ部５１および第二タイマ部５２を有する。両タイマ部は、制御回路部２１から所定時間継続して信号（クリア信号）を受信しなかった場合にタイムアップするウォッチドッグタイマである。第一タイマ部５１および第二タイマ部５２が制御回路部２１（ＣＰＵ２１１）からクリア信号を受信可能であり、第一タイマ部５１が制御回路部２１にリセット信号を、第二タイマ部５２が周辺回路部３０にリセット信号を送信可能となるように回路が構築されている。

【0023】

第一タイマ部５１は、そのタイムアップが制御回路部２１をリセットさせる契機となるものである。第一タイマ部５１のタイムアップまでの時間（監視時間）は第一時間に設定される。つまり、第一タイマ部５１は、第一時間が経過するまでの間に、制御回路部２１からタイマをクリア（リセット）し再スタートさせるクリア信号を受信しなかった場合にタイムアップするものである。一方、第二タイマ部５２は、そのタイムアップが周辺回路部３０をリセットさせる契機となるものである。第二タイマ部５２のタイムアップまでの時間である第二時間は、第一タイマ部５１のタイムアップまでの時間である第一時間よりも短く設定される。つまり、第二タイマ部５２は、第一時間よりも短い第二時間が経過するまでの間に、制御回路部２１からタイマをクリア（リセット）し再スタートさせるクリア信号を受信しなかった場合にタイムアップするものである。

【0024】

制御回路部２１からは、第一タイマ部５１および第二タイマ部５２に向けて所定時間間隔でクリア信号（クロックパルス）が送信される。正常時には、制御回路部２１から、第一タイマ部５１および第二タイマ部５２の両方がタイムアップしないような間隔でクリア信号が送信される（このようなクリア信号の送信態様が、本発明における通常態様に相当する）。つまり、第二時間よりも短い間隔（第一時間および第二時間の両方よりも短い間隔）で両タイマ部に向けてクリア信号が送信される。

【0025】

一方、制御回路部２１が周辺回路部３０から異常信号を受信した場合には、制御回路部２１から、第一タイマ部５１はタイムアップしないものの、第二タイマ部５２はタイムアップするような間隔でクリア信号が送信される（このようなクリア信号の送信態様が、本発明における異常態様に相当する）。つまり、第一時間よりも短く、第二時間よりも長い間隔で両タイマ部に向けてクリア信号が送信される。

【0026】

以下、本実施形態における遊技機１の制御回路部２１および周辺回路部３０の異常監視機能について、一部上記説明と重複するが詳細に説明する。

【0027】

図４に示すように、制御回路部２１および周辺回路部３０がともに正常であるときには、制御回路部２１（ＣＰＵ２１１）は、第二時間よりも短い間隔で第一タイマ部５１および第二タイマ部５２に向けてクリア信号を送信する。第二時間よりも短い間隔であるということは、第一時間よりも短い間隔であるということである。よって、第一タイマ部５１および第二タイマ部５２はともにタイムアップしない。つまり、制御回路部２１および周辺回路部３０はともにリセットされない。

【0028】

図５には、制御回路部２１は正常であるが、周辺回路部３０に異常が認められる場合における信号の送信態様を順に図示する。まず、異常が発生した周辺回路部３０は異常信号を制御回路部２１（ＣＰＵ２１１）に送信する（図５（ａ）参照）。これを受けた制御回路部２１（ＣＰＵ２１１）は、第二時間よりも長く、第一時間よりも短い間隔で第一タイマ部５１および第二タイマ部５２に向けてクリア信号を送信する（図５（ｂ）参照）。第二タイマ部５２は、タイムアップまでの時間が第二時間に設定されているから、クリア信号の送信間隔がこのような間隔に変化すると、第二タイマ部５２がタイムアップする。第二タイマ部５２がタイムアップすることで、周辺回路部３０にリセット信号が送信され（図５（ｃ）参照）、周辺回路部３０がリセットされる。一方、第一タイマ部５１はタイムアップせず、制御回路部２１にリセット信号は送信されない。

【0029】

このように、本実施形態では、制御回路部２１は正常であるものの、周辺回路部３０に異常が認められた場合、周辺回路部３０のみリセットされ、制御回路部２１はリセットされない。つまり、ＣＰＵを含まない周辺回路部３０のみに異常が認められ、周辺回路部３０を制御する制御回路部２１をリセットさせる必要がない軽微な異常が発生したとき、周辺回路部３０のみがリセットされることになるから、制御回路部２１がリセットされることで初期動作（電源投入時の動作）が発生するといった事態の発生を防止することが可能である。

【0030】

図６には、周辺回路部３０に異常が認められる場合における信号の送信態様を順に図示する。制御回路部２１に異常が発生した場合（例えば、ＣＰＵ２１１が暴走した場合等）には、制御回路部２１（ＣＰＵ２１１）から第一タイマ部５１および第二タイマ部５２に対しクリア信号が全く送信されなくなる（図６（ａ）参照）。したがって、第一タイマ部５１がタイムアップし、制御回路部２１にリセット信号が送信される。これにより、制御回路部２１（制御回路部２１を構成するＣＰＵ２１１やＲＯＭ等）がリセットされる（図６（ｂ）参照）。なお、クリア信号が全く送信されなくなるのであるから、第二タイマ部５２もタイムアップし、異常の有り無しに関係なく周辺回路部３０もリセットされることになる（図６（ｂ）参照）。

【0031】

以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施の形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の改変が可能である。

【0032】

上記実施形態にかかる遊技機１はいわゆるぱちんこ遊技機であるが、回動式遊技機等、他の遊技機に適用することも可能である。

【0033】

上記実施形態にかかる遊技機１は、演出等を制御するサブ制御基板２０に形成されたＣＰＵ２１１を含む回路（制御回路部２１）とそれによって制御されるＣＰＵを含まない周辺回路部３０について、異常の有無を監視する機能が備えられたものであることを説明したが、ＣＰＵを含む回路と当該回路から送信される命令によって動作する周辺回路という関係にあれば、これらの回路に対し同様の技術思想が適用可能である。例えば、主制御基板１０に形成されたＣＰＵを含む回路とそれによって制御される周辺回路について、同様の技術思想を適用してもよい。
上記実施形態から得られる具体的手段を以下に列挙する。
手段１にかかる遊技機は、ＣＰＵを含む制御回路部と、前記制御回路部からの命令を受けて動作する周辺回路部と、前記制御回路部および前記周辺回路部が正常に動作しているかどうかを監視するとともに、異常と判断された場合には対象の回路部をリセットさせる監視手段と、を備え、前記周辺回路部に異常が発生した場合、前記監視手段は、前記制御回路部をリセットさせずに前記周辺回路部をリセットさせることを特徴とする。
手段１にかかる遊技機によれば、周辺回路部に異常が発生した場合、制御回路部はリセットせずに周辺回路部がリセットする。つまり、異常のない制御回路部がリセットされてしまう事態の発生を防止することが可能である。
手段２にかかる遊技機は、手段１に記載の遊技機において、前記制御回路部から前記監視手段に送信される信号の態様として、正常時の態様である通常態様と、前記周辺回路部に異常が発生した場合に当該周辺回路部から異常信号を受信したことを契機として設定される異常態様と、が設定され、前記監視手段は、前記異常態様の信号を受信する状況となったときには前記制御回路部をリセットさせずに前記周辺回路部をリセットさせ、前記制御回路部からの信号を全く受信しない状況となったときには前記制御回路部をリセットさせるように構成されていることを特徴とする。
手段２にかかる遊技機のような構成とすることで、周辺回路部に異常が発生した場合には制御回路部をリセットさせずに周辺回路部をリセットさせ、制御回路部に異常が発生した場合には制御回路部をリセットさせるというように、必要な回路部のみをリセットさせる（無用なリセットが発生しない）仕組みを構築することが可能である。
手段３にかかる遊技機は、手段２に記載の遊技機において、前記監視手段は、前記制御回路部から所定時間継続して信号を受信しなかった場合にタイムアップするタイマ部であって、タイムアップが前記制御回路部をリセットさせる契機となる第一タイマ部と、前記第一タイマ部よりもタイムアップまでの時間が短く設定され、タイムアップが前記周辺回路部をリセットさせる契機となる第二タイマ部と、を有し、前記通常態様は、前記第一タイマ部および前記第二タイマ部の両方がタイムアップアップしないような間隔で信号が送信される態様であり、前記異常態様は、前記第一タイマ部はタイムアップしないものの、前記第二タイマ部がタイムアップするような間隔で信号が送信される態様であることを特徴とする。
手段３にかかる遊技機のように、タイムアップが回路部をリセットさせる契機となるタイマ部を二つ用いることで、必要な回路部のみをリセットさせる（無用なリセットが発生しない）仕組みを構築することが可能である。

【符号の説明】

【0034】

１ 遊技機
２０ サブ制御基板
２１ 制御回路部
２１１ ＣＰＵ
３０ 周辺回路部
５０ 監視手段
５１ 第一タイマ部
５２ 第二タイマ部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】