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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6239886
(24)【登録日】2017年11月10日
(45)【発行日】2017年11月29日
(54)【発明の名称】表示制御装置および半導体集積回路
(51)【国際特許分類】
G09G 3/36 20060101AFI20171120BHJP
G09G 3/30 20060101ALI20171120BHJP
G09G 3/20 20060101ALI20171120BHJP
【ＦＩ】
G09G3/36
G09G3/30 J
G09G3/20 622G
G09G3/20 623R
G09G3/20 631K
G09G3/20 631V
G09G3/20 612J
G09G3/20 621A
【請求項の数】20
【全頁数】29
(21)【出願番号】特願2013-153330(P2013-153330)
(22)【出願日】2013年7月24日
(65)【公開番号】特開2015-25837(P2015-25837A)
(43)【公開日】2015年2月5日
【審査請求日】2016年6月21日
(73)【特許権者】
【識別番号】308017571
【氏名又は名称】シナプティクス・ジャパン合同会社
(74)【代理人】
【識別番号】100102864
【弁理士】
【氏名又は名称】工藤 実
(74)【代理人】
【識別番号】100117617
【弁理士】
【氏名又は名称】中尾 圭策
(74)【代理人】
【識別番号】100205350
【弁理士】
【氏名又は名称】狩野 芳正
(72)【発明者】
【氏名】松中 栄貴
【審査官】
中村 直行
(56)【参考文献】
【文献】
特開２００６−１７８４０３（ＪＰ，Ａ）
【文献】
特開２０１１−０４４２０７（ＪＰ，Ａ）
【文献】
特開２０１１−０６０３８６（ＪＰ，Ａ）
【文献】
特開２００１−０４３６８５（ＪＰ，Ａ）
【文献】
特開平０７−１２２０７７（ＪＰ，Ａ）
【文献】
特開２００７−１７２２５９（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００７／０１４０００７（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／００−３／３８
(57)【特許請求の範囲】
【請求項1】
第１レジスタと第２レジスタを含む複数のレジスタを有しレジスタアドレスで指定されるレジスタをアクセス可能に構成されるレジスタファイルと、
前記第１レジスタに設定すべき値を記憶する第１バンクと前記第２レジスタに設定すべき値を記憶する第２バンクとを含む不揮発性メモリと、
不揮発性メモリ制御回路と、
前記複数のレジスタに対する外部からのアクセスを可能とするインターフェース回路と、
前記複数のレジスタに格納される値に基づいて表示パネルに画像を表示する制御を行う回路群
とを有し、
前記第１バンクは、それぞれが前記第１レジスタの値を格納可能なｎ個の第１記憶領域（ｎは自然数）を含み、
前記第２バンクは、それぞれが前記第２レジスタの値を格納可能なｍ個の第２記憶領域（ｍは、ｎと異なる自然数）を含み、
前記ｎ個の第１記憶領域と前記ｍ個の第２記憶領域のそれぞれは１回のみのデータの書込みが可能であるように構成され、
前記不揮発性メモリ制御回路は、前記第１バンクへのデータ書込みがある毎に、前記ｎ個の第１記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行うと共に、前記第２バンクへのデータ書込みがある毎に、前記ｍ個の第２記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行い、
前記不揮発性メモリは、前記ｎ個の第１記憶領域のうちのいずれに前記第１レジスタの最新のデータが格納されているかを示す第１バンク情報と、前記ｍ個の第２記憶領域のいずれに前記第２レジスタの最新のデータが格納されているかを示す第２バンク情報とを格納可能に構成され、
前記不揮発性メモリ制御回路は、前記第１バンク情報と前記第２バンク情報とを順次読み出し、読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスし、読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスする制御を可能に構成される、
表示制御装置。
前記第１レジスタに設定すべき値を記憶する第１バンクと前記第２レジスタに設定すべき値を記憶する第２バンクとを含む不揮発性メモリと、
不揮発性メモリ制御回路と、
前記複数のレジスタに対する外部からのアクセスを可能とするインターフェース回路と、
前記複数のレジスタに格納される値に基づいて表示パネルに画像を表示する制御を行う回路群
とを有し、
前記第１バンクは、それぞれが前記第１レジスタの値を格納可能なｎ個の第１記憶領域（ｎは自然数）を含み、
前記第２バンクは、それぞれが前記第２レジスタの値を格納可能なｍ個の第２記憶領域（ｍは、ｎと異なる自然数）を含み、
前記ｎ個の第１記憶領域と前記ｍ個の第２記憶領域のそれぞれは１回のみのデータの書込みが可能であるように構成され、
前記不揮発性メモリ制御回路は、前記第１バンクへのデータ書込みがある毎に、前記ｎ個の第１記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行うと共に、前記第２バンクへのデータ書込みがある毎に、前記ｍ個の第２記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行い、
前記不揮発性メモリは、前記ｎ個の第１記憶領域のうちのいずれに前記第１レジスタの最新のデータが格納されているかを示す第１バンク情報と、前記ｍ個の第２記憶領域のいずれに前記第２レジスタの最新のデータが格納されているかを示す第２バンク情報とを格納可能に構成され、
前記不揮発性メモリ制御回路は、前記第１バンク情報と前記第２バンク情報とを順次読み出し、読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスし、読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスする制御を可能に構成される、
表示制御装置。
【請求項2】
請求項１において、
前記不揮発性メモリ制御回路は、アドレスカウンタを備え、前記アドレスカウンタの出力に基づいて前記レジスタアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスするための不揮発性メモリアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスするための不揮発性メモリアドレスを算出可能に構成される、
表示制御装置。
前記不揮発性メモリ制御回路は、アドレスカウンタを備え、前記アドレスカウンタの出力に基づいて前記レジスタアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスするための不揮発性メモリアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスするための不揮発性メモリアドレスを算出可能に構成される、
表示制御装置。
【請求項3】
請求項２において、
前記不揮発性メモリ制御回路にはロード開始信号が入力され、
前記不揮発性メモリ制御回路は、前記ロード開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の前記第１レジスタの最新のデータが格納されている前記第１記憶領域からデータを読み出して前記第１レジスタに転送し、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の前記第２レジスタの最新のデータが格納されている前記第２記憶領域からデータを読み出して前記第２レジスタに転送する、
表示制御装置。
前記不揮発性メモリ制御回路にはロード開始信号が入力され、
前記不揮発性メモリ制御回路は、前記ロード開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の前記第１レジスタの最新のデータが格納されている前記第１記憶領域からデータを読み出して前記第１レジスタに転送し、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の前記第２レジスタの最新のデータが格納されている前記第２記憶領域からデータを読み出して前記第２レジスタに転送する、
表示制御装置。
【請求項4】
請求項２において、
前記不揮発性メモリ制御回路には書込み開始信号が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の未書込みの前記第１記憶領域に前記第１レジスタのデータを書込む制御を可能に構成されており、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の未書込みの前記第２記憶領域に前記第２レジスタのデータを書込む制御を可能に構成される、
表示制御装置。
前記不揮発性メモリ制御回路には書込み開始信号が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の未書込みの前記第１記憶領域に前記第１レジスタのデータを書込む制御を可能に構成されており、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の未書込みの前記第２記憶領域に前記第２レジスタのデータを書込む制御を可能に構成される、
表示制御装置。
【請求項5】
請求項４において、
前記不揮発性メモリ制御回路にはさらに更新バンク指定情報が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、前記更新バンク指定情報に基づいて、前記第１レジスタのデータを前記第１バンクへの書込みを実行するか否かを切替え、さらにその後、前記第２レジスタのデータを前記第２バンクへの書込みを実行するか否かを切替える制御を可能に構成される、
表示制御装置。
前記不揮発性メモリ制御回路にはさらに更新バンク指定情報が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、前記更新バンク指定情報に基づいて、前記第１レジスタのデータを前記第１バンクへの書込みを実行するか否かを切替え、さらにその後、前記第２レジスタのデータを前記第２バンクへの書込みを実行するか否かを切替える制御を可能に構成される、
表示制御装置。
【請求項6】
請求項４または請求項５において、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、
前記第１レジスタのデータを前記第１バンクへの前記書込みを実行する前に、前記第１バンクの中の未書込みの前記第１記憶領域のデータを読み出して当該第１記憶領域が未使用であることを確認し、当該第１記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第２レジスタのデータの前記第２バンクへの書込みを実行する前に、前記第２バンクの中の未書込みの前記第２記憶領域のデータを読み出して当該第２記憶領域が未使用であることを確認し、当該第２記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第１レジスタのデータを前記第１バンクの当該第１記憶領域への書込みを実行した後に、前記第１バンクの当該第１記憶領域のデータを読み出して前記第１レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力し、
前記第２レジスタのデータを前記第２バンクの当該第２記憶領域への書込みを実行した後に、前記第２バンクの当該第２記憶領域のデータを読み出して前記第２レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する制御を可能に構成される、
表示制御装置。
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、
前記第１レジスタのデータを前記第１バンクへの前記書込みを実行する前に、前記第１バンクの中の未書込みの前記第１記憶領域のデータを読み出して当該第１記憶領域が未使用であることを確認し、当該第１記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第２レジスタのデータの前記第２バンクへの書込みを実行する前に、前記第２バンクの中の未書込みの前記第２記憶領域のデータを読み出して当該第２記憶領域が未使用であることを確認し、当該第２記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第１レジスタのデータを前記第１バンクの当該第１記憶領域への書込みを実行した後に、前記第１バンクの当該第１記憶領域のデータを読み出して前記第１レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力し、
前記第２レジスタのデータを前記第２バンクの当該第２記憶領域への書込みを実行した後に、前記第２バンクの当該第２記憶領域のデータを読み出して前記第２レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する制御を可能に構成される、
表示制御装置。
【請求項7】
請求項１において、
前記レジスタファイルは、前記第１レジスタを含むｘ個（ｘは自然数）のレジスタと、前記第２レジスタを含むｙ個（ｙは自然数）のレジスタとを含んで構成され、
前記第１バンクの前記ｎ個の第１記憶領域のそれぞれは、前記ｘ個のレジスタのそれぞれの値を格納可能なｘ個の格納領域を備え、
前記第２バンクの前記ｍ個の第２記憶領域のそれぞれは、前記ｙ個のレジスタのそれぞれの値を格納可能なｙ個の格納領域を備え、
前記第１バンク情報は、前記ｘ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｎ個の第１記憶領域のうちのいずれかを示す情報であり、
前記第２バンク情報は、前記ｙ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｍ個の第２記憶領域のうちのいずれかを示す情報であり、
前記不揮発性メモリ制御回路には書込み開始信号が入力され、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記ｎ個の第１記憶領域のうち前記第１バンク情報に基づいて指定される前記第１記憶領域の前記ｘ個の格納領域に、前記ｘ個のレジスタのそれぞれの値を順次書込む制御を可能に構成されており、前記ｍ個の第２記憶領域のうち前記第２バンク情報に基づいて指定される前記第２記憶領域の前記ｙ個の格納領域に、前記ｙ個のレジスタのそれぞれの値を順次書込む制御を可能に構成される、
表示制御装置。
前記レジスタファイルは、前記第１レジスタを含むｘ個（ｘは自然数）のレジスタと、前記第２レジスタを含むｙ個（ｙは自然数）のレジスタとを含んで構成され、
前記第１バンクの前記ｎ個の第１記憶領域のそれぞれは、前記ｘ個のレジスタのそれぞれの値を格納可能なｘ個の格納領域を備え、
前記第２バンクの前記ｍ個の第２記憶領域のそれぞれは、前記ｙ個のレジスタのそれぞれの値を格納可能なｙ個の格納領域を備え、
前記第１バンク情報は、前記ｘ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｎ個の第１記憶領域のうちのいずれかを示す情報であり、
前記第２バンク情報は、前記ｙ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｍ個の第２記憶領域のうちのいずれかを示す情報であり、
前記不揮発性メモリ制御回路には書込み開始信号が入力され、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記ｎ個の第１記憶領域のうち前記第１バンク情報に基づいて指定される前記第１記憶領域の前記ｘ個の格納領域に、前記ｘ個のレジスタのそれぞれの値を順次書込む制御を可能に構成されており、前記ｍ個の第２記憶領域のうち前記第２バンク情報に基づいて指定される前記第２記憶領域の前記ｙ個の格納領域に、前記ｙ個のレジスタのそれぞれの値を順次書込む制御を可能に構成される、
表示制御装置。
【請求項8】
請求項７において、
前記不揮発性メモリは、前記ｘ個のレジスタの最大書き換え回数であるｎとその個数ｘと前記ｙ個のレジスタの最大書き換え回数であるｍとその個数ｙとを含む、レジスタ毎の最大書き換え回数情報を指定する最大書き換え回数記憶領域をさらに備え、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記最大書き換え回数記憶領域からレジスタ毎の前記最大書き換え回数情報を読み出し、読み出した前記最大書き換え回数情報に基づいて前記第１バンク情報と前記第２バンク情報とを順次読み出し、その後、読み出した前記最大書き換え回数情報と前記第１バンク情報と前記第２バンク情報とに基づいて、前記第１バンクと前記第２バンクにアクセス可能に構成される、
表示制御装置。
前記不揮発性メモリは、前記ｘ個のレジスタの最大書き換え回数であるｎとその個数ｘと前記ｙ個のレジスタの最大書き換え回数であるｍとその個数ｙとを含む、レジスタ毎の最大書き換え回数情報を指定する最大書き換え回数記憶領域をさらに備え、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記最大書き換え回数記憶領域からレジスタ毎の前記最大書き換え回数情報を読み出し、読み出した前記最大書き換え回数情報に基づいて前記第１バンク情報と前記第２バンク情報とを順次読み出し、その後、読み出した前記最大書き換え回数情報と前記第１バンク情報と前記第２バンク情報とに基づいて、前記第１バンクと前記第２バンクにアクセス可能に構成される、
表示制御装置。
【請求項9】
請求項１から請求項８のうちのいずれか１項において、
前記レジスタファイルと、前記不揮発性メモリと、前記不揮発性メモリ制御回路と、前記インターフェース回路とは、同一の半導体基板上に形成される、
表示制御装置。
前記レジスタファイルと、前記不揮発性メモリと、前記不揮発性メモリ制御回路と、前記インターフェース回路とは、同一の半導体基板上に形成される、
表示制御装置。
【請求項10】
複数のレジスタを有するレジスタファイルと、
前記複数のレジスタにそれぞれに対応し、対応するレジスタに設定すべき値を記憶する複数のバンクを備える不揮発性メモリと、
不揮発性メモリ制御回路と、
前記複数のレジスタに対する外部からのアクセスを可能とするインターフェース回路と、
前記複数のレジスタに格納される値に基づいて表示パネルに画像を表示する制御を行う回路群
とを有し、
前記複数のバンクのそれぞれは、対応するレジスタの最大書き換え回数と等しい数の記憶領域を備え、
前記記憶領域のそれぞれは、１回のみのデータの書込みが可能であるように構成され、
前記複数のバンクのそれぞれは、それぞれへのデータ書込みがある毎に、それぞれが有する前記記憶領域の異なる記憶領域に順次に当該データ書込みを行うように構成され、
前記不揮発性メモリは、前記複数のバンクのそれぞれについて、最新のデータが書き込まれた記憶領域を指定するバンク情報を格納するフラグ記憶領域を備え、
前記複数のレジスタは最大書き換え回数が同じであるレジスタごとのグループに分けられ、前記グループ毎に、当該グループに含まれるレジスタそれぞれの値は、前記複数のバンクのうちのそれぞれのレジスタに対応するバンクの対応する記憶領域に書き込まれ、
前記不揮発性メモリ制御回路は、前記バンク情報に基づいて前記複数のバンクにアクセスする制御を可能に構成される、
表示制御装置。
前記複数のレジスタにそれぞれに対応し、対応するレジスタに設定すべき値を記憶する複数のバンクを備える不揮発性メモリと、
不揮発性メモリ制御回路と、
前記複数のレジスタに対する外部からのアクセスを可能とするインターフェース回路と、
前記複数のレジスタに格納される値に基づいて表示パネルに画像を表示する制御を行う回路群
とを有し、
前記複数のバンクのそれぞれは、対応するレジスタの最大書き換え回数と等しい数の記憶領域を備え、
前記記憶領域のそれぞれは、１回のみのデータの書込みが可能であるように構成され、
前記複数のバンクのそれぞれは、それぞれへのデータ書込みがある毎に、それぞれが有する前記記憶領域の異なる記憶領域に順次に当該データ書込みを行うように構成され、
前記不揮発性メモリは、前記複数のバンクのそれぞれについて、最新のデータが書き込まれた記憶領域を指定するバンク情報を格納するフラグ記憶領域を備え、
前記複数のレジスタは最大書き換え回数が同じであるレジスタごとのグループに分けられ、前記グループ毎に、当該グループに含まれるレジスタそれぞれの値は、前記複数のバンクのうちのそれぞれのレジスタに対応するバンクの対応する記憶領域に書き込まれ、
前記不揮発性メモリ制御回路は、前記バンク情報に基づいて前記複数のバンクにアクセスする制御を可能に構成される、
表示制御装置。
【請求項11】
請求項１０において、
前記不揮発性メモリは、前記グループ毎の最大書き換え回数を指定する最大書き換え回数記憶領域をさらに備える、
表示制御装置。
前記不揮発性メモリは、前記グループ毎の最大書き換え回数を指定する最大書き換え回数記憶領域をさらに備える、
表示制御装置。
【請求項12】
第１レジスタと第２レジスタを含む複数のレジスタを有しレジスタアドレスで指定されるレジスタをアクセス可能に構成されるレジスタファイルと、
前記第１レジスタに設定すべき値を記憶する第１バンクと前記第２レジスタに設定すべき値を記憶する第２バンクとを含む不揮発性メモリと、
不揮発性メモリ制御回路とを有し、
前記第１バンクは、それぞれが前記第１レジスタの値を格納可能なｎ個の第１記憶領域（ｎは自然数）を含み、
前記第１バンクは、それぞれが前記第１レジスタの値を格納可能なｎ個の第１記憶領域（ｎは自然数）を含み、
前記第２バンクは、それぞれが前記第２レジスタの値を格納可能なｍ個の第２記憶領域（ｍは、ｎと異なる自然数）を含み、
前記ｎ個の第１記憶領域と前記ｍ個の第２記憶領域のそれぞれは１回のみのデータの書込みが可能であるように構成され、
前記不揮発性メモリは、前記ｎ個の第１記憶領域のうちのいずれに前記第１レジスタの最新のデータが格納されているかを示す第１バンク情報と、前記ｍ個の第２記憶領域のいずれに前記第２レジスタの最新のデータが格納されているかを示す第２バンク情報とを格納可能に構成され、
前記不揮発性メモリ制御回路は、前記第１バンクへのデータ書込みがある毎に、前記ｎ個の第１記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行うと共に、前記第２バンクへのデータ書込みがある毎に、前記ｍ個の第２記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行い、
前記不揮発性メモリ制御回路は、前記第１バンク情報と前記第２バンク情報とを順次読み出し、読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスし、読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスする制御を可能に構成される、
半導体集積回路。
前記第１レジスタに設定すべき値を記憶する第１バンクと前記第２レジスタに設定すべき値を記憶する第２バンクとを含む不揮発性メモリと、
不揮発性メモリ制御回路とを有し、
前記第１バンクは、それぞれが前記第１レジスタの値を格納可能なｎ個の第１記憶領域（ｎは自然数）を含み、
前記第１バンクは、それぞれが前記第１レジスタの値を格納可能なｎ個の第１記憶領域（ｎは自然数）を含み、
前記第２バンクは、それぞれが前記第２レジスタの値を格納可能なｍ個の第２記憶領域（ｍは、ｎと異なる自然数）を含み、
前記ｎ個の第１記憶領域と前記ｍ個の第２記憶領域のそれぞれは１回のみのデータの書込みが可能であるように構成され、
前記不揮発性メモリは、前記ｎ個の第１記憶領域のうちのいずれに前記第１レジスタの最新のデータが格納されているかを示す第１バンク情報と、前記ｍ個の第２記憶領域のいずれに前記第２レジスタの最新のデータが格納されているかを示す第２バンク情報とを格納可能に構成され、
前記不揮発性メモリ制御回路は、前記第１バンクへのデータ書込みがある毎に、前記ｎ個の第１記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行うと共に、前記第２バンクへのデータ書込みがある毎に、前記ｍ個の第２記憶領域の異なる記憶領域に順次にデータ書込みを行う制御を行い、
前記不揮発性メモリ制御回路は、前記第１バンク情報と前記第２バンク情報とを順次読み出し、読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスし、読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスする制御を可能に構成される、
半導体集積回路。
【請求項13】
請求項１２において、
前記不揮発性メモリ制御回路は、アドレスカウンタを備え、前記アドレスカウンタの出力に基づいて前記レジスタアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスするための不揮発性メモリアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスするための不揮発性メモリアドレスを算出可能に構成される、
半導体集積回路。
前記不揮発性メモリ制御回路は、アドレスカウンタを備え、前記アドレスカウンタの出力に基づいて前記レジスタアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスするための不揮発性メモリアドレスを算出し、前記アドレスカウンタの出力と読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスするための不揮発性メモリアドレスを算出可能に構成される、
半導体集積回路。
【請求項14】
請求項１３において、
前記不揮発性メモリ制御回路にはロード開始信号が入力され、
前記不揮発性メモリ制御回路は、前記ロード開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の前記第１レジスタの最新のデータが格納されている前記第１記憶領域からデータを読み出して前記第１レジスタに転送し、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の前記第２レジスタの最新のデータが格納されている前記第２記憶領域からデータを読み出して前記第２レジスタに転送する、
半導体集積回路。
前記不揮発性メモリ制御回路にはロード開始信号が入力され、
前記不揮発性メモリ制御回路は、前記ロード開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の前記第１レジスタの最新のデータが格納されている前記第１記憶領域からデータを読み出して前記第１レジスタに転送し、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の前記第２レジスタの最新のデータが格納されている前記第２記憶領域からデータを読み出して前記第２レジスタに転送する、
半導体集積回路。
【請求項15】
請求項１３において、
前記不揮発性メモリ制御回路には書込み開始信号が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の未書込みの前記第１記憶領域に前記第１レジスタのデータを書込む制御を可能に構成されており、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の未書込みの前記第２記憶領域に前記第２レジスタのデータを書込む制御を可能に構成される、
半導体集積回路。
前記不揮発性メモリ制御回路には書込み開始信号が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記第１バンク情報に基づいて前記第１バンクの中の未書込みの前記第１記憶領域に前記第１レジスタのデータを書込む制御を可能に構成されており、さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の未書込みの前記第２記憶領域に前記第２レジスタのデータを書込む制御を可能に構成される、
半導体集積回路。
【請求項16】
請求項１５において、
前記不揮発性メモリ制御回路にはさらに更新バンク指定情報が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、前記更新バンク指定情報に基づいて、前記第１レジスタのデータを前記第１バンクへの前記書込みを実行するか否かを切替え、さらにその後、前記第２レジスタのデータを前記第２バンクへの前記書込みを実行するか否かを切替える制御を可能に構成される、
半導体集積回路。
前記不揮発性メモリ制御回路にはさらに更新バンク指定情報が入力され、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、前記更新バンク指定情報に基づいて、前記第１レジスタのデータを前記第１バンクへの前記書込みを実行するか否かを切替え、さらにその後、前記第２レジスタのデータを前記第２バンクへの前記書込みを実行するか否かを切替える制御を可能に構成される、
半導体集積回路。
【請求項17】
請求項１５において、
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、
前記第１レジスタのデータを前記第１バンクへの前記書込みを実行する前に、前記第１バンクの中の未書込みの前記第１記憶領域のデータを読み出して当該第１記憶領域が未使用であることを確認し、当該第１記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第２レジスタのデータの前記第２バンクへの書込みを実行する前に、前記第２バンクの中の未書込みの前記第２記憶領域のデータを読み出して当該第２記憶領域が未使用であることを確認し、当該第２記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第１レジスタのデータを前記第１バンクの当該第１記憶領域への書込みを実行した後に、前記第１バンクの当該第１記憶領域のデータを読み出して前記第１レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力し、
前記第２レジスタのデータを前記第２バンクの当該第２記憶領域への書込みを実行した後に、前記第２バンクの当該第２記憶領域のデータを読み出して前記第２レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する制御を可能に構成される、
半導体集積回路。
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した後に、
前記第１レジスタのデータを前記第１バンクへの前記書込みを実行する前に、前記第１バンクの中の未書込みの前記第１記憶領域のデータを読み出して当該第１記憶領域が未使用であることを確認し、当該第１記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第２レジスタのデータの前記第２バンクへの書込みを実行する前に、前記第２バンクの中の未書込みの前記第２記憶領域のデータを読み出して当該第２記憶領域が未使用であることを確認し、当該第２記憶領域が未使用でなかった場合に書込み失敗を出力し、
前記第１レジスタのデータを前記第１バンクの当該第１記憶領域への書込みを実行した後に、前記第１バンクの当該第１記憶領域のデータを読み出して前記第１レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力し、
前記第２レジスタのデータを前記第２バンクの当該第２記憶領域への書込みを実行した後に、前記第２バンクの当該第２記憶領域のデータを読み出して前記第２レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する制御を可能に構成される、
半導体集積回路。
【請求項18】
請求項１２において、
前記レジスタファイルは、前記第１レジスタを含むｘ個（ｘは自然数）のレジスタと、前記第２レジスタを含むｙ個（ｙは自然数）のレジスタとを含んで構成され、
前記第１バンクの前記ｎ個の第１記憶領域のそれぞれは、前記ｘ個のレジスタのそれぞれの値を格納可能なｘ個の格納領域を備え、
前記第２バンクの前記ｍ個の第２記憶領域のそれぞれは、前記ｙ個のレジスタのそれぞれの値を格納可能なｙ個の格納領域を備え、
前記第１バンク情報は、前記ｘ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｎ個の第１記憶領域のうちのいずれかを示す情報であり、
前記第２バンク情報は、前記ｙ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｍ個の第２記憶領域のうちのいずれかを示す情報であり、
前記不揮発性メモリ制御回路には書込み開始信号が入力され、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記ｎ個の第１記憶領域のうち前記第１バンク情報に基づいて指定される前記第１記憶領域の前記ｘ個の格納領域に、前記ｘ個のレジスタのそれぞれの値を順次書込む制御を可能に構成されており、前記ｍ個の第２記憶領域のうち前記第２バンク情報に基づいて指定される前記第２記憶領域の前記ｙ個の格納領域に、前記ｙ個のレジスタのそれぞれの値を順次書込む制御を可能に構成される、
半導体集積回路。
前記レジスタファイルは、前記第１レジスタを含むｘ個（ｘは自然数）のレジスタと、前記第２レジスタを含むｙ個（ｙは自然数）のレジスタとを含んで構成され、
前記第１バンクの前記ｎ個の第１記憶領域のそれぞれは、前記ｘ個のレジスタのそれぞれの値を格納可能なｘ個の格納領域を備え、
前記第２バンクの前記ｍ個の第２記憶領域のそれぞれは、前記ｙ個のレジスタのそれぞれの値を格納可能なｙ個の格納領域を備え、
前記第１バンク情報は、前記ｘ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｎ個の第１記憶領域のうちのいずれかを示す情報であり、
前記第２バンク情報は、前記ｙ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｍ個の第２記憶領域のうちのいずれかを示す情報であり、
前記不揮発性メモリ制御回路には書込み開始信号が入力され、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出し、その後、前記ｎ個の第１記憶領域のうち前記第１バンク情報に基づいて指定される前記第１記憶領域の前記ｘ個の格納領域に、前記ｘ個のレジスタのそれぞれの値を順次書込む制御を可能に構成されており、前記ｍ個の第２記憶領域のうち前記第２バンク情報に基づいて指定される前記第２記憶領域の前記ｙ個の格納領域に、前記ｙ個のレジスタのそれぞれの値を順次書込む制御を可能に構成される、
半導体集積回路。
【請求項19】
複数のレジスタを有するレジスタファイルと、
前記複数のレジスタにそれぞれに対応し、対応するレジスタに設定すべき値を記憶する複数のバンクを備える不揮発性メモリと、
不揮発性メモリ制御回路
とを有し、
前記複数のバンクのそれぞれは、対応するレジスタの最大書き換え回数と等しい数の記憶領域を備え、
前記記憶領域のそれぞれは、１回のみのデータの書込みが可能であるように構成され、
前記複数のバンクのそれぞれは、それぞれへのデータ書込みがある毎に、それぞれが有する前記記憶領域の異なる記憶領域に順次に当該データ書込みを行うように構成され、
前記不揮発性メモリは、前記複数のバンクのそれぞれについて、最新のデータが書き込まれた記憶領域を指定するバンク情報を格納するフラグ記憶領域を備え、
前記複数のレジスタは最大書き換え回数が同じであるレジスタごとのグループに分けられ、前記グループ毎に、当該グループに含まれるレジスタそれぞれの値は、前記複数のバンクのうちのそれぞれのレジスタに対応するバンクの対応する記憶領域に書き込まれ、
前記不揮発性メモリ制御回路は、前記バンク情報に基づいて前記複数のバンクにアクセスする制御を可能に構成される、
半導体集積回路。
前記複数のレジスタにそれぞれに対応し、対応するレジスタに設定すべき値を記憶する複数のバンクを備える不揮発性メモリと、
不揮発性メモリ制御回路
とを有し、
前記複数のバンクのそれぞれは、対応するレジスタの最大書き換え回数と等しい数の記憶領域を備え、
前記記憶領域のそれぞれは、１回のみのデータの書込みが可能であるように構成され、
前記複数のバンクのそれぞれは、それぞれへのデータ書込みがある毎に、それぞれが有する前記記憶領域の異なる記憶領域に順次に当該データ書込みを行うように構成され、
前記不揮発性メモリは、前記複数のバンクのそれぞれについて、最新のデータが書き込まれた記憶領域を指定するバンク情報を格納するフラグ記憶領域を備え、
前記複数のレジスタは最大書き換え回数が同じであるレジスタごとのグループに分けられ、前記グループ毎に、当該グループに含まれるレジスタそれぞれの値は、前記複数のバンクのうちのそれぞれのレジスタに対応するバンクの対応する記憶領域に書き込まれ、
前記不揮発性メモリ制御回路は、前記バンク情報に基づいて前記複数のバンクにアクセスする制御を可能に構成される、
半導体集積回路。
【請求項20】
請求項１９において、
前記不揮発性メモリは、前記グループ毎の最大書き換え回数を指定する最大書き換え回数記憶領域をさらに備える、
半導体集積回路。
前記不揮発性メモリは、前記グループ毎の最大書き換え回数を指定する最大書き換え回数記憶領域をさらに備える、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示制御装置および半導体集積回路に関し、特に制御パラメータを保持する不揮発性メモリを備えた表示制御装置および半導体集積回路に好適に利用できるものである。
【背景技術】
【0002】
ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated circuit）などの半導体集積回路には、電源が供給されない場合でも制御パラメータなどのデータを保持する、不揮発性メモリが内蔵されることがある。液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）や有機ＥＬ（Electro-Luminescence）ディスプレイなどの表示パネルに接続される表示制御装置においても、接続される表示パネルのサイズや解像度などの仕様や、信号の電気的特性に関連するパラメータを、表示制御装置内に不揮発に保持するために、不揮発性メモリが内蔵されることがある。
【0003】
特許文献１には、読み出し専用メモリ（ＲＯＭ：Read Only Memory）と書き換え可能不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable and Programmable Read Only Memory）を備えた、表示装置の駆動回路が開示されている。この表示装置においては、ＲＯＭやＥＥＰＲＯＭに格納される制御パラメータに基づいて、駆動回路が対向電極信号ＶＣＯＭやＬＣＤ駆動電圧などを調整して、ＬＣＤパネルの表示品位制御を行っている。
【0004】
特許文献２と特許文献３には、ユーザ等が設定する調整データを内部記憶する、プログラマブルＲＯＭを内蔵した集積回路装置が開示されている。その主な実施形態として表示ドライバが挙げられ、表示パネルの仕様、即ち、アモルファスＴＦＴ（Thin Film Transistor）、低温ポリシリコンＴＦＴなどのデバイスの種類や、ＱＣＩＦ（Quarter Common Interface Format, 176x144），ＱＶＧＡ（Quarter Video Graphics Array, 320x240），ＶＧＡ（Video Graphics Array, 640x480）等の表示サイズ、また、駆動条件の調整、表示特性のばらつきを補償するための調整などのために、調整データが利用される例が示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００６−１７８４０３号公報
【特許文献2】特開２００７−７３８９３号公報
【特許文献3】特開２００７−８１８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１、２及び３について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【0007】
特許文献１に示される表示装置で駆動回路に外付けされていたＥＥＰＲＯＭが、特許文献２と特許文献３に示される技術により、駆動回路と同一チップに集積されることにより、部品点数を減らし、実装面積を低減することができた。一方、フローティングゲートを形成するなど、製造工程が追加され、チップコストは上昇する。さらに、オンチップの不揮発性メモリでは、書き換え回数が制限される。外付けＥＥＰＲＯＭの書き換え回数は、それが汎用品であるため十分に多いのが一般的であるが、オンチップの不揮発性メモリでは、許される書き換え回数は多くなく、この書き換え回数の制限を緩和するためには、チップコストの上昇を招く。特許文献２の第００９２段落や特許文献３の００８３段落に記載されるように、このような特性調整を目的とした不揮発性メモリでは、書き換え回数を５回程度保証すれば足りるとされていた。
【0008】
しかしながら、本発明者が検討した結果、このような特性調整を目的とした不揮発性メモリでも、書き換え回数を数回程度保証すれば足りるとは限らないことが明らかとなった。さらに、パラメータの種類によって、書き換え回数を１回だけ保証すれば足りるものから、十数回以上の保証が必要なものまで、多様であることがわかった。例えば、表示パネルのサイズや解像度などの仕様は、表示制御装置にとって、接続される表示パネルが決定した段階で一意に決まり、それに関連するパラメータは不揮発性メモリに１度書き込めば、後に書き換える必要は生じない。一方、ゲート信号の高電圧側と低電圧側の電圧レベル（ＶＧＨ／ＶＧＬ）やアナログ電源の電圧レベル（ＡＶＤＤ／ＡＶＳＳ）は複数回の書き換えが必要な場合があり、さらに、多数回の書き換えが許容される方が望ましいパラメータもあることがわかった。例えば、共通電圧レベルＶＣＯＭの電圧調整やゲートクロックパルスのタイミング、パルス幅、スルーレートなどのパラメータは、相互依存関係があるため、最適値に収束させる過程で複数回の書き換えを行った方が、調整工程において便宜である場合があることがわかった。
【0009】
本発明の目的は、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路、特に、表示制御装置を提供することにある。
【0010】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本発明の一実施の形態によれば、下記の通りである。
【0012】
すなわち、１回のみのデータの書込みが可能な不揮発性記憶素子で構成されるワードを複数備える不揮発性メモリと、不揮発性メモリ制御回路とを有する半導体集積回路または表示制御装置であって、以下のように構成される。不揮発性メモリは、要求される最大書き換え回数と等しいワード数のデータ記憶領域と、最新のデータが書き込まれた位置情報を格納するフラグ記憶領域とを備える。同じ最大書き換え回数が要求されるパラータごとにグループに分けられ、最新のデータが書き込まれる位置（ワード）とその位置情報は、グループ毎に一律に管理され更新される。
【発明の効果】
【0013】
本発明の前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【0014】
すなわち、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路、特に、表示制御装置を提供することができる。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
１．実施の形態の概要先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0017】
〔１〕＜最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する表示制御装置＞本発明の代表的な実施の形態に係る表示制御装置（２０）は、レジスタファイル（３）と、不揮発性メモリ（１、ＮＶＭ：Non-Volatile Memory）と、不揮発性メモリ制御回路（２）と、インターフェース回路（４）とを有し、前記複数のレジスタに格納される値に基づいて制御を行う表示制御装置であって、以下のように構成される。前記レジスタファイル（３）は、第１レジスタ（Ｒｅｇ＿１〜Ｒｅｇ＿ｘ）と第２レジスタ（Ｒｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙ）を含む複数のレジスタを有しレジスタアドレスで指定されるレジスタをアクセス可能に構成される。前記不揮発性メモリ（１）は、前記レジスタのビット数と同じビット数の１回のみのデータの書込みが可能な不揮発性記憶素子（ＯＴＰ：One Time Programmable）で構成されるワードを複数備え不揮発性メモリアドレスで指定されるワードをアクセス可能に構成される。前記インターフェース回路（４）は、前記複数のレジスタに対する外部からのアクセスを可能とする。
【0018】
前記不揮発性メモリは、第１バンク（バンクＡ）と、第２バンク（バンクＢ）とを備え、さらに、第１バンク情報（バンクＡ情報）と、第２バンク情報（バンクＢ情報）とを格納可能に構成される。前記第１バンク（バンクＡ）は、前記第１レジスタの値を格納可能なｎワードを含み、前記第２バンク（バンクＢ）は、前記第２レジスタの値を格納可能なｍワードを含む。ここで、ｎとｍはそれぞれ自然数であり、互いに異なる。前記第１バンク情報（バンクＡ情報）は、前記第１レジスタの最新のデータが格納されている前記不揮発性メモリ内の位置情報を示し、前記第２バンク情報（バンクＢ情報）は、前記第２レジスタの最新のデータが格納されている前記不揮発性メモリ内の位置情報を示す。
【0019】
前記不揮発性メモリ制御回路は、前記第１バンク情報と前記第２バンク情報とを順次読み出し（Ｓ１＿Ａ，Ｓ１＿Ｂ）、読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスし（Ｓ３＿Ａ，Ｓ１０＿Ａ）、読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスする（Ｓ３＿Ｂ，Ｓ１０＿Ｂ）制御を可能に構成される。
【0020】
これにより、第１バンク（バンクＡ）に格納されるパラメータは最大書き換え回数がｎ回となり、第２バンク（バンクＢ）に格納されるパラメータは最大書き換え回数がｍ回となる。したがって、表示のための種々の制御パラメータを保持するレジスタと、各レジスタに保持されるパラメータを記憶する不揮発性メモリとを備える表示制御装置において、１つの不揮発性メモリに最大書き換え回数の異なる複数のバンクを形成して、パラメータごとに、要求される最大書き換え回数に応じたバンクに記憶されるように、構成することができる。このように、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路、特に、表示制御装置を提供することができる。
【0021】
〔２〕＜アドレスカウンタ＞項１において、前記不揮発性メモリ制御回路は、アドレスカウンタ（８）を備える。前記不揮発性メモリ制御回路は、前記アドレスカウンタの出力に基づいて前記レジスタアドレスを算出する。さらに、前記アドレスカウンタの出力と読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスするための不揮発性メモリアドレス（ＮＶＭアドレス）を算出し、前記アドレスカウンタの出力と読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスするための不揮発性メモリアドレスを算出可能に構成される（６）。
【0022】
これにより、レジスタアドレスと対応する不揮発性メモリアドレス（ＮＶＭアドレス）が、共通のアドレスカウンタ（８）の出力から算出され、第１バンクへのアクセスと第２バンクへのアクセスが順次実行される。不揮発性メモリ制御回路（２）内の回路が共通化されるので、回路規模と動作時の消費電力の増加を招くことなく、１つの不揮発性メモリ（１）に最大書き換え回数の異なる複数のバンクを形成することができる。
【0023】
〔３〕＜ロード＞項２において、前記不揮発性メモリ制御回路にはロード開始信号が入力される。前記不揮発性メモリ制御回路は、前記ロード開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、前記第１バンク情報に基づいて前記第１バンクの中の前記第１レジスタの最新のデータが格納されているワードからデータを読み出して前記第１レジスタに転送する（Ｓ３＿Ａ）。さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の前記第２レジスタの最新のデータが格納されているワードからデータを読み出して前記第２レジスタに転送する（Ｓ３＿Ｂ）。
【0024】
これにより、不揮発性メモリからレジスタファイルへのパラメータのロードを、それらのパラメータが格納されているバンクが異なる場合にも、レジスタアドレスのカウントアップに合わせて、１つのシーケンス内で順次実行することができる。
【0025】
〔４〕＜書込み＞項２において、前記不揮発性メモリ制御回路には書込み開始信号が入力される。前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、前記第１バンク情報に基づいて前記第１バンクの中の未書込みのワード（書込み予定ワード）に前記第１レジスタのデータを書込む制御（Ｓ７＿Ａ，Ｓ８＿Ａ，Ｓ１０＿Ａ）を可能に構成されている。さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の未書込みのワード（書込み予定ワード）に前記第２レジスタのデータを書込む制御（Ｓ７＿Ｂ，Ｓ８＿Ｂ，Ｓ１０＿Ｂ）を可能に構成されている。
【0026】
これにより、レジスタファイルから不揮発性メモリへのパラメータの書込みを、それらのパラメータが格納されているバンクが異なる場合にも、レジスタアドレスのカウントアップに合わせて、１つのシーケンス内で順次実行することができる。
【0027】
〔５〕＜更新バンクの指定＞項４において、前記不揮発性メモリ制御回路にはさらに更新バンク指定情報が入力される。前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した（Ｓ１＿Ａ，Ｓ１＿Ｂ）後に、更新バンクの選択を実行可能に構成される。前記更新バンクの選択は、前記更新バンク指定情報に基づいて、前記第１レジスタのデータを前記第１バンクへの前記書込みを実行するか否かを切替え、さらにその後、前記第２レジスタのデータを前記第２バンクへの前記書込みを実行するか否かを切替える制御（Ｓ４、Ｓ６、Ｓ９、Ｓ１４、Ｓ１６、Ｓ１９）である。
【0028】
これにより、最大書き換え回数の異なる複数のバンクのそれぞれを独立に、更新するか否かを指定することができる。
【0029】
〔６〕＜エンプティチェックとライトベリファイ＞項４または項５において、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを順次読み出した（Ｓ１＿Ａ，Ｓ１＿Ｂ）後に、エンプティチェックとライトベリファイを実行可能に構成される。
【0030】
前記エンプティチェックでは、前記第１レジスタのデータを前記第１バンクへの前記書込みを実行する（Ｓ１０＿Ａ）前に、前記第１バンクの中の前記書込み予定ワードのデータを読み出して当該ワードが未使用であることを確認し、当該ワードが未使用でなかった場合に書込み失敗を出力する（Ｓ７＿Ａ，Ｓ８＿Ａ）。前記第２レジスタのデータを前記第２バンクへの前記書込みを実行する（Ｓ１０＿Ｂ）前に、前記第２バンクの中の前記書込み予定ワードのデータを読み出して当該ワードが未使用であることを確認し、当該ワードが未使用でなかった場合に書込み失敗を出力する（Ｓ７＿Ｂ，Ｓ８＿Ｂ）。
【0031】
前記ライトベリファイでは、前記第１レジスタのデータを前記第１バンクの当該ワードへの前記書込みを実行した（Ｓ１０＿Ａ）後に、前記第１バンクの当該ワードのデータを読み出して前記第１レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する（Ｓ１１＿Ａ）。前記第２レジスタのデータを前記第２バンクの当該ワードへの前記書込みを実行した（Ｓ１０＿Ｂ）後に、前記第２バンクの当該ワードのデータを読み出して前記第２レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する（Ｓ１１＿Ｂ）制御を可能に構成される。
【0032】
これにより、不揮発性メモリの信頼性を高めることができる。
【0033】
〔７〕＜最大書き換え回数が同じレジスタごとにまとめて制御＞項１において、前記レジスタファイルは、前記第１レジスタを含むｘ個のレジスタ（Ｒｅｇ＿１〜Ｒｅｇ＿ｘ）と、前記第２レジスタを含むｙ個のレジスタ（Ｒｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙ）とを含んで構成される。ここで、ｘとｙはそれぞれ自然数である。
【0034】
前記不揮発性メモリは、前記第１バンクに前記ｘ個のレジスタのそれぞれの値を格納可能なｎワードの格納領域をｘ組（バンクＡ１〜バンクＡｎ）備え、前記第２バンクに前記ｙ個のレジスタのそれぞれの値を格納可能なｍワードの格納領域をｙ組（バンクＢ１〜バンクＢｍ）備え、前記第１バンク情報と前記第２バンク情報の格納領域を備えて構成される。
【0035】
前記第１バンク情報は、前記ｘ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｎワードのうちの何ワード目かを示す情報であり、前記第２バンク情報は、前記ｙ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｍワードのうちの何ワード目かを示す情報である。
【0036】
前記不揮発性メモリ制御回路には書込み開始信号が入力され、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、前記ｘ組の記憶領域のそれぞれｎワードのうち前記第１バンク情報に基づいて指定される未書き込みのワード位置に、前記ｘ個のレジスタのそれぞれの値を順次書込む（Ｓ１０＿Ａ）制御を可能に構成されている。また、前記ｙ組の記憶領域のそれぞれｍワードのうち前記第２バンク情報に基づいて指定される未書き込みのワード位置に、前記ｙ個のレジスタのそれぞれの値を順次書込む（Ｓ１０＿Ｂ）制御を可能に構成されている。
【0037】
これにより、レジスタファイル（３）を構成する複数のレジスタを、最大書き換え回数の異なるグループに分けて、それぞれをまとめて制御することができ、レジスタごとに制御する場合よりも回路規模を小さく抑え、動作時の消費電力を低く抑えることができる。最大書き換え回数の異なるグループが３グループ以上の場合、それに応じて不揮発性メモリ上にバンクとバンク情報の記憶領域を備えればよい。
【0038】
〔８〕＜グループ毎の最大書き換え回数を可変＞項７において、前記不揮発性メモリは、前記ｘ個のレジスタの最大書き換え回数であるｎとその個数ｘと前記ｙ個のレジスタの最大書き換え回数であるｍとその個数ｙとを含む、レジスタ毎の最大書き換え回数情報（バンク分割情報）を指定する最大書き換え回数記憶領域をさらに備える。
【0039】
前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記最大書き換え回数記憶領域からレジスタ毎の前記最大書き換え回数情報を読み出し、読み出した前記最大書き換え回数情報に基づいて前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、読み出した前記最大書き換え回数情報と前記第１バンク情報と前記第２バンク情報とに基づいて、前記第１バンクと前記第２バンクにアクセス（Ｓ３＿Ａ，Ｓ１０＿Ａ，Ｓ３＿Ｂ，Ｓ１０＿Ｂ）可能に構成される。
【0040】
これにより、レジスタ毎、または、レジスタのグループ毎の最大書き換え回数を可変に構成することができる。
【0041】
〔９〕＜１チップ＞項１から項８のうちのいずれか１項において、前記レジスタファイルと、前記不揮発性メモリと、前記不揮発性メモリ制御回路と、前記インターフェース回路とは、同一の半導体基板上に形成される。
【0042】
これにより、表示制御装置を集積してコストを削減し、また、表示装置における部品点数を減らし、実装面積を低減することができる。
【0043】
〔１０〕＜最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵し、最大書き換え回数が同じグループ毎に管理する表示制御装置＞本発明の代表的な実施の形態に係る表示制御装置（２０）は、レジスタファイル（３）と、不揮発性メモリ（１）と、不揮発性メモリ制御回路（２）と、インターフェース回路（４）とを有し、前記複数のレジスタに格納される値に基づいて制御を行う表示制御装置であって、以下のように構成される。前記レジスタファイル（３）は、複数のレジスタを有する。前記不揮発性メモリ（１）は、前記レジスタのビット数と同じビット数の１回のみのデータの書込みが可能な不揮発性記憶素子（ＯＴＰ）で構成されるワードを複数備える。前記インターフェース回路（４）は、前記複数のレジスタに対する外部からのアクセスを可能とする。
【0044】
前記不揮発性メモリは、前記複数のレジスタのそれぞれに対応して、それぞれの最大書き換え回数と等しいワード数のデータ記憶領域（バンクＡ，バンクＢ，バンクＣ，バンクＤ，…）と、最新のデータが書き込まれた位置情報（バンク情報）を格納するフラグ記憶領域とを備える。
【0045】
前記複数のレジスタは最大書き換え回数が同じであるレジスタごとのグループに分けられ、前記グループ毎に、当該グループに含まれる全てのレジスタの値は、それぞれのレジスタに対応する前記データ記憶領域の中で同じ相対的ワード位置に書き込まれ、前記相対的ワード位置が前記フラグ記憶領域に前記最新のデータが書き込まれた位置情報として格納される。
【0046】
これにより、表示のための種々の制御パラメータを保持するレジスタと、各レジスタに保持されるパラメータを記憶する不揮発性メモリとを備える表示制御装置において、１つの不揮発性メモリに最大書き換え回数の異なる複数のレジスタのグループ毎に、要求される最大書き換え回数に応じたワード数のデータ記憶領域を備え、グループ毎に最新の書込み位置の情報を管理することができる。このように、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路、特に、表示制御装置を提供することができる。
【0047】
〔１１〕＜グループ毎の最大書き換え回数を可変＞項１０において、前記不揮発性メモリは、前記グループ毎の最大書き換え回数を指定する最大書き換え回数記憶領域をさらに備える。
【0048】
これにより、グループ毎の最大書き換え回数を可変に構成することができる。
【0049】
〔１２〕＜最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路＞本発明の代表的な実施の形態に係る半導体集積回路（３０）は、レジスタファイル（３）と、不揮発性メモリ（１）と、不揮発性メモリ制御回路（２）とを有し、以下のように構成される。前記レジスタファイル（３）は、第１レジスタ（Ｒｅｇ＿１〜Ｒｅｇ＿ｘ）と第２レジスタ（Ｒｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙ）を含む複数のレジスタを有し、レジスタアドレスで指定されるレジスタをアクセス可能に構成される。
【0050】
前記不揮発性メモリ（１）は、前記レジスタのビット数と同じビット数の１回のみのデータの書込みが可能な不揮発性記憶素子（ＯＴＰ）で構成されるワードを複数備え不揮発性メモリアドレス（ＮＶＭアドレス）で指定されるワードをアクセス可能に構成される。前記不揮発性メモリは、第１バンク（バンクＡ）と、第２バンク（バンクＢ）とを備え、さらに、第１バンク情報（バンクＡ情報）と、第２バンク情報（バンクＢ情報）とを格納可能に構成される。前記第１バンク（バンクＡ）は、前記第１レジスタの値を格納可能なｎワードを含み、前記第２バンク（バンクＢ）は、前記第２レジスタの値を格納可能なｍワードを含む。ここで、ｎとｍはそれぞれ自然数であり、互いに異なる。前記第１バンク情報（バンクＡ情報）は、前記第１レジスタの最新のデータが格納されている前記不揮発性メモリ内の位置情報を示し、前記第２バンク情報（バンクＢ情報）は、前記第２レジスタの最新のデータが格納されている前記不揮発性メモリ内の位置情報を示す。
【0051】
前記不揮発性メモリ制御回路は、前記第１バンク情報と前記第２バンク情報とを読み出し（Ｓ１＿Ａ，Ｓ１＿Ｂ）、読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスし（Ｓ３＿Ａ，Ｓ１０＿Ａ）、読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスする（Ｓ３＿Ｂ，Ｓ１０＿Ｂ）制御を可能に構成される。
【0052】
これにより、第１バンク（バンクＡ）に格納されるパラメータは最大書き換え回数がｎ回となり、第２バンク（バンクＢ）に格納されるパラメータは最大書き換え回数がｍ回となる。したがって、表示のための種々の制御パラメータを保持するレジスタと、各レジスタに保持されるパラメータを記憶する不揮発性メモリとを備える半導体集積回路において、１つの不揮発性メモリに最大書き換え回数の異なる複数のバンクを形成して、パラメータごとに、要求される最大書き換え回数に応じたバンクに記憶されるように、構成することができる。このように、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路を提供することができる。
【0053】
〔１３〕＜アドレスカウンタ＞項１２において、前記不揮発性メモリ制御回路は、アドレスカウンタ（８）を備える。前記不揮発性メモリ制御回路は、前記アドレスカウンタの出力に基づいて前記レジスタアドレスを算出する。さらに、前記アドレスカウンタの出力と読み出された前記第１バンク情報に基づいて前記第１バンクにアクセスするための不揮発性メモリアドレス（ＮＶＭアドレス）を算出し、前記アドレスカウンタの出力と読み出された前記第２バンク情報に基づいて前記第２バンクにアクセスするための不揮発性メモリアドレス（ＮＶＭアドレス）を算出可能に構成される（６）。
【0054】
これにより、レジスタアドレスと対応する不揮発性メモリアドレス（ＮＶＭアドレス）が、共通のアドレスカウンタの出力から算出され、第１バンクへのアクセスと第２バンクへのアクセスが順次実行され、不揮発性メモリ制御回路内の回路が共通化されるので、回路規模と動作時の消費電力の増加を招くことなく、１つの不揮発性メモリに最大書き換え回数の異なる複数のバンクを形成することができる。
【0055】
〔１４〕＜ロード＞項１３において、前記不揮発性メモリ制御回路にはロード開始信号が入力される。前記不揮発性メモリ制御回路は、前記ロード開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、前記第１バンク情報に基づいて前記第１バンクの中の前記第１レジスタの最新のデータが格納されているワードからデータを読み出して前記第１レジスタに転送する（Ｓ３＿Ａ）。さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の前記第２レジスタの最新のデータが格納されているワードからデータを読み出して前記第２レジスタに転送する（Ｓ３＿Ｂ）。
【0056】
これにより、不揮発性メモリからレジスタファイルへのパラメータのロードを、それらのパラメータが格納されているバンクが異なる場合にも、レジスタアドレスのカウントアップに合わせて、１つのシーケンス内で順次実行することができる。
【0057】
〔１５〕＜書込み＞項１３において、前記不揮発性メモリ制御回路には書込み開始信号が入力される。前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、前記第１バンク情報に基づいて前記第１バンクの中の未書込みのワード（書込み予定ワード）に前記第１レジスタのデータを書込む制御（Ｓ７＿Ａ，Ｓ８＿Ａ，Ｓ１０＿Ａ）を可能に構成されている。さらにその後、前記第２バンク情報に基づいて前記第２バンクの中の未書込みのワード（書込み予定ワード）に前記第２レジスタのデータを書込む制御（Ｓ７＿Ｂ，Ｓ８＿Ｂ，Ｓ１０＿Ｂ）を可能に構成されている。
【0058】
これにより、レジスタファイルから不揮発性メモリへのパラメータの書込みを、それらのパラメータが格納されているバンクが異なる場合にも、レジスタアドレスのカウントアップに合わせて、１つのシーケンス内で順次実行することができる。
【0059】
〔１６〕＜更新バンクの指定＞項１５において、前記不揮発性メモリ制御回路にはさらに更新バンク指定情報が入力される。前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した（Ｓ１＿Ａ，Ｓ１＿Ｂ）後に、更新バンクの選択を実行可能に構成される。前記更新バンクの選択は、前記更新バンク指定情報に基づいて、前記第１レジスタのデータを前記第１バンクへの前記書込みを実行するか否かを切替え、さらにその後、前記第２レジスタのデータを前記第２バンクへの前記書込みを実行するか否かを切替える制御（Ｓ４、Ｓ６、Ｓ９、Ｓ１４、Ｓ１６、Ｓ１９）である。
【0060】
これにより、最大書き換え回数の異なる複数のバンクのそれぞれを独立に、更新するか否かを指定することができる。
【0061】
〔１７〕＜エンプティチェックとライトベリファイ＞項１５または項１６において、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされ、前記第１バンク情報と前記第２バンク情報とを読み出した（Ｓ１＿Ａ，Ｓ１＿Ｂ）後に、エンプティチェックとライトベリファイを実行可能に構成される。
【0062】
前記エンプティチェックでは、前記第１レジスタのデータを前記第１バンクへの前記書込みを実行する（Ｓ１０＿Ａ）前に、前記第１バンクの中の未書込みの前記ワード（書込み予定ワード）のデータを読み出して当該ワードが未使用であることを確認し、当該ワードが未使用でなかった場合に書込み失敗を出力する（Ｓ７＿Ａ，Ｓ８＿Ａ）。前記第２レジスタのデータを前記第２バンクへの前記書込みを実行する（Ｓ１０＿Ｂ）前に、前記第２バンクの中の未書込みの前記ワード（書込み予定ワード）のデータを読み出して当該ワードが未使用であることを確認し、当該ワードが未使用でなかった場合に書込み失敗を出力する（Ｓ７＿Ｂ，Ｓ８＿Ｂ）。
【0063】
前記ライトベリファイでは、前記第１レジスタのデータを前記第１バンクの当該ワード（書込み予定ワード）への前記書込みを実行した（Ｓ１０＿Ａ）後に、前記第１バンクの当該ワードのデータを読み出して前記第１レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する（Ｓ１１＿Ａ）。前記第２レジスタのデータを前記第２バンクの当該ワード（書込み予定ワード）への前記書込みを実行した（Ｓ１０＿Ｂ）後に、前記第２バンクの当該ワードのデータを読み出して前記第２レジスタに保持されるデータとの一致／不一致を比較し、不一致の場合に書込み失敗を出力する（Ｓ１１＿Ｂ）制御を可能に構成される。
【0064】
これにより、不揮発性メモリの信頼性を高めることができる。
【0065】
〔１８〕＜最大書き換え回数が同じレジスタごとにまとめて制御＞項１２において、前記レジスタファイルは、前記第１レジスタを含むｘ個のレジスタ（Ｒｅｇ＿１〜Ｒｅｇ＿ｘ）と、前記第２レジスタを含むｙ個のレジスタ（Ｒｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙ）とを含んで構成される。ここで、ｘとｙはそれぞれ自然数である。
【0066】
前記不揮発性メモリは、前記第１バンクに前記ｘ個のレジスタのそれぞれの値を格納可能なｎワードの格納領域をｘ組（バンクＡ１〜バンクＡｎ）備え、前記第２バンクに前記ｙ個のレジスタのそれぞれの値を格納可能なｍワードの格納領域をｙ組（バンクＢ１〜バンクＢｍ）備え、前記第１バンク情報と前記第２バンク情報の格納領域を備えて構成される。
【0067】
前記第１バンク情報は、前記ｘ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｎワードのうちの何ワード目かを示す情報であり、前記第２バンク情報は、前記ｙ個のレジスタのそれぞれの最新のデータが格納されている位置が前記ｍワードのうちの何ワード目かを示す情報である。
【0068】
前記不揮発性メモリ制御回路には書込み開始信号が入力され、前記不揮発性メモリ制御回路は、前記書込み開始信号がアサートされたときに、前記第１バンク情報と前記第２バンク情報とを読み出す（Ｓ１＿Ａ，Ｓ１＿Ｂ）。その後、前記ｘ組の記憶領域のそれぞれｎワードのうち前記第１バンク情報に基づいて指定される未書き込みのワード位置に、前記ｘ個のレジスタのそれぞれの値を順次書込む（Ｓ１０＿Ａ）制御を可能に構成されている。また、前記ｙ組の記憶領域のそれぞれｍワードのうち前記第２バンク情報に基づいて指定される未書き込みのワード位置に、前記ｙ個のレジスタのそれぞれの値を順次書込む（Ｓ１０＿Ｂ）制御を可能に構成されている。
【0069】
これにより、レジスタファイル（３）を構成する複数のレジスタを、最大書き換え回数の異なるグループに分けて、それぞれをまとめて制御することができ、レジスタごとに制御する場合よりも回路規模を小さく抑え、動作時の消費電力を低く抑えることができる。最大書き換え回数の異なるグループが３グループ以上の場合、それに応じて不揮発性メモリ上にバンクとバンク情報の記憶領域を備えればよい。
【0070】
〔１９〕＜最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリ＞本発明の代表的な実施の形態に係る半導体集積回路（３０）は、レジスタファイル（３）と、不揮発性メモリ（１）と、不揮発性メモリ制御回路（２）とを有し、前記複数のレジスタに格納される値に基づいて制御を行う表示制御装置であって、以下のように構成される。前記レジスタファイル（３）は、複数のレジスタを有する。前記不揮発性メモリ（１）は、前記レジスタのビット数と同じビット数の１回のみのデータの書込みが可能な不揮発性記憶素子（ＯＴＰ）で構成されるワードを複数備える。
【0071】
前記不揮発性メモリは、前記複数のレジスタのそれぞれに対応して、それぞれの最大書き換え回数と等しいワード数のデータ記憶領域（バンクＡ，バンクＢ，バンクＣ，バンクＤ，…）と、最新のデータが書き込まれた位置情報（バンク情報）を格納するフラグ記憶領域とを備える。
【0072】
前記複数のレジスタは最大書き換え回数が同じであるレジスタごとのグループに分けられ、前記グループ毎に、当該グループに含まれる全てのレジスタの値は、それぞれのレジスタに対応する前記データ記憶領域の中で同じ相対的ワード位置に書き込まれ、前記相対的ワード位置が前記フラグ記憶領域に前記最新のデータが書き込まれた位置情報として格納される。
【0073】
これにより、表示のための種々の制御パラメータを保持するレジスタと、各レジスタに保持されるパラメータを記憶する不揮発性メモリとを備える表示制御装置において、１つの不揮発性メモリに最大書き換え回数の異なる複数のレジスタのグループ毎に、要求される最大書き換え回数に応じたワード数のデータ記憶領域を備え、グループ毎に最新の書込み位置の情報を管理することができ、管理のための情報の記憶領域を最小限に留めることができる。このように、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路を提供することができる。
【0074】
〔２０〕＜グループ毎の最大書き換え回数を可変＞項１９において、前記不揮発性メモリは、前記グループ毎の最大書き換え回数を指定する最大書き換え回数記憶領域をさらに備える。
【0075】
これにより、グループ毎の最大書き換え回数を可変に構成することができる。
【0076】
２．実施の形態の詳細実施の形態について更に詳述する。
【0077】
〔実施形態１〕＜最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路＞図３は、本発明の一実施形態に係る不揮発性メモリ（ＮＶＭ）１とその制御回路２の構成例を示すブロック図である。図２は、レジスタファイル３の一例を示す説明図であり、図１は、不揮発性メモリ（ＮＶＭ）１のアドレス割り付けの一例を示す説明図である。
【0078】
半導体集積回路３０は、レジスタファイル３と、不揮発性メモリ（ＮＶＭ）１と、不揮発性メモリ制御回路（ＮＶＭ制御回路）２とを含んで構成される。特に制限されないが、半導体集積回路３０は、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩの製造技術を用いて、シリコンなどの単一半導体基板上に形成される。レジスタファイル３には、図示されないホストプロセッサから種々の制御パラメータが書き込まれ、半導体集積回路３０内の種々の機能ブロックに対して、制御信号として供給される。ＮＶＭ１は、レジスタファイル３に書き込まれた種々の制御パラメータが書き込まれ、半導体集積回路３０への電源供給が遮断された後も不揮発に保持する。レジスタファイル３からＮＶＭ１への書込み（書き換え）と、ＮＶＭ１から読み出した制御パラメータのレジスタファイル３への読み出し（ロード）は、それぞれ書込み開始信号とロード開始信号に基づいて、ＮＶＭ制御回路２が生成するＮＶＭアドレスとレジスタアドレスによって制御され、実行される。レジスタファイル３は、図２に示されるように、最大書き換え回数がｎ回のレジスタＲｅｇ＿１〜Ｒｅｇ＿ｘと最大書き換え回数がｍ回のレジスタＲｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙを含んで構成される。特に制限されないが、全てのレジスタが例えば８ビットで構成され、個々のレジスタは、レジスタアドレスを指定することによってアクセスされる。
【0079】
ＮＶＭ１は、１回のみのデータの書込みが可能な不揮発性記憶素子（ＯＴＰ）で構成されるワードを複数備え、不揮発性メモリアドレス（ＮＶＭアドレス）で指定されるワード単位でアクセスすることができるように構成されている。ここで１ワードは、レジスタファイル３を構成する各レジスタのビット数（図２では８ビット）と同じビット数である。１回のみのデータの書込みが可能な不揮発性記憶素子（ＯＴＰ）は、例えば、ポリシリコンや金属配線を溶融して切断することによって、情報を書き換える素子により、形成することができるが、本発明では、そのデバイス構造や形成方法は任意である。ＮＶＭ１は、レジスタＲｅｇ＿１〜Ｒｅｇ＿ｘの値を格納するバンクＡとレジスタＲｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙの値を格納するバンクＢとを備え、さらに、バンクＡ情報バンクＢ情報とを格納可能に構成される。バンクＡは、レジスタＲｅｇ＿１〜Ｒｅｇ＿ｘのｘワードの値を１組として、最大書き換え回数ｎ回に対応するｎ組のバンクＡ１〜バンクＡｎの記憶領域である。初めにレジスタＲｅｇ＿１〜Ｒｅｇ＿ｘの値がバンクＡ１に書き込まれる。その後、レジスタＲｅｇ＿１〜Ｒｅｇ＿ｘのうちの１個でも書き換えが必要になれば、値の変更されたレジスタを含むレジスタＲｅｇ＿１〜Ｒｅｇ＿ｘのｘワードを一括して次のバンクＡ２に書き込む。その後、書き換えの必要が生じる度に、レジスタＲｅｇ＿１〜Ｒｅｇ＿ｘの値を順次バンクＡ３，バンクＡ４，…バンクＡｎに書き込む。これにより、レジスタＲｅｇ＿１〜Ｒｅｇ＿ｘの最大書き換え回数はｎ回となっている。バンクＢは、レジスタＲｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙのｙワードの値を１組として、最大書き換え回数ｍ回に対応するｍ組のバンクＢ１〜バンクＢｍの記憶領域である。バンクＡと同様に、バンクＢはバンクＢ１からバンクＢｍまでの記憶領域を備え、書き換えが生じる度にバンクＢ１からバンクＢｍまでの各バンクが一括して順次書き換えられる。
【0080】
バンクＡ情報とバンクＢ情報は、バンクＡとバンクＢのそれぞれにおいて、最新の記憶領域が、バンクＡ１からバンクＡｎまでのうちのどこか、バンクＢ１からバンクＢｍまでのうちのどこかを示す位置情報である。バンクＡ情報とバンクＢ情報も、最大書き換え回数に合わせて、それぞれ最大ｎ回と最大ｍ回書き換えられるため、ｎワードとｍワードで構成される。バンクＡとバンクＢの中での書き換えは、バンクＡ１からバンクＡｎへ順次、また、バンクＢ１からバンクＢｍへ順次行われるように構成されているので、バンク情報は１ワード当たり１ビットで構成することができるが、ＮＶＭ１を複雑な構成にしないようにするために、一律同じビット数のワードで構成することもできる。
【0081】
図１は、バンクＡ，バンクＢとバンク情報を同じビット数のワードで構成した例である。これにより、バンク情報とバンクＡ，バンクＢを一連のＮＶＭアドレス空間に割り付けることができ、ＮＶＭ１の回路が単純化される。特に制限されないが、例えば図１に示されるように、ＮＶＭアドレス１〜ｎにバンクＡ情報が格納され、ｎ＋１〜ｎ＋ｍにバンクＢ情報が格納され、続くＮＶＭアドレスｎ＋ｍ＋１〜ｎ＋ｍ＋ｎｘにバンクＡ、さらにそれに続くｎ＋ｍ＋ｎｘ＋１〜ｎ＋ｍ＋ｎｘ＋ｍｙにバンクＢが割り付けられる。
【0082】
ＮＶＭ制御回路２は、バンク情報リード回路５と、ＮＶＭ／ＲＥＧアドレス生成回路６と、アドレスカウンタ８を含むインターフェース回路７と、ＶＥＲＩＦＹ回路９と、レジスタ書込クロック生成回路１０とを含んで構成される。インターフェース回路７には、書込み開始信号とロード開始信号が入力され、これらの開始信号がアサートされると、アドレスカウンタ８がカウント動作を開始する。カウント値はＮＶＭ／ＲＥＧアドレス生成回路６とＶＥＲＩＦＹ回路９に供給される。ＮＶＭ／ＲＥＧアドレス生成回路６はまず、ＮＶＭアドレスに、バンク情報のアドレス（図１では１〜ｎ＋ｍ）を出力して、バンク情報リード回路５にバンクＡ情報とバンクＢ情報を読み出す。ＮＶＭ／ＲＥＧアドレス生成回路６は次に、読み出されたバンク情報を使ってバンクＡとバンクＢの一方または両方にアクセスするための、ＮＶＭアドレスを出力し、同時に対応するレジスタアドレスを出力する。図３に示されるように、ＶＥＲＩＦＹ回路９を備えて、一旦ＮＶＭ１に書き込んだ値をＶＥＲＩＦＹ回路９に読み出し、レジスタファイル３に保持される値との比較することによって、ベリファイ結果を出力する。レジスタ書込クロック生成回路１０は、ＮＶＭ／ＲＥＧアドレス生成回路６で生成されるレジスタアドレスに基づいて、レジスタ書込クロックを生成し、レジスタファイル３に供給する。
【0083】
これにより、表示のための種々の制御パラメータを保持するレジスタファイル３と、レジスタファイル３内の各レジスタに保持されるパラメータを記憶する不揮発性メモリ（ＮＶＭ）１とを備える半導体集積回路３０において、１つの不揮発性メモリ（ＮＶＭ）１に最大書き換え回数の異なる複数のバンクを形成して、パラメータごとに、要求される最大書き換え回数に応じたバンクに記憶されるように、構成することができる。このように、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリ（ＮＶＭ）１を内蔵する半導体集積回路３０を提供することができる。
【0084】
＜表示制御装置の構成例＞図４は、本発明の一実施形態に係る半導体集積回路３０の一例である表示制御装置２０の構成例を示すブロック図である。表示制御装置２０は、図３に示した半導体集積回路３０と同様に構成された、レジスタファイル３と、不揮発性メモリ（ＮＶＭ）１と、不揮発性メモリ制御回路（ＮＶＭ制御回路）２とを含み、さらに、ホストインターフェース４、ゲート線駆動制御信号生成回路２１、ソース線駆動回路２２、電圧生成・制御回路２３、タイミング生成回路２４、タイミング制御回路２５、階調電圧生成回路２６、表示データ抽出回路２７、レベルシフタ２８、及び、階調電圧選択回路２９等を含んで構成される。表示制御装置２０は、図示されない表示パネルに接続される。表示パネルには液晶素子が２次元に配列され、ゲート線で選択されたライン上の液晶素子の容量（キャパシタ）に、ソース線を介して画素値が書き込まれることにより、表示データが表示される。表示データは、図示されないホストプロセッサからホストインターフェース４を介して供給される。ホストプロセッサからは、さらに制御コマンドも供給される。
【0085】
ホストプロセッサは、制御コマンドにより、レジスタファイル３に適切な制御パラメータを設定することによって、表示制御装置２０が所望の動作をするように制御を行う。例えば、電圧生成・制御回路２３は、レジスタファイル３に設定されたパラメータに従って、共通電圧レベルＶｃｏｍやゲート信号の高電圧側と低電圧側の電圧レベル（ＶＧＨ／ＶＧＬ）やアナログ電源の電圧レベル（ＡＶＤＤ／ＡＶＳＳ）を生成して供給する。また、タイミング生成回路２４やタイミング制御回路２５に対してタイミング制御パラメータを供給する。タイミング生成回路２４で生成されたタイミング信号は、タイミング制御回路２５で制御されてゲート線駆動制御信号生成回路２１に供給される。
【0086】
ゲート線駆動制御信号生成回路２１は、各ゲート線を駆動するための出力アンプを備え、指定されたハイレベル／ローレベル（ＶＧＨ／ＶＧＬ）を指定のタイミングで出力する。タイミングの制御には、スルーレートの制御が含まれても良い。各ゲート線を駆動するための出力アンプとゲート信号を順次伝送するためのシフトレジスタが表示パネル側に設けられている場合には、ゲート線駆動制御信号生成回路２１は、スキャンを開始させるためのフラグと、フラグをシフトさせてゲート線を順次駆動するためクロック、及びその他の制御信号などを、出力するように構成しても良い。これにより、全てのゲート線を個別に駆動する信号を出力するよりも少ない数の端子を備えればよい。
【0087】
ソース線駆動回路２２は、端子３２を介して、図示されない表示パネルのソース線を駆動する。ソース線駆動回路２２の出力は、ホストプロセッサから入力される表示データに対応するアナログ値である。電圧生成・制御回路２３で生成されるソース線のための電源電圧を、階調電圧生成回路２６が分圧して複数の階調電圧を生成し、階調電圧選択回路２９に供給する。表示データ抽出回路２７は、ホストプロセッサから受信する通信パケットを解釈して表示データを抽出し、レベルシフタ２８を介して階調電圧選択回路２９に供給する。階調電圧選択回路２９は、表示データに対応する階調レベルを選択してソース線駆動回路２２に供給する。ソース線駆動回路２２は、例えばボルテージフォロワの出力回路を備えており、選択された階調レベルを、端子３２を通して出力し、接続される表示パネルのソース線を駆動する。
【0088】
これにより、表示のための種々の制御パラメータを保持するレジスタファイル３と、各レジスタに保持されるパラメータを記憶する不揮発性メモリ（ＮＶＭ）１とを備える表示制御装置２０において、１つの不揮発性メモリ（ＮＶＭ）１に最大書き換え回数の異なる複数のバンクを形成して、パラメータごとに、要求される最大書き換え回数に応じたバンクに記憶されるように、構成することができる。このように、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリ（ＮＶＭ）１を内蔵する表示制御装置２０を提供することができる。
【0089】
特に制限されないが、表示制御装置２０は、例えば、公知のＣＭＯＳＬＳＩの製造技術を用いて、シリコンなどの単一半導体基板上に形成される。これにより、表示制御装置２０を集積してコストを削減し、また、表示装置における部品点数を減らし、実装面積を低減することができる。
【0090】
＜動作例＞図５と図６は、本発明の一実施形態に係る半導体集積回路３０の動作例を示すフローチャートであり、図５にロード時の動作、図６に書込み時の動作をそれぞれ示す。上述の表示制御装置２０の動作も同様である。ロードとは、不揮発性メモリ（ＮＶＭ）１に格納されている制御パラメータを読み出して対応するレジスタに書き込む動作であり、書込みとは、レジスタに保持されている制御パラメータをＮＶＭ１に転送する動作である。
【0091】
図５に示すようにロード時には、まず、書込み回数フラグ（バンクＡ情報）リード（Ｓ１＿Ａ）と書込み回数フラグ（バンクＢ情報）リード（Ｓ１＿Ｂ）とを実行する。即ち、ＮＶＭ／ＲＥＧアドレス生成回路６によってＮＶＭアドレスに、バンク情報のアドレス（図１では１〜ｎ＋ｍ）を出力して、バンク情報リード回路５にバンクＡ情報とバンクＢ情報を読み出す。次にリードバンク選択（Ｓ２＿Ａ，Ｓ２＿Ｂ）で、バンクＡとバンクＢの一方又は両方からのロードかを判定する。ステップＳ２＿ＡでバンクＡが書き込み済みであると判定されたときには、先に読み出したバンクＡ情報に基づいて、バンクＡの中から最新の値をレジスタファイル３に読み出す（Ｓ３＿Ａ）。また、ステップＳ２＿ＢでバンクＢが書き込み済みであると判定されたときには、先に読み出したバンクＢ情報に基づいて、バンクＢの中から最新の値をレジスタファイル３に読み出す（Ｓ３＿Ｂ）。
【0092】
図６に示すように書込み時にも、まず、書込み回数フラグ（バンクＡ情報）リード（Ｓ１＿Ａ）と書込み回数フラグ（バンクＢ情報）リード（Ｓ１＿Ｂ）とを実行する。次に書込みバンク選択ステップ（Ｓ５＿ＡとＳ５＿Ｂ）を実行する。読み出したバンクＡ情報に基づいて、バンクＡの書き換え回数が最大書き換え回数のｎ回に達したときは書込み失敗（Ｗｒｉｔｅ Ｆａｉｌ）を出力して終了する。ｎ回未満の場合には、更新されたデータを書き込むべきバンクを、バンクＡ１からバンクＡｎの中から１つを選択する（Ｓ５＿Ａ）。次に、読み出したバンクＢ情報に基づいて、バンクＢの書き換え回数が最大書き換え回数のｍ回に達したときは書込み失敗（Ｗｒｉｔｅ Ｆａｉｌ）として終了し、ｍ回未満の場合には、更新されたデータを書き込むべきバンクを、バンクＢ１からバンクＢｍの中から１つを選択する（Ｓ５＿Ｂ）。更新バンクの指定状態を判定するステップ（Ｓ４＿ＡとＳ４＿Ｂ）をさらに設けても良い。更新バンクの指定とは、複数のバンク（本実施形態ではバンクＡとバンクＢ）のそれぞれについて、データの更新（書き換え）が必要か否かを指定することを指し、本実施形態では、バンクＡとバンクＢの一方又は両方への書込みが指定される。例えば最大書き換え回数の多い、バンクＢのみを書き換える場合には、バンクＡについてのステップを省略して、書き込みステップ全体を高速化することができる。以下、Ｓ６＿Ａ，Ｓ６＿Ｂ，Ｓ９＿Ａ，Ｓ９＿Ｂも同様である。バンクＡとバンクＢの一方又は両方への書込みの指定は、例えば、レジスタファイル３に新たなレジスタを追加して行うことができる。この追加したレジスタは、レジスタファイル３の値をＮＶＭ１に書き込むときに指定すればよく、このレジスタ自体のデータはＮＶＭ１への書込みの対象とはされない。
【0093】
次にエンプティチェックを行う。書込みバンク選択ステップ（Ｓ５＿ＡとＳ５＿Ｂ）で次にデータを書き込むべきバンクと判定されたバンクのデータを、エンプティチェックステップ（Ｓ７＿ＡとＳ７＿Ｂ）で一旦読み出し、未書込みであることを確認する（Ｓ８＿ＡとＳ８＿Ｂ）。ＯＴＰでは既に書込みに使用された素子に対して再度書き込みの動作を行っても正しく動作しないので、既に書込みに使用された素子であると判断された場合は、書込み失敗（Ｗｒｉｔｅ Ｆａｉｌ）として終了する。データを書き込むべきバンクと判定されたバンクが未使用（未書込み）であることが確認された後、対応するレジスタのデータを書き込む（Ｓ１０＿ＡとＳ１０＿Ｂ）。さらにライトベリファイを行っても良い。データの書込みの後、もう一度読み出し、書き込んだレジスタのデータと照合することにより、ライトベリファイを行う（Ｓ１１＿ＡとＳ１１＿Ｂ）。エンプティチェックとライトベリファイにより、信頼性をより高めることができる。
【0094】
＜効果＞本発明により、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路、特に、表示制御装置を提供することができる。従来技術に基づく比較例として、最大書き換え回数が一律の不揮発性メモリを内蔵する半導体集積回路が考えられる。図７は、最大書き換え回数が一律の場合の構成を比較例として示す説明図である。実施形態１と同様に、半導体集積回路３０は、レジスタファイル３＿１と、不揮発性メモリ（ＮＶＭ）１＿１と、不揮発性メモリ制御回路（ＮＶＭ制御回路）２＿１とを含んで構成される。レジスタファイル３＿１のデータは、ＮＶＭ１＿１への１回目の書込み、２回目の書込み、を経て最大書き換え回数のｎ回目の書込みまで、毎回全てのレジスタのデータが一律にＮＶＭ１＿１に書き込まれる。最新の書込み位置を知るために、ＮＶＭ１＿１には書込み回数情報が記憶されている。
【0095】
最大書き換え回数の異なるパラメータを格納可能とするためには、最大書き換え回数ごとに、複数のＮＶＭとＮＶＭ制御回路を備えればよい。図８は、最大書き換え回数が２通りの場合の構成を比較例として示す説明図である。半導体集積回路３０は、レジスタファイル３＿２と、不揮発性メモリ（ＮＶＭ）１＿２と１＿３と、不揮発性メモリ制御回路（ＮＶＭ制御回路）２＿２と２＿３とを含んで構成される。レジスタファイル３＿２を構成するレジスタＲｅｇ＿１〜Ｒｅｇ＿ｘに格納されるパラメータには、ｎ回の最大書き換え回数が要求され、レジスタＲｅｇ＿ｘ＋１〜Ｒｅｇ＿ｘ＋ｙには、ｍ回の最大書き換え回数が要求されるとすると、ｎ回の最大書き換え回数に対応するＮＶＭ１＿２とＮＶＭ制御回路２＿２と、ｍ回の最大書き換え回数に対応するＮＶＭ１＿３とＮＶＭ制御回路２＿３とを備えればよい。
【0096】
これに対して、本実施形態によれば、ＮＶＭ１とＮＶＭ制御回路２がそれぞれ１つに共通化される。ＮＶＭ１では一連のＮＶＭアドレスの中にバンク情報として、１＿２の書込み回数情報と１＿３の書込み回数情報の両方を割り付け、ＮＶＭアドレスによって所望の書込み回数情報を読み出すことができるようにした。レジスタのデータを格納するバンクも同様に、一連のＮＶＭアドレスの中に割り付けた。これにより、１個のアドレスカウンタ８と１個のＮＶＭ／ＲＥＧアドレス生成回路６によって、最大書き換え回数の異なるパラメータを格納するためのバンク情報とバンクに、順次アクセスすることができるように構成することができた。これと同様に、インターフェース回路７とＶＥＲＩＦＹ回路９とレジスタ書込クロック生成回路１０も、それぞれ１つに共通化することにより、ＮＶＭ制御回路の回路規模を縮小することができ、合せて動作時の消費電力を低減することができる。発明者による試作の結果、ＮＶＭ制御回路の回路規模は３／５に縮小することができた。さらに、単一のシーケンスにより、バンクＡとバンクＢへの書込みが可能であり、また、ＮＶＭ１からの読み出しによりレジスタファイル３へのデータのロードも、単一のシーケンスによって実行することができる。
【0097】
〔実施形態２〕＜最大書き換え回数が複数の場合＞実施形態１には最大書き換え回数がｎ回とｍ回の２種類のパラメータがある場合についての例を示したが、さらに、本実施形態ではさらに３種類以上の場合について説明する。
【0098】
図９は、最大書き換え回数が複数の場合のグルーピングの一例を示す説明図である。レジスタファイル３にはレジスタＲｅｇ＿Ａ〜Ｒｅｇ＿Ｚが含まれ、図９左のように、個々に最大書込み回数が規定されているものとする。このとき、図９右のように、同じ最大書込み回数のレジスタが同じバンクに記憶されるように、レジスタのグルーピングを行う。最大書込み回数が１回のレジスタＲｅｇ＿ＡとＲｅｇ＿ＢはバンクＡに、４回のレジスタＲｅｇ＿Ｃ，Ｒｅｇ＿Ｅ，Ｒｅｇ＿Ｇ，Ｒｅｇ＿ＺはバンクＢに、６回のレジスタＲｅｇ＿ＤとＲｅｇ＿ＨはバンクＣに、８回のレジスタＲｅｇ＿ＦはバンクＤに、それぞれグルーピングされる。
【0099】
図１０は、最大書き換え回数の種類が複数の場合の不揮発性メモリのアドレス割り付けの一例を示す説明図である。バンク情報は、最大書込み回数に合わせたワード数が割り当てられる。バンクＡは最大１回書込みであるので、書込み済みか未書込みかを示せばよく、バンク情報は１ワードである。以下最大４回書込みのバンクＢには４ワード、最大６回書込みのバンクＣには６ワード、最大８回書込みのバンクＣには８ワードが、それぞれ割り付けられる。さらに、バンクＡにはレジスタＲｅｇ＿ＡとＲｅｇ＿Ｂの値を書き込む領域が１ワードずつ割り付けられ、バンクＢには、４個のレジスタＲｅｇ＿Ｃ，Ｒｅｇ＿Ｅ，Ｒｅｇ＿Ｇ，Ｒｅｇ＿Ｚの値を書き込む領域が１ワードずつについて、それぞれ４回書き込みのための４バンク、バンクＢ１からバンクＢ４の合計１６ワードが割り付けられる。バンクＣには２個のレジスタＲｅｇ＿ＤとＲｅｇ＿Ｈの値を書き込む領域が１ワードずつについて、それぞれ６回書き込みのための６バンク、バンクＣ１からバンクＣ６の合計１２ワードが割り付けられる。バンクＤにはレジスタＲｅｇ＿Ｆの値を書き込む領域が８回書き込みのための８バンク、バンクＤ１からバンクＤ８の合計８ワードが割り付けられる。
【0100】
それぞれワード数が予めわかっているので、ＮＶＭ／ＲＥＧアドレス生成回路６は、バンク情報リード回路５に読み出されたバンク情報に基づいて、アクセス対象のバンクのＮＭＶアドレスを算出することができる。
【0101】
以上説明したように、最大書き換え回数が３種類以上の場合についても同様に、最大書き換え回数の異なるパラメータを格納可能な不揮発性メモリを内蔵する半導体集積回路、特に、表示制御装置を提供することができる。
【0102】
〔実施形態３〕＜最大書き換え回数を可変に構成する場合＞実施形態１と２では、パラメータごとに要求される最大書き換え回数が、ＩＣの設計時点で既に規定されている場合について説明した。しかし、例えば本発明を表示制御装置に適用する場合には、接続される表示パネルの仕様や特性が、ＩＣの設計時点で特定できないばかりでなく、表示制御装置の表示パネルへの実装工程の中の特性の合せ込み（調整）工程で、ＮＶＭへの書込みが何度行われるかが、特定できない場合もある。そのような場合は、パラメータごと又はパラメータのグループ毎に要求される最大書き換え回数を可変にすることにより、解決される。
【0103】
図１１は、最大書き換え回数を可変に構成する場合の不揮発性メモリのアドレス割り付けの一例を示す説明図である。図１０に示した不揮発性メモリのアドレス割り付けの例に対して、最大書き換え回数、即ちバンク分割情報の記憶領域を追加する。この領域に格納される情報に基づいて、それ以下のバンク情報の記憶領域と、各バンクの記憶領域が特定される。バンク分割情報が可変である以外は、図１０に示したアドレス割り付けと同様であるので、説明を省略する。
【0104】
図１２は、最大書き換え回数を可変に構成する場合の不揮発性メモリ（ＮＶＭ）１とその制御回路２の構成例を示すブロック図である。図３に示したブロック図と比較して、バンク分割情報リード回路１１が追加されている。他の構成は、図３に示したのと同様であるので、説明を省略する。バンク分割情報リード回路１１には、ＮＶＭ１から読み出された、バンク分割情報が入力され、それに基づいて、アドレスカウンタ８を制御することにより、指定されたバンク分割に合わせたＮＶＭアドレスを、ＮＶＭ／ＲＥＧアドレス生成回路６によって生成させることができる。
【0105】
図１３は、最大書き換え回数が複数の場合の半導体集積回路３０の動作例（書込み）を示すフローチャートである。初期設定において、各レジスタの最大書込み回数を、図１１に示したＮＶＭ１の最大書き換え回数記憶領域に書き込む（Ｓ１２）。この書込み（Ｓ１２）は、半導体集積回路３０またはそれを利用した表示装置２０の出荷前に行っても良いし、表示パネルに実装された時点で行ってもよい。遅くとも他の制御パラメータのＮＶＭ１への書込みが行われるよりも前に行う必要がある。
【0106】
書込み時には、まず、最大書き換え回数記憶領域にアクセスして、バンク分割情報を読み出す（Ｓ２２）。その後、書込み回数フラグ（バンクＡ情報）リード（Ｓ１＿Ａ）から、読み出されたバンク分割情報で規定されるバンクｘｘの書込み回数フラグ（バンクｘｘ情報）リード（Ｓ１＿ｘｘ）までを実行する。この回数は、書込み回数の異なるレジスタのグループの数に相当する。このグループの数は、固定値としてもよい。バンクＡからバンクｘｘの各バンクへの書込みの指定状態を判定するステップ（Ｓ１４＿Ａ〜Ｓ１４＿ｘｘ）をさらに設けても良い。書き換えの不要なバンクについてのステップを省略して、書き込みステップ全体を高速化することができる。以下、Ｓ１６＿Ａ〜Ｓ１６ｘｘ，Ｓ１９＿Ａ〜Ｓ１９ｘｘも同様である。次に書込みバンク選択ステップ（Ｓ１５＿Ａ〜Ｓ１５＿ｘｘ）を実行する。読み出したバンク情報に基づいて、各バンクの書き換え回数が、バンク分割情報に指定される回数に達したときは書込み失敗（Ｗｒｉｔｅ Ｆａｉｌ）を出力して終了し、それ未満の場合には、更新されたデータを書き込むべきバンクを選択する（Ｓ１５＿Ａ〜Ｓ１５＿ｘｘ）。
【0107】
次にエンプティチェックを行う。各バンクの書込みバンク選択ステップ（Ｓ１５＿Ａ〜Ｓ１５＿ｘｘ）で次にデータを書き込むべきバンクと判定されたバンク（書込み予定バンク）のデータを、エンプティチェックステップ（Ｓ１７＿Ａ〜Ｓ１７＿ｘｘ）で一旦読み出し、未書込みであることを確認する（Ｓ１８＿Ａ〜Ｓ１８＿ｘｘ）。既に書込みに使用された素子であると判断された場合は、書込み失敗（Ｗｒｉｔｅ Ｆａｉｌ）として終了する。データを書き込むべきバンク（書込み予定バンク）と判定されたバンクが未使用（未書込み）であることが確認された後、対応するレジスタのデータを書き込む（Ｓ２０＿Ａ〜Ｓ２０＿ｘｘ）。さらにライトベリファイを行っても良い。書込みの後、それぞれもう一度読み出し、書き込んだレジスタのデータと照合することにより、ライトベリファイを行う（Ｓ２１＿Ａ〜Ｓ２１＿ｘｘ）。
【0108】
以上のように、レジスタ毎、または、レジスタのグループ毎の最大書き換え回数を可変に構成することができる。
【0109】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0110】
例えば、表示制御回路は、表示データ抽出回路２７とレベルシフタ２８の間に、フレームメモリをさらに含んで構成されても良く、また、その他のタッチコントローラなどのその他の回路ブロックを含んで構成されても良い。また、各ブロックの区分や名称は一例であって、各ブロックの統合や分割、各ブロックに含まれる部分的な回路やサブブロックの他のブロックへの移動は、任意である。
【符号の説明】
【0111】
１ 不揮発性メモリ（ＮＶＭ）２ 不揮発性メモリ制御回路（ＮＶＭ制御回路）
３ レジスタファイル
４ ホストインターフェース
５ バンク情報リード回路
６ 不揮発性メモリ／レジスタファイル（ＮＶＭ／ＲＥＧ）アドレス生成回路
７ シーケンス制御回路（Ｉ／Ｆ回路）
８ アドレスカウンタ
９ ＶＥＲＩＦＹ回路
１０ レジスタ書込みクロック生成回路
１１ バンク分割情報リード回路
２０ 表示制御装置
２１ ゲート線駆動制御信号
２２ ソース線駆動回路
２３ 電圧生成・制御回路
２４ タイミング生成回路
２５ タイミング制御回路
２６ 階調電圧生成回路
２７ 表示データ抽出回路
２８ レベルシフタ
２９ 階調電圧選択回路
３０ 半導体集積回路
３１、３２、３３、３４、３５ 端子
Ｓ１ バンク情報（Ｂａｎｋ Ｉｎｆｏ。例えば、書き込み回数フラグ）のリードステップ
Ｓ２ リードバンク選択（当該バンクがリード対象か否かの判定）ステップ
Ｓ３ データロードステップ
Ｓ１２ 最大書込み回数設定ステップ
Ｓ４、Ｓ６、Ｓ９、Ｓ１４、Ｓ１６、Ｓ１９ ライトバンク選択（Ｂａｎｋ Ｗｒｉｔｅ；当該バンクがライト対象か否かの判定）ステップ
Ｓ５、Ｓ１５ 書き込みバンク選択（当該バンクが最大書き換え回数を超えるか否かの判定）ステップ
Ｓ７、Ｓ１７ エンプティチェックステップ
Ｓ８、Ｓ１８ エンプティ検証ステップ
Ｓ１０、Ｓ２０ データライトステップ
Ｓ１１、Ｓ２１ ライトベリファイステップ