特許 6240081 増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6240081

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】増幅器

(51)【国際特許分類】

   H03F 3/193 20060101AFI20171120BHJP

   H03F 3/217 20060101ALI20171120BHJP

【ＦＩ】

   H03F3/193

   H03F3/217

【請求項の数】11

【全頁数】12

(21)【出願番号】特願2014-543036(P2014-543036)

(86)(22)【出願日】2014年2月7日

(86)【国際出願番号】JP2014000671

(87)【国際公開番号】WO2014132577

(87)【国際公開日】20140904

【審査請求日】2016年9月1日

(31)【優先権主張番号】特願2013-35618(P2013-35618)

(32)【優先日】2013年2月26日

(33)【優先権主張国】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２５年度、総務省、マルチバンド・マルチモード対応センサー無線通信基盤技術に関する研究開発の委託事業、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000005821

【氏名又は名称】パナソニック株式会社

(74)【代理人】

【識別番号】100105050

【弁理士】

【氏名又は名称】鷲田 公一

(72)【発明者】

【氏名】高橋 幸二

(72)【発明者】

【氏名】中村 重紀

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特開昭57-57014（ＪＰ，Ａ）

【文献】 特表2011-524079（ＪＰ，Ａ）

【文献】 特開2011-182107（ＪＰ，Ａ）

【文献】 特開平3-20082（ＪＰ，Ａ）

【文献】 特開2000-323966（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ １／００− ３／４５、３／５０− ３／５２、

３／６２− ３／６４、３／６８− ３／７２

(57)【特許請求の範囲】

【請求項1】

複数のゲートフィンガーを有するＭＯＳトランジスタ、または単一のゲートフィンガーを有する複数のＭＯＳトランジスタを具備する増幅器であって、
前記増幅器は、
前記ゲートフィンガーの各々に付加された容量性誘電体と、
交流信号を入力するゲートの入力端子及び前記ゲートの入力端子の間に接続された可変抵抗と、
を有し、
前記可変抵抗、前記ゲートフィンガーの各々のゲート抵抗、及び、前記容量性誘電体により、所望の周波数特性を有する複数のローパスフィルタを形成し、前記ゲートの入力端子からＯＤ（Oxide Diffusion）領域境界までの各々のゲートフィンガーの幅または長さが異なる、
増幅器。

【請求項2】

前記交流信号が前記ＯＤ領域内部の前記ゲートフィンガーへ入力されるタイミングがそれぞれ異なる、
請求項１に記載の増幅器。

【請求項3】

前記ゲートフィンガーの電極用ビアが、前記ＯＤ領域外部の片側のみに接続される、
請求項１に記載の増幅器。

【請求項4】

前記交流信号は、一系統で入力される、
請求項１に記載の増幅器。

【請求項5】

前記容量性誘電体は、容量可変である、
請求項１に記載の増幅器。

【請求項6】

前記ゲートの入力端子から入力された前記交流信号が、前記ＯＤ領域内の前記ゲートフィンガーの各々に到達するまでの信号伝搬遅延時間を一定の間隔とする、
請求項１に記載の増幅器。

【請求項7】

前記信号伝搬遅延時間は、前記交流信号の周波数をＳＩＧｆｒｅｑ、前記複数のローパスフィルタの個数をＮとした場合、１／（２×ＳＩＧｆｒｅｑ×Ｎ）未満となる最大値ＤｅｌａｙＭａｘを超えない最大値とする、
請求項６に記載の増幅器。

【請求項8】

前記最大値ＤｅｌａｙＭａｘは、それぞれの前記ローパスフィルタの抵抗値と、それぞれの前記ローパスフィルタの容量値との積によって決まる、
請求項７に記載の増幅器。

【請求項9】

請求項１に記載の増幅器を有する半導体集積回路。

【請求項10】

請求項１に記載の増幅器を有する送信装置。

【請求項11】

請求項１に記載の増幅器を有する電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを用いた増幅器に関する。

【背景技術】

【0002】

例えば、アンテナから電波を放射するために大振幅の信号を出力する回路として増幅器がある。

【0003】

以前より、増幅器としては、図１に示すように、Ｎチャネル形ＭＯＳスイッチングトランジスタ１２、１３と、インダクタ１４と、帯域フィルタ１５とで構成され、増幅器の入力には、ゲインコントロールバッファ１１で増幅されたパルス波形信号（送信信号）を用いた回路が広く利用されている。また、増幅器の出力は、アンテナ１６から放射される。

【0004】

図２は、Ｎチャネル形ＭＯＳスイッチングトランジスタ１２、１３のレイアウトを示す平面図である。図２において、ゲートフィンガー２１、２２は、それぞれの両端が入力信号を入力する入力端子２５を有する金属配線（図中、METAL1）に接続され、ゲートフィンガー２３、２４は、それぞれの両端が入力信号を入力する入力端子２６を有する金属配線（図中、METAL1）に接続される。

【0005】

ドレイン２７、２８は、それぞれの一端が出力端子２９に接続され、ソース３０〜３３は、それぞれの一端がバルク３４に接続され、グランドに接地される。

【0006】

しかしながら、この構成では、増幅器の出力はパルス波形に近く、高調波成分を含む信号になる。

【0007】

また、図１とは別に、図３に示すように、Ｎチャネル形ＭＯＳスイッチングトランジスタ１２、１３と、Ｐチャネル形ＭＯＳスイッチングトランジスタ４１、４２とで構成されるインバータを用いたパルス型増幅器がある。この構成でも、出力に高調波が発生する。

【0008】

従来、特に奇数次高調波を抑制するため、複数の増幅器の入力パルス波のデューティー比と位相とをそれぞれ独立に設定し、複数の増幅器の出力を合成する回路が提案されている（例えば、特許文献１参照）。

【0009】

図４は、特許文献１に記載された増幅器の構成を示す回路図であり、図５は、図４の増幅器の各部の信号波形を示すタイミングチャートである。図４の増幅器は、Ｎチャネル形ＭＯＳトランジスタ１３とＰチャネル形ＭＯＳトランジスタ４２とで構成されるインバータの出力と、Ｎチャネル形ＭＯＳトランジスタ１２とＰチャネル形ＭＯＳトランジスタ４１とで構成されるインバータの出力とから、出力信号を合成している。スイッチングトランジスタ入力信号Ｓ１〜Ｓ３は、図５に示す電圧波形のように、デューティー比と位相とがデューティー調整及び遅延調整回路４３にてそれぞれ独立に設定され、これにより出力波形を正弦波に近づけて奇数次高調波を抑制する。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】国際公開第２００８／０３２７８２号

【発明の概要】

【発明が解決しようとする課題】

【0011】

しかしながら、図４の増幅器では、高調波、特に奇数次高調波を抑制するために、デューティー調整回路と、遅延調整回路が必要になる。また、複数の出力波形を生成する回路と、スイッチングトランジスタを駆動するためのゲインコントロールバッファ１１がスイッチングトランジスタ毎に必要になる。このため、回路規模の増大、コスト増大、及び、これらの回路における消費電力の増大という課題を有していた。

【0012】

本発明の目的は、回路規模の増大及び消費電力の増大を抑制し、容易に奇数次高調波を抑制する増幅器を提供することである。

【課題を解決するための手段】

【0013】

本発明の一態様に係る増幅器は、複数のゲートフィンガーを有するＭＯＳトランジスタ、または単一のゲートフィンガーを有する複数のＭＯＳトランジスタを具備する増幅器であって、前記増幅器は、前記ゲートフィンガーの各々に付加された容量性誘電体と、交流信号を入力するゲートの入力端子及び前記ゲートの入力端子の間に接続された可変抵抗と、を有し、前記可変抵抗、前記ゲートフィンガーの各々のゲート抵抗、及び、前記容量性誘電体により、所望の周波数特性を有する複数のローパスフィルタを形成し、前記ゲートの入力端子からＯＤ（Oxide Diffusion）領域境界までの各々のゲートフィンガーの幅または長さが異なる構成を採る。

【発明の効果】

【0014】

本発明によれば、回路規模の増大及び消費電力の増大を抑制し、容易に奇数次高調波を抑制することができる。

【図面の簡単な説明】

【0015】

【図1】一般的な増幅器の構成を示す回路図

【図2】Ｎチャネル形ＭＯＳスイッチングトランジスタのレイアウトを示す平面図

【図3】インバータを用いたパルス型増幅器の構成を示す回路図

【図4】特許文献１に記載された増幅器の構成を示す回路図

【図5】図４の増幅器の各部の信号波形を示すタイミングチャート

【図6】本発明の実施の形態１に係る増幅器のスイッチングトランジスタのレイアウトを示す平面図

【図7】本発明の実施の形態２に係るカレントミラー型カスコード回路からなる増幅器を備える無線送信装置の回路図

【図8】図７の回路におけるゲインコントロールバッファの出力信号の波形と、スイッチングトランジスタのドレインの出力端子における信号の電流波形を示す図

【図9】本発明の実施の形態３に係るスイッチングトランジスタを使用したインバータ形増幅器を備える無線送信装置の回路図

【発明を実施するための形態】

【0016】

以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一の構成要素には、同一の符号を付し、重複する説明は省略する。

【0017】

（実施の形態１）
図６は、本発明の実施の形態１に係る増幅器のスイッチングトランジスタのレイアウトを示す平面図である。

【0018】

図６に示すように、実施の形態１における増幅器は、複数のＮＭＯＳ（N-channel Metal-Oxide-Semiconductor Field-Effect Transistor）トランジスタ１００、１０１を備えている。ＮＭＯＳトランジスタ１００は、ＮＭＯＳトランジスタ１００の複数のゲートフィンガー１０２、１０３と、ソース１０８、１０９と、ドレイン１０６とを備えている。また、ＮＭＯＳトランジスタ１０１は、複数のゲートフィンガー１０４、１０５と、ソース１１０、１１１と、ドレイン１０７とを備えている。

【0019】

なお、ソースとドレインは、ソースがドレイン、ドレインがソースとなる接続であってもよい。また、ＮＭＯＳトランジスタは、ＰＭＯＳ（P-channel Metal-Oxide-Semiconductor Field-Effect Transistor）トランジスタであってもよく、複数のＮＭＯＳトランジスタとは、二つ以上のＮＭＯＳトランジスタを示す。

【0020】

図６において、ゲートフィンガー１０２、１０３は、ＮＭＯＳトランジスタ１００のＯＤ（Oxide Diffusion）領域からゲートの入力端子１１９側に大きく突出しており、ゲートフィンガー１０４、１０５もＮＭＯＳトランジスタ１０１のＯＤ領域からゲートの入力端子１１９側に大きく突出している。

【0021】

ゲートフィンガー１０２〜１０５は、ゲートの入力端子１１９と接続する電極用ビアがＯＤ領域外部の片側のみに接続されている。これにより、ゲートフィンガーへの送信信号による印加電圧が電極用ビア側から順にかかるため、ＯＤ領域（素子が形成される活性領域であり、素子領域をさす）内において生成される空乏層の形成時間が変わり、遅延時間を設けることができる。

【0022】

また、ゲートフィンガー１０３と１０４とは、アルミ配線（図中、METAL1で示す網掛け）で接続されている。

【0023】

ゲートフィンガー１０２〜１０５には、それぞれ容量性誘電体１１２〜１１５が接続されており、ビア抵抗及びゲート抵抗と、容量性誘電体によってローパスフィルタが形成される。

【0024】

なお、図６では、説明の便宜上、ゲートフィンガーの各位置をポジションＰ１〜Ｐ１１として定義する。ポジションＰ１、Ｐ４、Ｐ７は、ゲートフィンガー１０２〜１０５がゲートの入力端子１１９と接続する側の一端を示す。また、ポジションＰ２、Ｐ５、Ｐ８、Ｐ１０は、ＯＤ領域内におけるゲートフィンガー１０２〜１０５のゲートの入力端子１１９側を示す。さらに、ポジションＰ３、Ｐ６、Ｐ９、Ｐ１１は、ＯＤ領域内におけるゲートフィンガー１０２〜１０５のゲートの入力端子１１９と反対側を示す。

【0025】

図６の増幅器のスイッチングトランジスタは、ＮＭＯＳトランジスタ１００、１０１で構成され、入力端子１１６より交流信号（送信信号）が入力される。図６のスイッチングトランジスタでは、可変抵抗１２０と、ゲートの入力端子１１９及びポジションＰ２間のビア抵抗及びゲート抵抗と、容量性誘電体１１２とによって形成された第１のローパスフィルタが形成される。

【0026】

入力された交流信号は、第１のローパスフィルタによって遅延されることにより、図６のポジションＰ２におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングが決定される。また、ポジションＰ３におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、ポジションＰ２に対して、交流信号がＰ２〜Ｐ３のゲート抵抗を介して伝達されるため、ポジションＰ２よりも遅いタイミングでＯＮ／ＯＦＦされる。

【0027】

また、ポジションＰ５におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、第１のローパスフィルタを介し、Ｐ１〜Ｐ５のゲート抵抗と容量性誘電体１１３によって形成された第２のローパスフィルタが交流信号を遅延させることによって決定される。また、ポジションＰ６におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、ポジションＰ５に対して、交流信号がＰ５〜Ｐ６のゲート抵抗を介して伝達されるため、ポジションＰ５よりも遅いタイミングでＯＮ／ＯＦＦされる。

【0028】

また、ポジションＰ８におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、第１のローパスフィルタ及び第２のローパスフィルタを介し、Ｐ４〜Ｐ８のビア抵抗、配線抵抗及びゲート抵抗と容量性誘電体１１４とによって形成された第３のローパスフィルタが交流信号を遅延させることによって決定される。また、ポジションＰ９におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、ポジションＰ８に対して、交流信号がＰ８〜Ｐ９のゲート抵抗を介して伝達されるため、ポジションＰ８よりも遅いタイミングでＯＮ／ＯＦＦされる。

【0029】

さらに、ポジションＰ１０におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、第１のローパスフィルタ、第２のローパスフィルタ、及び、第３のローパスフィルタを介し、Ｐ７〜Ｐ１０のゲート抵抗と容量性誘電体１１５とによって形成された第４のローパスフィルタが交流信号を遅延させることによって決定される。また、ポジションＰ１１におけるドレインソース間の電流ＯＮ／ＯＦＦのタイミングは、ポジションＰ１０に対して、交流信号がＰ１０〜Ｐ１１のゲート抵抗を介して伝達されるため、ポジションＰ１０よりも遅いタイミングでＯＮ／ＯＦＦされる。

【0030】

これら一連の動作により、ポジションごとのドレインソース間の電流は、早い方からポジションＰ２、Ｐ３、Ｐ５、Ｐ６、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１の順にそれぞれ一定間隔の遅延時間を有し、電流がＯＮ／ＯＦＦされる。

【0031】

ここで、それぞれの遅延時間は、入力される交流信号の周波数をＳＩＧｆｒｅｑ、前記ローパスフィルタ個数をＮとした場合に、次式（１）を満たす遅延量の最大値ＤｅｌａｙＭａｘを超えない最大値をとるように設計される。
ＤｅｌａｙＭａｘ ＜ １／（２×ＳＩＧｆｒｅｑ×Ｎ） …（１）

【0032】

なお、それぞれのローパスフィルタの抵抗値をＲｅｓ、それぞれの前記ローパスフィルタの容量値をＣａｐとすると、遅延量の最大値ＤｅｌａｙＭａｘは、抵抗値Ｒｅｓと容量値Ｃａｐの積によって一義的に求められる。

【0033】

この抵抗値Ｒｅｓは、配線やビアにおける寄生抵抗を含む抵抗値であり、抵抗値の設計は、ゲート抵抗の幅及び長さ、または配線の幅及び長さ、配線層及びビアの個数などを調整して行われる。また、容量値Ｃａｐの設計は、ＭＩＭ（Metal-Insulator-Metal）容量、ＭＯＳ容量、ＭＯＭ（Metal-Oxide-Metal）容量、配線間の寄生容量など、容量形成部分の面積及び距離を調整して行われる。

【0034】

このように、実施の形態１のＭＯＳトランジスタは、複数のゲートフィンガーを有し、複数のゲートフィンガーのそれぞれに容量性誘電体を付加し、それぞれのゲート抵抗と、それぞれの容量性誘電体とにより、所望の周波数特性を有する複数のローパスフィルタを形成する。

【0035】

これにより、ＭＯＳトランジスタは、一系統の入力交流信号にて、ドレインソース間にＯＮ／ＯＦＦされる電流波形を矩形波から、より正弦波に近い波形を生成することができるため、容易に奇数次高調波を抑制することができる。

【0036】

また、デューティー制御回路、遅延調整回路および個別駆動するための複数のゲインコントロールバッファを用いる必要がないので、回路規模の増大及び消費電力の増大を抑制することができる。

【0037】

なお、図６の容量性誘電体１１２〜１１５は、上述したローパスフィルタの遅延特性を満足できれば、どのような構造及び接続箇所でもよい。また、容量性誘電体１１２〜１１５は、容量値を可変できるような構造でもよく、例えば、容量性誘電体とスイッチを直列に接続した構造を複数並列接続し、前記スイッチを短絡した分だけ容量値として付加される構成であってもよい。

【0038】

同様に、可変抵抗１２０も上述したローパスフィルタの遅延特性を満足できれば、どのような構造及び接続箇所でもよく、例えばトランジスタのドレインとソースの各々を抵抗の両端子とし、このトランジスタのゲート電圧を制御するオン抵抗を利用する構成であってもよい。

【0039】

また、本実施の形態では、２つのゲートフィンガーを有するＭＯＳトランジスタを２つ接続した場合を例に説明したが、本発明はこれに限らず、複数のゲートフィンガーを有する１つのＭＯＳトランジスタを用いてもよいし、１つのゲートフィンガーを有する複数のＭＯＳトランジスタを接続して用いてもよい。すなわち、増幅器内のＭＯＳトランジスタが全体として複数のゲートフィンガーを備えていればよい。

【0040】

また、本実施の形態の増幅器は、電力増幅器やドライバー回路などを含む。

【0041】

また、本実施の形態では、配線層を２層で示しているが（図６参照）、本発明はこれに限定するものではない。

【0042】

（実施の形態２）
図７は、本発明の実施の形態２におけるカレントミラー型カスコード回路からなる増幅器を備える無線送信装置の回路図を示す。

【0043】

図７のＮＭＯＳトランジスタ２００〜２０３は、カレントミラー回路を構成し、定電流回路２０５より電流供給される。ＮＭＯＳトランジスタ１００、１０１、２１１は、実施の形態１に示したスイッチングトランジスタであり、ここでは、一つのトランジスタにつき一つのゲートフィンガーを有する場合を示している。

【0044】

各々のゲートには、ローパスフィルタを形成するための容量性誘電体１１２、１１４、２１２の一方の電極がそれぞれ接続され、他方の電極はバルク１１７を介してグランドに接地する。なお、接地点は電源でもよい。

【0045】

また、図７では、各々のドレインは同一の出力端子１１８に束ねられているが、個別にＮＭＯＳトランジスタ１００のドレインがＮＭＯＳトランジスタ２０１のソースに接続され、ＮＭＯＳトランジスタ１０１のドレインがＮＭＯＳトランジスタ２０２のソースに接続され、ＮＭＯＳトランジスタ２１１のドレインがＮＭＯＳトランジスタ２０３のソースに接続される回路でもよい。

【0046】

ＮＭＯＳトランジスタ２０４は、カレントミラー回路の各々の電流密度を合わせるためのＯＮ抵抗として扱われる。インダクタ２０６は、本増幅器の負荷用チョークインダクタであり、ＮＭＯＳトランジスタ２０１〜２０３のドレイン２１０からのスイッチング電流を電流電圧変換する。ドレイン２１０の出力波形は、フィルタ２０７を介し、アンテナ２０８に出力される。

【0047】

ゲインコントロールバッファ２０９は、入力された送信信号を増幅し、増幅した信号一系統で、ＮＭＯＳトランジスタ１００、１０１、２１１を駆動する。なお、ゲインコントロールバッファ２０９の出力からＮＭＯＳトランジスタ１００、１０１、２１１のゲートまでの信号ノードは、図６における入力端子１１６から可変抵抗１２０を介し、各ゲートまでの平面構造に相当し、ＮＭＯＳトランジスタ１００、１０１、２１１のゲートに入力される送信信号は、同一周期内にてタイミングが異なった波形となる。また、ゲインコントロールバッファ２０９は、固定ゲインバッファを含むものとする。

【0048】

図８は、図７の回路におけるゲインコントロールバッファ２０９の出力信号Ｓ１１の波形と、スイッチングトランジスタのドレインの出力端子１１８における信号Ｓ１２の電流波形を示す。図８から分かるように、ゲインコントロールバッファ２０９から出力された矩形波、すなわち、増幅器の入力信号は、ドレインの出力端子１１８にて正弦波に近い波形に変換されるため、奇数次高調波を抑制することができる。

【0049】

なお、本実施の形態では、送信信号の波形を無変調波形で示しているが、実使用においては、周波数変調などの変調波形が用いられる。

【0050】

（実施の形態３）
図９は、本発明の実施の形態３に係るスイッチングトランジスタを使用したインバータ形増幅器を備える無線送信装置の回路図を示す。

【0051】

図９のＮＭＯＳトランジスタ１００、１０１および、ＰＭＯＳトランジスタ３００、３０１は実施の形態１に示したスイッチングトランジスタであり、ここでは、一つのトランジスタにつき一つのゲートフィンガーを有する場合を示している。

【0052】

ＮＭＯＳトランジスタ１００、１０１の各ゲートには、ローパスフィルタを形成するための容量性誘電体１１２、１１４の一方の電極が接続され、他方の電極はバルク１１７を介してグランドに接地する。なお、接地点は電源でもよい。

【0053】

また、ＰＭＯＳトランジスタ３００、３０１のゲートには、ローパスフィルタを形成するための容量性誘電体３１２、３１４の一方の電極が接続され、他方の電極は電源に接続される。なお、接地点はグランドでもよい。

【0054】

また、ＮＭＯＳトランジスタ１００、１０１のソースは１１７のグランドに接地され、ＰＭＯＳトランジスタ３００、３０１のソースは電源に接続される。ＮＭＯＳトランジスタ１００、１０１のドレインと、ＰＭＯＳトランジスタ３００、３０１のドレインは、出力端子１１８に接続される。

【0055】

ゲインコントロールバッファ２０９は、入力された送信信号を増幅し、増幅した信号一系統で、ＮＭＯＳトランジスタ１００、１０１、ＰＭＯＳトランジスタ３００、３０１を駆動する。なお、ゲインコントロールバッファ２０９の出力からＮＭＯＳトランジスタ１００、１０１、ＰＭＯＳトランジスタ３００、３０１までの信号ノードは、図６における入力端子１１６から可変抵抗１２０を介し、各ゲートまでの平面構造に相当し、ＮＭＯＳトランジスタ１００、１０１、ＰＭＯＳトランジスタ３００、３０１のゲートに入力される送信信号は、同一周期内にてタイミングが異なった波形となる。

【0056】

このように、ゲインコントロールバッファ２０９から出力された矩形波、すなわち、増幅器の入力信号は、出力端子１１８にて正弦波に近い波形に変換されるため、奇数次高調波を抑制することができる。

【0057】

２０１３年２月２６日出願の特願２０１３−０３５６１８の日本出願に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。

【産業上の利用可能性】

【0058】

本発明にかかる増幅器は、入力交流信号が矩形波であり、増幅器またはドライバーなどの出力に奇数次高調波を含む可能性がある電子機器に利用可能である。電子機器の一例としては、無線送信装置、レーザー駆動ドライバーを用いたレーザープリンタ、光通信用送受信機、およびＣＤ、ＤＶＤ、ブルーレイなどのプレーヤー・レコーダー、さらにはＨＤＤ、ＦＤＤなどがある。

【符号の説明】

【0059】

１００、１０１、２０１〜２０４、２１１ ＮＭＯＳトランジスタ
１０２〜１０５ ゲートフィンガー
１０６、１０７、２１０ ドレイン
１０８〜１１１ ソース
１１２〜１１５、２１２、３１２、３１４ 容量性誘電体
１１６ 入力端子
１１７ バルク
１１８ 出力端子
１１９ ゲートの入力端子
１２０ 可変抵抗
２０５ 定電流回路
２０６ インダクタ
２０７ フィルタ
２０８ アンテナ
２０９ ゲインコントロールバッファ
３００、３０１ ＰＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】