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特許6240781アレイ基板行駆動回路

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6240781

(24)【登録日】2017年11月10日

(45)【発行日】2017年11月29日

(54)【発明の名称】アレイ基板行駆動回路

(51)【国際特許分類】

G09G 3/20 20060101AFI20171120BHJP

G09G 3/36 20060101ALI20171120BHJP

G11C 19/28 20060101ALI20171120BHJP

【ＦＩ】

G09G3/20 622E

G09G3/20 670J

G09G3/20 670M

G09G3/20 611A

G09G3/20 611G

G09G3/36

G09G3/20 621F

G11C19/28 230

【請求項の数】9

【全頁数】28

(21)【出願番号】特願2016-539267(P2016-539267)

(86)(22)【出願日】2014年1月21日

(65)【公表番号】特表2017-509908(P2017-509908A)

(43)【公表日】2017年4月6日

(86)【国際出願番号】CN2014070947

(87)【国際公開番号】WO2015089932

(87)【国際公開日】20150625

【審査請求日】2016年6月23日

(31)【優先権主張番号】201310712607.8

(32)【優先日】2013年12月20日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】515203228

【氏名又は名称】深▲せん▼市華星光電技術有限公司

(74)【代理人】

【識別番号】100143720

【弁理士】

【氏名又は名称】米田耕一郎

(74)【代理人】

【識別番号】100080252

【弁理士】

【氏名又は名称】鈴木征四郎

(72)【発明者】

【氏名】戴超

(72)【発明者】

【氏名】肖軍城

【審査官】西島篤宏

(56)【参考文献】

【文献】中国特許出願公開第１０３３１０７５５（ＣＮ，Ａ）

【文献】中国特許出願公開第１０３０２１３６０（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１３／０１１３７７２（ＵＳ，Ａ１）

【文献】米国特許第０８０１９０３９（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ３／００ − ３／３８

Ｇ１１Ｃ１９／２８

(57)【特許請求の範囲】

【請求項1】

縦続接続された複数ステージのアレイ基板行駆動ユニットからなる、アレイ基板行駆動回路であって、
このうち、
アレイ基板行駆動回路の第二ステージから、最後から二番目のステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有し、
更に、前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、アレイ基板のアクティブ領域を駆動するために用いられ、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端・第ｎ−１ステージ信号第二入力端、及び第ｎ＋１ステージ信号入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端・第二出力端、及び第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第二出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第二入力端と電気的に接続され、
アレイ基板行駆動回路の第一ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有し、
更に、前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、アレイ基板のアクティブ領域を駆動するために用いられ、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端と第ｎ−１ステージ信号第二入力端は、いずれもパルス活性化信号を入力するために用いられ、
前記第ｎ＋１ステージ信号入力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第一出力端、及び第二出力端は、それぞれ第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージ信号第二入力端と電気的に接続され、
アレイ基板行駆動回路の最終ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有し、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第二入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端、及び第二出力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端は、パルス活性化信号を入力するために用いられ、
前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と電気的に接続され、且つ第二出力端は宙に浮いた状態で設けられ、
アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第一入力端と、第一ローレベル電圧入力端と、第二ローレベル電圧入力端とを有し、
前記第一ローレベル電圧入力端は、第一ローレベル電圧を入力するために用いられ、
前記第二ローレベル電圧入力端は、第二ローレベル電圧を入力するために用いられ、且つ前記第二ローレベル電圧は第一ローレベル電圧よりも小さく、
アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、更に、プルアップ制御ユニットと、プルアップユニットと、第一プルダウン保持ユニットと、第二プルダウン保持ユニットと、プルダウンユニットとを含み、
前記プルアップ制御ユニットは、第ｎ−１ステージ信号第一入力端及び第ｎ−１ステージ信号第二入力端と電気的に接続され、
前記プルアップユニットは、プルアップ制御ユニット・クロック信号第一入力端・第一出力端・第二出力端と、それぞれ電気的に接続され、
前記第一プルダウン保持ユニットは、第一ローレベル電圧入力端・第二ローレベル電圧入力端・プルアップ制御ユニット・プルアップユニットと、それぞれ電気的に接続され、
前記第二プルダウン保持ユニットは、第一ローレベル電圧入力端・第二ローレベル電圧入力端・第一プルダウン保持ユニット・プルアップ制御ユニット・プルアップユニットと、それぞれ電気的に接続され、
前記プルダウンユニットは、第ｎ＋１ステージ信号入力端・第一ローレベル電圧入力端・プルアップ制御ユニット・プルアップユニット・第一プルダウン保持ユニット・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続され、
更に、
前記プルアップ制御ユニットは、第一薄膜トランジスタであるとともに、
前記第一薄膜トランジスタは、第一ゲートと、第一ソースと、第一ドレインとを有し、
前記第一ゲートは、第ｎ−１ステージ信号第二入力端と電気的に接続され、
前記第一ソースは、第ｎ−１ステージ信号第一入力端と電気的に接続され、
前記第一ドレインは、第一及び第二プルダウン保持ユニット・プルダウンユニット・プルアップユニットと、それぞれ電気的に接続され、
更に、
前記プルアップユニットは、コンデンサと、第二薄膜トランジスタと、第三薄膜トランジスタとからなり、
前記第二薄膜トランジスタは、第二ゲートと、第二ソースと、第二ドレインとを有し、
前記第三薄膜トランジスタは、第三ゲートと、第三ソースと、第三ドレインとを有し、
前記第二ゲートは、コンデンサの一端・第一ドレイン・第三ゲート・第一及び第二プルダウン保持ユニット・プルダウンユニットと、それぞれ電気的に接続され、
前記第二ソースは、第三ソース・クロック信号第一入力端と、それぞれ電気的に接続され、
前記第二ドレインは、第二出力端と電気的に接続され、
前記第三ドレインは、第一出力端・第一及び第二プルダウン保持ユニット・プルダウンユニット・コンデンサの他端と、それぞれ電気的に接続され、
更に、
前記プルダウンユニットは、第四・五薄膜トランジスタからなり、
前記第四薄膜トランジスタは、第四ゲートと、第四ソースと、第四ドレインとを有し、
前記第五薄膜トランジスタは、第五ゲートと、第五ソースと、第五ドレインとを有し、
前記第四ゲートは、第五ゲート・第ｎ＋１ステージ信号入力端と、それぞれ電気的に接続され、
前記第四ソースは、第一ローレベル電圧入力端・第五ソースと、それぞれ電気的に接続され、
前記第四ドレインは、第一ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続され、
前記第五ドレインは、第一出力端・第三ソース・コンデンサの他端・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続され、
更に、
前記第一プルダウン保持ユニットは、第六〜第九薄膜トランジスタからなり、
前記第六薄膜トランジスタは、第六ゲートと、第六ソースと、第六ドレインとを有し、
前記第七薄膜トランジスタは、第七ゲートと、第七ソースと、第七ドレインとを有し、
前記第八薄膜トランジスタは、第八ゲートと、第八ソースと、第八ドレインとを有し、
前記第九薄膜トランジスタは、第九ゲートと、第九ソースと、第九ドレインとを有し、
前記第六ドレインは、第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続され、
前記第七ゲートは、第一ドレイン・第九ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第四ドレイン・第二プルダウン保持ユニットと、それぞれ電気的に接続され、
前記第七ソースは、第二ローレベル電圧入力端と電気的に接続され、
前記第八ドレインは、コンデンサの他端・第五ドレイン・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続され、
前記第八ソースは、第一ローレベル電圧入力端と電気的に接続され、
前記第九ソースは、第一ローレベル電圧入力端と電気的に接続され、
前記第二プルダウン保持ユニットは、第十〜第十三薄膜トランジスタからなり、
前記第十薄膜トランジスタは、第十ゲートと、第十ソースと、第十ドレインとを有し、
前記第十一薄膜トランジスタは、第十一ゲートと、第十一ソースと、第十一ドレインとを有し、
前記第十二薄膜トランジスタは、第十二ゲートと、第十二ソースと、第十二ドレインとを有し、
前記第十三薄膜トランジスタは、第十三ゲートと、第十三ソースと、第十三ドレインとを有し、
前記第十ドレインは、第十一ドレイン・第十二ゲート・第十三ゲートと、それぞれ電気的に接続され、
前記第十一ゲートは、第一ドレイン・第十三ドレイン・第七ゲート・第九ドレイン・コンデンサの一端と、それぞれ電気的に接続され、
前記第十一ソースは、第二ローレベル電圧入力端と電気的に接続され、
前記第十二ドレインは、コンデンサの他端・第八ドレイン・第一出力端と、それぞれ電気的に接続され、
前記第十二ソースは、第一ローレベル電圧入力端と電気的に接続され、
前記第十三ソースは、第一ローレベル電圧入力端と電気的に接続され、
更に、
前記第一プルダウン保持ユニットは、第十四薄膜トランジスタを含み、
前記第十四薄膜トランジスタは、第十四ゲートと、第十四ソースと、第十四ドレインとを有し、
前記第十四ドレインは、第六ドレイン・第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続され、
前記第十四ソースは、第六ゲート・第六ソースと、それぞれ電気的に接続され、
更に、前記第二プルダウン保持ユニットは、第十五薄膜トランジスタを含み、
前記第十五薄膜トランジスタは、第十五ゲートと、第十五ソースと、第十五ドレインとを有し、
前記第十五ドレインは、第十ドレイン・第十一ドレイン・第十二ゲート・第十三ゲートと、それぞれ電気的に接続され、
前記第十五ソースは、第十ゲート・第十ソースと、それぞれ電気的に接続される
ことを特徴とするアレイ基板行駆動回路。

【請求項2】

請求項１に記載のアレイ基板行駆動回路において、
更に、前記クロック信号第一入力端の入力信号は、第一クロック信号、或は第二クロック信号であり、
前記第一クロック信号と第二クロック信号は、位相が逆であり、
前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号が第一クロック信号である時、前記アレイ基板行駆動回路の第ｎ＋１ステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号は、第二クロック信号である
ことを特徴とするアレイ基板行駆動回路。

【請求項3】

請求項１に記載のアレイ基板行駆動回路において、
更に、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、クロック信号第二入力端と、クロック信号第三入力端とを有し、
前記第六ゲートと第六ソースは、いずれもクロック信号第二入力端と接続され、
前記第十ゲートと第十ソースは、いずれもクロック信号第三入力端と接続され、
前記クロック信号第二入力端の入力信号は、第一クロック信号であり、
前記クロック信号第三入力端の入力信号は、第二クロック信号である
ことを特徴とするアレイ基板行駆動回路。

【請求項4】

請求項１に記載のアレイ基板行駆動回路において、
更に、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、クロック信号第二入力端と、クロック信号第三入力端とを有し、
前記第六ゲート・第六ソース・第十四ソースは、いずれもクロック信号第二入力端と接続され、
前記第十四ゲートは、クロック信号第三入力端と接続され、
前記第十ゲート・第十ソース・第十五ソースは、いずれもクロック信号第三入力端と接続され、
前記第十五ゲートは、クロック信号第二入力端と接続され、
前記クロック信号第二入力端の入力信号は、第一クロック信号であり、
前記クロック信号第三入力端の入力信号は、第二クロック信号である
ことを特徴とするアレイ基板行駆動回路。

【請求項5】

請求項１に記載のアレイ基板行駆動回路において、
更に、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、低周波信号第一入力端と、低周波信号第二入力端とを有し、
前記第六ゲート・第六ソース・第十四ソースは、いずれも低周波信号第一入力端と接続され、
前記第十四ゲートは、低周波信号第二入力端と接続され、
前記第十ゲート・第十ソース・第十五ソースは、いずれも低周波信号第二入力端と接続され、
前記第十五ゲートは、低周波信号第一入力端と接続され、
前記低周波信号第一入力端の入力信号は、低周波信号、或は超低周波信号であり、
前記低周波信号第二入力端の入力信号は、低周波信号、或は超低周波信号である
ことを特徴とするアレイ基板行駆動回路。

【請求項6】

縦続接続された複数ステージのアレイ基板行駆動ユニットからなる、アレイ基板行駆動回路であって、
このうち、
アレイ基板行駆動回路の第二ステージから、最後から二番目のステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有し、
更に、前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、アレイ基板のアクティブ領域を駆動するために用いられ、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端・第ｎ−１ステージ信号第二入力端、及び第ｎ＋１ステージ信号入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端・第二出力端、及び第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第二出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第二入力端と電気的に接続され、
アレイ基板行駆動回路の第一ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有し、
更に、前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、アレイ基板のアクティブ領域を駆動するために用いられ、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端と第ｎ−１ステージ信号第二入力端は、いずれもパルス活性化信号を入力するために用いられ、
前記第ｎ＋１ステージ信号入力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第一出力端、及び第二出力端は、それぞれ第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージ信号第二入力端と電気的に接続され、
アレイ基板行駆動回路の最終ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有し、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第二入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端、及び第二出力端と電気的に接続され、
前記第ｎステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端は、パルス活性化信号を入力するために用いられ、
前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と電気的に接続され、且つ第二出力端は宙に浮いた状態で設けられ、
アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第一入力端と、第一ローレベル電圧入力端と、第二ローレベル電圧入力端とを有し、
前記第一ローレベル電圧入力端は、第一ローレベル電圧を入力するために用いられ、
前記第二ローレベル電圧入力端は、第二ローレベル電圧を入力するために用いられ、且つ前記第二ローレベル電圧は第一ローレベル電圧よりも小さく、
アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、
前記第ｎステージアレイ基板行駆動ユニットは、更に、プルアップ制御ユニットと、プルアップユニットと、第一プルダウン保持ユニットと、第二プルダウン保持ユニットと、プルダウンユニットとを含み、
前記プルアップ制御ユニットは、第ｎ−１ステージ信号第一入力端及び第ｎ−１ステージ信号第二入力端と電気的に接続され、
前記プルアップユニットは、プルアップ制御ユニット・クロック信号第一入力端・第一出力端・第二出力端と、それぞれ電気的に接続され、
前記第一プルダウン保持ユニットは、第一ローレベル電圧入力端・第二ローレベル電圧入力端・プルアップ制御ユニット・プルアップユニットと、それぞれ電気的に接続され、
前記第二プルダウン保持ユニットは、第一ローレベル電圧入力端・第二ローレベル電圧入力端・第一プルダウン保持ユニット・プルアップ制御ユニット・プルアップユニットと、それぞれ電気的に接続され、
前記プルダウンユニットは、第ｎ＋１ステージ信号入力端・第一ローレベル電圧入力端・プルアップ制御ユニット・プルアップユニット・第一プルダウン保持ユニット・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続され、
更に、前記クロック信号第一入力端の入力信号は、第一クロック信号、或は第二クロック信号であり、
前記第一クロック信号と第二クロック信号は、位相が逆であり、
前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号が第一クロック信号である時、前記アレイ基板行駆動回路の第ｎ＋１ステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号は、第二クロック信号であり、
更に、前記プルアップ制御ユニットは、第一薄膜トランジスタであるとともに、
前記第一薄膜トランジスタは、第一ゲートと、第一ソースと、第一ドレインとを有し、
前記第一ゲートは、第ｎ−１ステージ信号第二入力端と電気的に接続され、
前記第一ソースは、第ｎ−１ステージ信号第一入力端と電気的に接続され、
前記第一ドレインは、第一及び第二プルダウン保持ユニット・プルダウンユニット・プルアップユニットと、それぞれ電気的に接続され、
更に、前記プルアップユニットは、コンデンサと、第二薄膜トランジスタと、第三薄膜トランジスタとからなり、
前記第二薄膜トランジスタは、第二ゲートと、第二ソースと、第二ドレインとを有し、
前記第三薄膜トランジスタは、第三ゲートと、第三ソースと、第三ドレインとを有し、
前記第二ゲートは、コンデンサの一端・第一ドレイン・第三ゲート・第一及び第二プルダウン保持ユニット・プルダウンユニットと、それぞれ電気的に接続され、
前記第二ソースは、第三ソース・クロック信号第一入力端と、それぞれ電気的に接続され、
前記第二ドレインは、第二出力端と電気的に接続され、
前記第三ドレインは、第一出力端・第一及び第二プルダウン保持ユニット・プルダウンユニット・コンデンサの他端と、それぞれ電気的に接続され、
更に、前記プルダウンユニットは、第四・五薄膜トランジスタからなり、
前記第四薄膜トランジスタは、第四ゲートと、第四ソースと、第四ドレインとを有し、
前記第五薄膜トランジスタは、第五ゲートと、第五ソースと、第五ドレインとを有し、
前記第四ゲートは、第五ゲート・第ｎ＋１ステージ信号入力端と、それぞれ電気的に接続され、
前記第四ソースは、第一ローレベル電圧入力端・第五ソースと、それぞれ電気的に接続され、
前記第四ドレインは、第一ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続され、
前記第五ドレインは、第一出力端・第三ソース・コンデンサの他端・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続され、
更に、前記第一プルダウン保持ユニットは、第六〜第九薄膜トランジスタからなり、
前記第六薄膜トランジスタは、第六ゲートと、第六ソースと、第六ドレインとを有し、
前記第七薄膜トランジスタは、第七ゲートと、第七ソースと、第七ドレインとを有し、
前記第八薄膜トランジスタは、第八ゲートと、第八ソースと、第八ドレインとを有し、
前記第九薄膜トランジスタは、第九ゲートと、第九ソースと、第九ドレインとを有し、
前記第六ドレインは、第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続され、
前記第七ゲートは、第一ドレイン・第九ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第四ドレイン・第二プルダウン保持ユニットと、それぞれ電気的に接続され、
前記第七ソースは、第二ローレベル電圧入力端と電気的に接続され、
前記第八ドレインは、コンデンサの他端・第五ドレイン・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続され、
前記第八ソースは、第一ローレベル電圧入力端と電気的に接続され、
前記第九ソースは、第一ローレベル電圧入力端と電気的に接続され、
前記第二プルダウン保持ユニットは、第十〜第十三薄膜トランジスタからなり、
前記第十薄膜トランジスタは、第十ゲートと、第十ソースと、第十ドレインとを有し、
前記第十一薄膜トランジスタは、第十一ゲートと、第十一ソースと、第十一ドレインとを有し、
前記第十二薄膜トランジスタは、第十二ゲートと、第十二ソースと、第十二ドレインとを有し、
前記第十三薄膜トランジスタは、第十三ゲートと、第十三ソースと、第十三ドレインとを有し、
前記第十ドレインは、第十一ドレイン・第十二ゲート・第十三ゲートと、それぞれ電気的に接続され、
前記第十一ゲートは、第一ドレイン・第十三ドレイン・第七ゲート・第九ドレイン・コンデンサの一端と、それぞれ電気的に接続され、
前記第十一ソースは、第二ローレベル電圧入力端と電気的に接続され、
前記第十二ドレインは、コンデンサの他端・第八ドレイン・第一出力端と、それぞれ電気的に接続され、
前記第十二ソースは、第一ローレベル電圧入力端と電気的に接続され、
前記第十三ソースは、第一ローレベル電圧入力端と電気的に接続され、
更に、
前記第一プルダウン保持ユニットは、第十四薄膜トランジスタを含み、
前記第十四薄膜トランジスタは、第十四ゲートと、第十四ソースと、第十四ドレインとを有し、
前記第十四ドレインは、第六ドレイン・第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続され、
前記第十四ソースは、第六ゲート・第六ソースと、それぞれ電気的に接続され、
更に、前記第二プルダウン保持ユニットは、第十五薄膜トランジスタを含み、
前記第十五薄膜トランジスタは、第十五ゲートと、第十五ソースと、第十五ドレインとを有し、
前記第十五ドレインは、第十ドレイン・第十一ドレイン・第十二ゲート・第十三ゲートと、それぞれ電気的に接続され、
前記第十五ソースは、第十ゲート・第十ソースと、それぞれ電気的に接続される
ことを特徴とするアレイ基板行駆動回路。

【請求項7】

請求項６に記載のアレイ基板行駆動回路において、
更に、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、クロック信号第二入力端と、クロック信号第三入力端とを有し、
前記第六ゲートと第六ソースは、いずれもクロック信号第二入力端と接続され、
前記第十ゲートと第十ソースは、いずれもクロック信号第三入力端と接続され、
前記クロック信号第二入力端の入力信号は、第一クロック信号であり、
前記クロック信号第三入力端の入力信号は、第二クロック信号である
ことを特徴とするアレイ基板行駆動回路。

【請求項8】

請求項６に記載のアレイ基板行駆動回路において、
更に、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、クロック信号第二入力端と、クロック信号第三入力端とを有し、
前記第六ゲート・第六ソース・第十四ソースは、いずれもクロック信号第二入力端と接続され、
前記第十四ゲートは、クロック信号第三入力端と接続され、
前記第十ゲート・第十ソース・第十五ソースは、いずれもクロック信号第三入力端と接続され、
前記第十五ゲートは、クロック信号第二入力端と接続され、
前記クロック信号第二入力端の入力信号は、第一クロック信号であり、
前記クロック信号第三入力端の入力信号は、第二クロック信号である
ことを特徴とするアレイ基板行駆動回路。

【請求項9】

請求項６に記載のアレイ基板行駆動回路において、
更に、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、低周波信号第一入力端と、低周波信号第二入力端とを有し、
前記第六ゲート・第六ソース・第十四ソースは、いずれも低周波信号第一入力端と接続され、
前記第十四ゲートは、低周波信号第二入力端と接続され、
前記第十ゲート・第十ソース・第十五ソースは、いずれも低周波信号第二入力端と接続され、
前記第十五ゲートは、低周波信号第一入力端と接続され、
前記低周波信号第一入力端の入力信号は、低周波信号、或は超低周波信号であり、
前記低周波信号第二入力端の入力信号は、低周波信号、或は超低周波信号である
ことを特徴とするアレイ基板行駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示技術に関し、特に、アレイ基板行駆動回路に関する。

【背景技術】

【0002】

液晶表示装置（ＬＣＤ、ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）は、薄型ボディ・省エネ・放射線が無い等の数多くの長所を備えており、幅広く使用されている。また、液晶表示装置産業の発展に伴って、性能に対する要求度も益々高くなっている。例えば、高解像度・高輝度・広視野角・低消費電力等の性能であり、これらの関連技術も続々と開発されている。現在の市場における液晶表示装置は、大部分がバックライト型液晶表示装置であり、液晶表示パネルと、バックライトモジュール（ｂａｃｋｌｉｇｈｔｍｏｄｕｌｅ）とからなる。液晶表示パネルの動作原理は、二枚の平行するガラス基板の中に液晶分子が入れられるとともに、駆動回路を用いて二枚のガラス基板上に駆動電圧を印加して液晶分子が方向変化するように制御することにより、バックライトモジュールの光線が屈折照射されて画面を生成するというものである。

【0003】

近年の液晶表示装置は、高集積度・低コストへ向かって発展する傾向が見られる。このうち、非常に重要な技術の一つが、アレイ基板行駆動（ＧａｔｅＤｒｉｖｅｒＯｎＡｒｒａｙ、ＧＯＡ）の量産化を実現する技術である。アレイ基板行駆動技術は、従来の薄膜トランジスタ液晶ディスプレイの前段アレイ（Ａｒｒａｙ）の製造工程を利用して、ゲート行走査駆動信号回路を液晶表示パネルのアレイ基板上に作成することにより、ゲートに対する順次走査を実現する駆動技術である。アレイ基板行駆動技術を利用して、ゲート行走査駆動信号回路を液晶表示パネルのアレイ基板上に集積させることで、ゲート駆動集積回路の部分を省くことが可能であり、これにより材料コストと製造工程の双方から製品コストを削減することが出来る。また、アレイ基板行駆動技術を利用してアレイ基板上に集積されたゲート行走査駆動信号回路は、アレイ基板行駆動回路と呼ばれる。このうち、アレイ基板行駆動回路は、幾つかのアレイ基板行駆動ユニットからなる。図１を参照する。図１は、従来技術におけるアレイ基板行駆動回路のアレイ基板行駆動ユニットの回路図であり、具体的には、プルアップ回路１００と、プルアップ制御回路２００と、プルダウン回路３００と、第一プルダウン保持回路４００と、第二プルダウン保持回路５００とからなる。このうち、プルアップ回路１００は、主にクロック信号ＣＫｎをゲート信号Ｇ_ｎとして出力する。プルアップ制御回路２００は、プルアップ回路１００のオン時間を制御するとともに、一般に前ステージのアレイ基板行駆動ユニットから伝送されたトランスファ信号ＳＴ_ｎ−１及びそのゲート信号Ｇ_ｎ−１と接続される。第一プルダウン保持回路４００は、第一時間においてゲート線を低電位に引き下げて、ゲート信号をオフにする。第二プルダウン保持回路５００は、ゲート信号Ｇ_ｎとプルアップ回路１００の制御信号Ｑ_ｎをオフ状態（即ち負電位）のまま保持する。通常、アレイ基板行駆動回路には、二本のローレベル電圧信号線が設けられる。前記二本のローレベル電圧信号線は、それぞれ第一ローレベル電圧信号Ｖ_ｓｓ１及び第二ローレベル電圧信号Ｖ_ｓｓ２を提供する。前記第二ローレベル電圧Ｖ_ｓｓ２を利用して、走査回路のオフ（保持）時間にプルアップ回路１００のゲートとソースの間における電圧差Ｖ_ｇｓを引き下げ、プルアップ回路１００と第二プルダウン保持回路５００の漏れ電流の作用を減小させる。コンデンサＣ_{ｂｏｏｓｔ}は、プルアップ回路１００の制御信号Ｑ_ｎの二次上昇を担う。以上により、ゲート信号Ｇ_ｎ出力が有利になる。

【0004】

しかし、従来技術におけるアレイ基板行駆動回路には、以下の二点の不備がある。

【0005】

一点目は、二つの異なる負電位の間に存在する導通パスである。図２を参照する。図２は、図１の等価回路図である。このうち、Ｌ１００は、薄膜トランジスタＴ１１０を通して前ステージのアレイ基板行駆動ユニットと接続された漏れ電流（ＬｅａｋａｇｅＣｕｒｒｅｎｔ）回路であり、Ｌ２００は、薄膜トランジスタＴ４１０を通して現ステージのアレイ基板行駆動ユニットと接続された漏れ電流回路である。従来技術におけるアレイ基板行駆動回路は、漏れ電流回路Ｌ１００とＬ２００の間に比較的大きな電流作用を生じてしまう。電流の大きさとプルダウン点Ｐ_ｎ及びＫ_ｎの電位は直接関連しており、加えて導通電流の大きさとアレイ基板行駆動回路のステージ数は正比例するため、Ｖ_ＳＳ１とＶ_ＳＳ２信号源の負担が増し、深刻な場合には画面表示の異常を招くこともある。

【0006】

二点目は、薄膜トランジスタＴ５１０とＴ６１０のダイオード構造のために、プルダウン点Ｐ_ｎとＫ_ｎの高電位が素早く解放されないことである。最後に生じるＰ_ｎ点とＫ_ｎ点の電圧変化（図３を参照）によって、第一・第二プルダウン保持回路４００・５００における主な四つの薄膜トランジスタＴ３２０・Ｔ４２０・Ｔ３３０・Ｔ４３０のストレス（Ｓｔｒｅｓｓ）作用が増してしまい、最終的にはアレイ基板行駆動回路の操作寿命に影響する。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、アレイ基板行駆動技術を利用して液晶ディスプレイのコストを削減するとともに、アレイ基板行駆動回路中に二つのローレベル電圧信号が導入されることで生じ得るアレイ基板行駆動回路の機能不良、及びアレイ基板行駆動回路の操作寿命の短さという従来の問題を解決して、表示画面の品質を向上させる、アレイ基板行駆動回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

上述の目的を達成するために、本発明が提供するアレイ基板行駆動回路は、縦続接続された複数ステージのアレイ基板行駆動ユニットからなる。

【0009】

【0010】

前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端・第ｎ−１ステージ信号第二入力端、及び第ｎ＋１ステージ信号入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端・第二出力端、及び第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と、それぞれ電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第二出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第二入力端と電気的に接続される。

【0011】

アレイ基板行駆動回路の第一ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有する。このうち、前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、アレイ基板のアクティブ領域を駆動するために用いられる。また前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端と第ｎ−１ステージ信号第二入力端は、いずれもパルス活性化信号を入力するために用いられる。前記第ｎ＋１ステージ信号入力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第一出力端、及び第二出力端は、それぞれ第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージ信号第二入力端と電気的に接続される。

【0012】

【0013】

アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第一入力端と、第一ローレベル電圧入力端と、第二ローレベル電圧入力端とを有する。前記第一ローレベル電圧入力端は、第一ローレベル電圧を入力するために用いられ、前記第二ローレベル電圧入力端は、第二ローレベル電圧を入力するために用いられ、且つ前記第二ローレベル電圧は第一ローレベル電圧よりも小さい。

【0014】

アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、更に、プルアップ制御ユニットと、プルアップユニットと、第一プルダウン保持ユニットと、第二プルダウン保持ユニットと、プルダウンユニットとを含む。

【0015】

プルアップ制御ユニットは、第ｎ−１ステージ信号第一入力端及び第ｎ−１ステージ信号第二入力端と電気的に接続される。

【0016】

プルアップユニットは、プルアップ制御ユニット、及びクロック信号第一入力端・第一出力端・第二出力端と、それぞれ電気的に接続される。

【0017】

第一プルダウン保持ユニットは、第一ローレベル電圧入力端・第二ローレベル電圧入力端・プルアップ制御ユニット・プルアップユニットと、それぞれ電気的に接続される。

【0018】

第二プルダウン保持ユニットは、第一ローレベル電圧入力端・第二ローレベル電圧入力端・第一プルダウン保持ユニット・プルアップ制御ユニット・プルアップユニットと、それぞれ電気的に接続される。

【0019】

プルダウンユニットは、第ｎ＋１ステージ信号入力端・第一ローレベル電圧入力端・プルアップ制御ユニット・プルアップユニット・第一プルダウン保持ユニット・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続される。

【0020】

前記クロック信号第一入力端の入力信号は、第一クロック信号、或は第二クロック信号であり、前記第一クロック信号と第二クロック信号は位相が逆である。前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号が第一クロック信号である時、前記アレイ基板行駆動回路の第ｎ＋１ステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号は、第二クロック信号である。

【0021】

前記プルアップ制御ユニットは、第一薄膜トランジスタであるとともに、前記第一薄膜トランジスタは、第一ゲートと、第一ソースと、第一ドレインとを有する。前記第一ゲートは第ｎ−１ステージ信号第二入力端と電気的に接続され、前記第一ソースは第ｎ−１ステージ信号第一入力端と電気的に接続され、前記第一ドレインは第一及び第二プルダウン保持ユニット・プルダウンユニット・プルアップユニットと、それぞれ電気的に接続される。

【0022】

前記プルアップユニットは、コンデンサと、第二薄膜トランジスタと、第三薄膜トランジスタとからなる。前記第二薄膜トランジスタは、第二ゲートと、第二ソースと、第二ドレインとを有する。前記第三薄膜トランジスタは、第三ゲートと、第三ソースと、第三ドレインとを有する。前記第二ゲートは、コンデンサの一端・第一ドレイン・第三ゲート・第一及び第二プルダウン保持ユニット・プルダウンユニットと、それぞれ電気的に接続される。前記第二ソースは、第三ソース・クロック信号第一入力端と、それぞれ電気的に接続される。前記第二ドレインは、第二出力端と電気的に接続される。前記第三ドレインは、第一出力端・第一及び第二プルダウン保持ユニット・プルダウンユニット・コンデンサの他端と、それぞれ電気的に接続される。

【0023】

前記プルダウンユニットは、第四・五薄膜トランジスタからなる。前記第四薄膜トランジスタは、第四ゲートと、第四ソースと、第四ドレインとを有する。前記第五薄膜トランジスタは、第五ゲートと、第五ソースと、第五ドレインとを有する。前記第四ゲートは、第五ゲート・第ｎ＋１ステージ信号入力端と、それぞれ電気的に接続される。前記第四ソースは、第一ローレベル電圧入力端・第五ソースと、それぞれ電気的に接続される。前記第四ドレインは、第一ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続される。前記第五ドレインは、第一出力端・第三ソース・コンデンサの他端・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続される。

【0024】

前記第一プルダウン保持ユニットは、第六〜第九薄膜トランジスタからなる。前記第六薄膜トランジスタは、第六ゲートと、第六ソースと、第六ドレインとを有する。前記第七薄膜トランジスタは、第七ゲートと、第七ソースと、第七ドレインとを有する。前記第八薄膜トランジスタは、第八ゲートと、第八ソースと、第八ドレインとを有する。前記第九薄膜トランジスタは、第九ゲートと、第九ソースと、第九ドレインとを有する。前記第六ドレインは、第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続される。前記第七ゲートは、第一ドレイン・第九ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第四ドレイン・第二プルダウン保持ユニットと、それぞれ電気的に接続される。前記第七ソースは、第二ローレベル電圧入力端と電気的に接続される。前記第八ドレインは、コンデンサの他端・第五ドレイン・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続される。前記第八ソースは、第一ローレベル電圧入力端と電気的に接続される。前記第九ソースは、第一ローレベル電圧入力端と電気的に接続される。

【0025】

前記第二プルダウン保持ユニットは、第十〜第十三薄膜トランジスタからなる。前記第十薄膜トランジスタは、第十ゲートと、第十ソースと、第十ドレインとを有する。前記第十一薄膜トランジスタは、第十一ゲートと、第十一ソースと、第十一ドレインとを有する。前記第十二薄膜トランジスタは、第十二ゲートと、第十二ソースと、第十二ドレインとを有する。前記第十三薄膜トランジスタは、第十三ゲートと、第十三ソースと、第十三ドレインとを有する。前記第十ドレインは、第十一ドレイン・第十二ゲート・第十三ゲートと、それぞれ電気的に接続される。前記第十一ゲートは、第一ドレイン・第十三ドレイン・第七ゲート・第九ドレイン・コンデンサの一端と、それぞれ電気的に接続される。前記第十一ソースは、第二ローレベル電圧入力端と電気的に接続される。前記第十二ドレインは、コンデンサの他端・第八ドレイン・第一出力端と、それぞれ電気的に接続される。前記第十二ソースは、第一ローレベル電圧入力端と電気的に接続される。前記第十三ソースは、第一ローレベル電圧入力端と電気的に接続される。

【0026】

前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第二入力端と、クロック信号第三入力端とを有する。前記第六ゲートと第六ソースは、いずれもクロック信号第二入力端と接続される。前記第十ゲートと第十ソースは、いずれもクロック信号第三入力端と接続される。前記クロック信号第二入力端の入力信号は、第一クロック信号である。前記クロック信号第三入力端の入力信号は、第二クロック信号である。

【0027】

前記第一プルダウン保持ユニットは、更に、第十四薄膜トランジスタを含む。前記第十四薄膜トランジスタは、第十四ゲートと、第十四ソースと、第十四ドレインとを有する。前記第十四ドレインは、第六ドレイン・第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続される。前記第十四ソースは、第六ゲート・第六ソースと、それぞれ電気的に接続される。また前記第二プルダウン保持ユニットは、更に、第十五薄膜トランジスタを含む。前記第十五薄膜トランジスタは、第十五ゲートと、第十五ソースと、第十五ドレインとを有する。前記第十五ドレインは、第十ドレイン・第十一ドレイン・第十二ゲート・第十三ゲートと、それぞれ電気的に接続される。前記第十五ソースは、第十ゲート・第十ソースと、それぞれ電気的に接続される。

【0028】

前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第二入力端と、クロック信号第三入力端とを有する。前記第六ゲート・第六ソース・第十四ソースは、いずれもクロック信号第二入力端と接続される。前記第十四ゲートは、クロック信号第三入力端と接続される。前記第十ゲート・第十ソース・第十五ソースは、いずれもクロック信号第三入力端と接続される。前記第十五ゲートは、クロック信号第二入力端と接続される。前記クロック信号第二入力端の入力信号は、第一クロック信号である。前記クロック信号第三入力端の入力信号は、第二クロック信号である。

【0029】

前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、更に、低周波信号第一入力端と、低周波信号第二入力端とを有する。前記第六ゲート・第六ソース・第十四ソースは、いずれも低周波信号第一入力端と接続される。前記第十四ゲートは、低周波信号第二入力端と接続される。前記第十ゲート・第十ソース・第十五ソースは、いずれも低周波信号第二入力端と接続される。前記第十五ゲートは、低周波信号第一入力端と接続される。前記低周波信号第一入力端の入力信号は、低周波信号、或は超低周波信号である。前記低周波信号第二入力端の入力信号は、低周波信号、或は超低周波信号である。

【0030】

また、本発明が提供するアレイ基板行駆動回路は、縦続接続された複数ステージのアレイ基板行駆動ユニットからなる。

【0031】

アレイ基板行駆動回路の第二ステージから、最後から二番目のステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有する。このうち、前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、アレイ基板のアクティブ領域を駆動するために用いられる。また前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端・第ｎ−１ステージ信号第二入力端、及び第ｎ＋１ステージ信号入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端・第二出力端、及び第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第二出力端は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第二入力端と電気的に接続される。

【0032】

【0033】

アレイ基板行駆動回路の最終ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端と、第ｎ−１ステージ信号第二入力端と、第ｎ＋１ステージ信号入力端と、第一出力端と、第二出力端とを有する。前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端、及び第二入力端は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端、及び第二出力端と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端は、パルス活性化信号を入力するために用いられる。前記第ｎステージアレイ基板行駆動ユニットの第一出力端は、第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端と電気的に接続され、且つ第二出力端は宙に浮いた状態で設けられる。また、アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第一入力端と、第一ローレベル電圧入力端と、第二ローレベル電圧入力端とを有する。前記第一ローレベル電圧入力端は、第一ローレベル電圧を入力するために用いられ、前記第二ローレベル電圧入力端は、第二ローレベル電圧を入力するために用いられ、且つ前記第二ローレベル電圧は第一ローレベル電圧よりも小さい。

【0034】

【0035】

プルアップ制御ユニットは、第ｎ−１ステージ信号第一入力端及び第ｎ−１ステージ信号第二入力端と電気的に接続される。

【0036】

プルアップユニットは、プルアップ制御ユニット・クロック信号第一入力端・第一出力端・第二出力端と、それぞれ電気的に接続される。

【0037】

【0038】

【0039】

【0040】

このうち、前記クロック信号第一入力端の入力信号は、第一クロック信号、或は第二クロック信号であり、前記第一クロック信号と第二クロック信号は位相が逆である。前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号が第一クロック信号である時、前記アレイ基板行駆動回路の第ｎ＋１ステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端の入力信号は、第二クロック信号である。

【0041】

このうち、前記プルアップ制御ユニットは、第一薄膜トランジスタであるとともに、前記第一薄膜トランジスタは、第一ゲートと、第一ソースと、第一ドレインとを有する。前記第一ゲートは第ｎ−１ステージ信号第二入力端と電気的に接続され、前記第一ソースは第ｎ−１ステージ信号第一入力端と電気的に接続され、前記第一ドレインは第一及び第二プルダウン保持ユニット・プルダウンユニット・プルアップユニットと、それぞれ電気的に接続される。

【0042】

このうち、前記プルアップユニットは、コンデンサと、第二薄膜トランジスタと、第三薄膜トランジスタとからなる。前記第二薄膜トランジスタは、第二ゲートと、第二ソースと、第二ドレインとを有する。前記第三薄膜トランジスタは、第三ゲートと、第三ソースと、第三ドレインとを有する。前記第二ゲートは、コンデンサの一端・第一ドレイン・第三ゲート・第一及び第二プルダウン保持ユニット・プルダウンユニットと、それぞれ電気的に接続される。前記第二ソースは、第三ソース・クロック信号第一入力端と、それぞれ電気的に接続される。前記第二ドレインは、第二出力端と電気的に接続される。前記第三ドレインは、第一出力端・第一及び第二プルダウン保持ユニット・プルダウンユニット・コンデンサの他端と、それぞれ電気的に接続される。

【0043】

このうち、前記プルダウンユニットは、第四・五薄膜トランジスタからなる。前記第四薄膜トランジスタは、第四ゲートと、第四ソースと、第四ドレインとを有する。前記第五薄膜トランジスタは、第五ゲートと、第五ソースと、第五ドレインとを有する。前記第四ゲートは、第五ゲート・第ｎ＋１ステージ信号入力端と、それぞれ電気的に接続される。前記第四ソースは、第一ローレベル電圧入力端・第五ソースと、それぞれ電気的に接続される。前記第四ドレインは、第一ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続される。前記第五ドレインは、第一出力端・第三ソース・コンデンサの他端・第一及び第二プルダウン保持ユニットと、それぞれ電気的に接続される。

【0044】

このうち、前記第一プルダウン保持ユニットは、第六〜第九薄膜トランジスタからなる。前記第六薄膜トランジスタは、第六ゲートと、第六ソースと、第六ドレインとを有する。前記第七薄膜トランジスタは、第七ゲートと、第七ソースと、第七ドレインとを有する。前記第八薄膜トランジスタは、第八ゲートと、第八ソースと、第八ドレインとを有する。前記第九薄膜トランジスタは、第九ゲートと、第九ソースと、第九ドレインとを有する。前記第六ドレインは、第七ドレイン・第八ゲート・第九ゲートと、それぞれ電気的に接続される。前記第七ゲートは、第一ドレイン・第九ドレイン・コンデンサの一端・第二ゲート・第三ゲート・第四ドレイン・第二プルダウン保持ユニットと、それぞれ電気的に接続される。前記第七ソースは、第二ローレベル電圧入力端と電気的に接続される。前記第八ドレインは、コンデンサの他端・第五ドレイン・第二プルダウン保持ユニット・第一出力端と、それぞれ電気的に接続される。前記第八ソースは、第一ローレベル電圧入力端と電気的に接続される。前記第九ソースは、第一ローレベル電圧入力端と電気的に接続される。

【0045】

【0046】

【0047】

【0048】

【0049】

【発明の効果】

【0050】

本発明は、以下の有益な効果を有する。本発明のアレイ基板行駆動回路は、二つのローレベル電圧信号を利用してプルダウン保持ユニット中の薄膜トランジスタの漏れ電流を低減させるとともに、このうち、電位が比較的低い第二ローレベル電圧はプルダウン点Ｐ_ｎとＫ_ｎに対する低電位の提供だけを担い、電位が比較的高い第一ローレベル電圧はプルダウン点Ｑ_ｎとＧ_ｎに対する低電位の提供を担うことにより、プルダウン点Ｑ_ｎとＧ_ｎがオンの時にプルダウン点Ｐ_ｎとＫ_ｎの電位を低減させて、Ｑ_ｎとＧ_ｎの充電を利するとともに、回路中の二つのローレベル電圧信号の間における漏れ電流回路をオフにすることで、二つのローレベル電圧信号の間における漏れ電流を大幅に低減させることが出来る。これにより、アレイ基板行駆動回路の性能を向上させて、表示画面の品質を向上させることが出来る。更に、第六薄膜トランジスタと第十薄膜トランジスタによる元々のダイオード構造に、第十四薄膜トランジスタと第十五薄膜トランジスタとが新に加えられてプルダウン点Ｐ_ｎとＫ_ｎの放電実行を担うことで、Ｐ_ｎとＫ_ｎ点の電位が第一クロック信号ＣＫ１と第二クロック信号ＣＫ２の変化に伴って高低の変化を生じて、交替作用が得られる。これにより、第八・九薄膜トランジスタ、及び第十二・十三薄膜トランジスタが受けるストレス作用を低減させて、アレイ基板行駆動回路の使用寿命を延長させることが出来る。また同時に、低周波或は超低周波信号を用いてプルダウン保持ユニットを制御することで、効果的に回路の消費電力を低減させることが出来る。

【0051】

本発明の特徴と技術内容の詳細については、以下の詳説と図を参照されたい。尚、図はあくまで参考及び説明用であり、本発明に制限を加えるものではない。

【図面の簡単な説明】

【0052】

下記の図を合わせて本発明の具体的実施形態について詳細に説明することで、本発明の技術手法及びその他の有益な効果を詳らかにする。

【図1】従来技術におけるアレイ基板行駆動回路の回路図である。

【図2】図１の等価回路図である。

【図3】図１に示したアレイ基板行駆動回路の駆動タイミング図である。

【図4】本発明のアレイ基板行駆動回路の実施例１の回路図である。

【図5】図４に示したアレイ基板行駆動回路の駆動タイミング図である。

【図6】薄膜トランジスタのＩ−Ｖ特性曲線図である。

【図7】本発明のアレイ基板行駆動回路の実施例２の回路図である。

【図8】図７に示したアレイ基板行駆動回路の駆動タイミング図である。

【図9】本発明のアレイ基板行駆動回路の実施例３の回路図である。

【図10】図９に示したアレイ基板行駆動回路の駆動タイミング図である。

【発明を実施するための形態】

【0053】

本発明が用いる技術手法とその効果について詳述するために、以下で本発明の実施例と図を用いて説明する。

【0054】

（実施例１）
図４から図６までを参照する。本発明が提供するアレイ基板行駆動回路は、縦続接続された複数ステージのアレイ基板行駆動ユニットからなる。

【0055】

アレイ基板行駆動回路の第二ステージから、最後から二番目のステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）と、第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）と、第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）と、第一出力端２７（Ｇ_ｎ）と、第二出力端２８（ＳＴ_ｎ）とを有する。このうち、前記第ｎステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）は、アレイ基板のアクティブ領域を駆動するために用いられる。また、前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）・第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）、及び第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）・第二出力端２８（ＳＴ_ｎ）、及び第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）は、それぞれ第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）、及び第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第二出力端２８（ＳＴ_ｎ）は、第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）と電気的に接続される。

【0056】

アレイ基板行駆動回路の第一ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）と、第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）と、第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）と、第一出力端２７（Ｇ_ｎ）と、第二出力端２８（ＳＴ_ｎ）とを有する。このうち、前記第ｎステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）は、アレイ基板のアクティブ領域を駆動するために用いられる。また、前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）と第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）は、いずれもパルス活性化信号を入力するために用いられる。第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）は、第ｎ＋１ステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）、及び第二出力端２８（ＳＴ_ｎ）は、それぞれ第ｎ＋１ステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）、及び第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）と電気的に接続される。

【0057】

アレイ基板行駆動回路の最終ステージに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）と、第ｎ−１ステージ信号第二入力端２２（ＳＴ_ｎ−１）と、第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）と、第一出力端２７（Ｇ_ｎ）と、第二出力端２８（ＳＴ_ｎ）とを有する。また、前記第ｎステージアレイ基板行駆動ユニットの第ｎ−１ステージ信号第一入力端２１（Ｇ_ｎ−１）、及び第二入力端２２（ＳＴ_ｎ−１）は、それぞれ第ｎ−１ステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）、及び第二出力端２８（ＳＴ_ｎ）と電気的に接続される。前記第ｎステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）は、パルス活性化信号を入力するために用いられる。前記第ｎステージアレイ基板行駆動ユニットの第一出力端２７（Ｇ_ｎ）は、第ｎ−１ステージアレイ基板行駆動ユニットの第ｎ＋１ステージ信号入力端２３（Ｇ_ｎ＋１）と電気的に接続され、且つ第二出力端２８（ＳＴ_ｎ）は宙に浮いた状態で設けられる。

【0058】

アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第一入力端２４と、第一ローレベル電圧入力端２５と、第二ローレベル電圧入力端２６とを有する。第一ローレベル電圧入力端２５は、第一ローレベル電圧Ｖ_ｓｓ１を入力するために用いられ、第二ローレベル電圧入力端２６は、第二ローレベル電圧Ｖ_ｓｓ２を入力するために用いられ、且つ第二ローレベル電圧Ｖ_ｓｓ２は第一ローレベル電圧Ｖ_ｓｓ１よりも小さい。

【0059】

アレイ基板行駆動回路の第一から最終ステージまでのいずれか一つに位置する第ｎステージアレイ基板行駆動ユニットについては、前記第ｎステージアレイ基板行駆動ユニットは、更に、プルアップ制御ユニット４２と、プルアップユニット４４と、第一プルダウン保持ユニット４６と、第二プルダウン保持ユニット４７と、プルダウンユニット４８とを含む。

【0060】

プルアップ制御ユニット４２は、第ｎ−１ステージ信号第一入力端２１及び第ｎ−１ステージ信号第二入力端２２と電気的に接続される。

【0061】

プルアップユニット４４は、プルアップ制御ユニット４２、及びクロック信号第一入力端２４・第一出力端２７・第二出力端２８と、それぞれ電気的に接続される。

【0062】

第一プルダウン保持ユニット４６は、第一ローレベル電圧入力端２５・第二ローレベル電圧入力端２６・プルアップ制御ユニット４２・プルアップユニット４４と、それぞれ電気的に接続される。

【0063】

第二プルダウン保持ユニット４７は、第一ローレベル電圧入力端２５・第二ローレベル電圧入力端２６・第一プルダウン保持ユニット４６・プルアップ制御ユニット４２・プルアップユニット４４と、それぞれ電気的に接続される。

【0064】

プルダウンユニット４８は、第ｎ＋１ステージ信号入力端２３・第一ローレベル電圧入力端２５・プルアップ制御ユニット４２・プルアップユニット４４・第一プルダウン保持ユニット４６・第二プルダウン保持ユニット４７・第一出力端２７と、それぞれ電気的に接続される。

【0065】

本実施例において、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットは、更に、クロック信号第二入力端３１と、クロック信号第三入力端３２とを有する。クロック信号第一入力端２４の入力信号は、第一クロック信号ＣＫ１或は第二クロック信号ＣＫ２である。クロック信号第二入力端３１の入力信号は、第一クロック信号ＣＫ１である。クロック信号第三入力端３２の入力信号は、第二クロック信号ＣＫ２である。第一クロック信号ＣＫ１と第二クロック信号ＣＫ２は、位相が逆であり、即ち信号ＣＫ１とＣＫ２の電位高低は同じ時間内において逆である。また、前記アレイ基板行駆動回路の第ｎステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端２４の入力信号が第一クロック信号ＣＫ１である時、前記アレイ基板行駆動回路の第ｎ＋１ステージアレイ基板行駆動ユニットにおけるクロック信号第一入力端２４の入力信号は、第二クロック信号ＣＫ２である。

【0066】

プルアップ制御ユニット４２は、第一薄膜トランジスタＴ１であるとともに、第一薄膜トランジスタＴ１は、第一ゲートｇ１と、第一ソースｓ１と、第一ドレインｄ１とを有する。第一ゲートｇ１は第ｎ−１ステージ信号第二入力端２２と電気的に接続され、第一ソースｓ１は第ｎ−１ステージ信号第一入力端２１と電気的に接続され、第一ドレインｄ１は第一・第二プルダウン保持ユニット４６・４７及びプルダウンユニット４８・プルアップユニット４４と、それぞれ電気的に接続される。

【0067】

プルアップユニット４４は、コンデンサＣ_ｂと、第二薄膜トランジスタＴ２と、第三薄膜トランジスタＴ３とからなる。第二薄膜トランジスタＴ２は、第二ゲートｇ２と、第二ソースｓ２と、第二ドレインｄ２とを有する。第三薄膜トランジスタＴ３は、第三ゲートｇ３と、第三ソースｓ３と、第三ドレインｄ３とを有する。第二ゲートｇ２は、コンデンサＣ_ｂの一端・第一ドレインｄ１・第三ゲートｇ３・第一・第二プルダウン保持ユニット４６・４７及びプルダウンユニット４８と、それぞれ電気的に接続される。第二ソースｓ２は、第三ソースｓ３・クロック信号第一入力端２４と、それぞれ電気的に接続される。第二ドレインｄ２は、第二出力端２８と電気的に接続される。第三ドレインｄ３は、第一出力端２７・第一・第二プルダウン保持ユニット４６・４７及びプルダウンユニット４８・コンデンサＣ_ｂの他端と、それぞれ電気的に接続される。

【0068】

プルダウンユニット４８は、第四・五薄膜トランジスタＴ４・Ｔ５からなる。第四薄膜トランジスタＴ４は、第四ゲートｇ４と、第四ソースｓ４と、第四ドレインｄ４とを有する。第五薄膜トランジスタＴ５は、第五ゲートｇ５と、第五ソースｓ５と、第五ドレインｄ５とを有する。第四ゲートｇ４は、第五ゲートｇ５・第ｎ＋１ステージ信号入力端２３と、それぞれ電気的に接続される。第四ソースｓ４は、第一ローレベル電圧入力端・第五ソースｓ５と、それぞれ電気的に接続される。第四ドレインｄ４は、第一ドレインｄ１・コンデンサＣ_ｂの一端・第二ゲートｇ２・第三ゲートｇ３・第一・第二プルダウン保持ユニット４６・４７と、それぞれ電気的に接続される。第五ドレインｄ５は、第一出力端２７・第三ソースｓ３・コンデンサＣ_ｂの他端・第一・第二プルダウン保持ユニット４６・４７と、それぞれ電気的に接続される。

【0069】

第一プルダウン保持ユニット４６は、第六〜第九薄膜トランジスタＴ６・Ｔ７・Ｔ８・Ｔ９からなる。第六薄膜トランジスタＴ６は、第六ゲートｇ６と、第六ソースｓ６と、第六ドレインｄ６とを有する。第七薄膜トランジスタＴ７は、第七ゲートｇ７と、第七ソースｓ７と、第七ドレインｄ７とを有する。第八薄膜トランジスタは、第八ゲートｇ８と、第八ソースｓ８と、第八ドレインｄ８とを有する。第九薄膜トランジスタは、第九ゲートｇ９と、第九ソースｓ９と、第九ドレインｄ９とを有する。第六ゲートｇ６と第六ソースｓ６は、いずれもクロック信号第二入力端３１と接続される。第六ドレインｄ６は、プルダウン点Ｐ_ｎ・第七ドレインｄ７・第八ゲートｇ８・第九ゲートｇ９と、それぞれ電気的に接続される。第七ゲートｇ７は、第一ドレインｄ１・第九ドレインｄ９・コンデンサＣ_ｂの一端・第二ゲートｇ２・第三ゲートｇ３・第四ドレインｄ４・第二プルダウン保持ユニット４７と、それぞれ電気的に接続される。第七ソースｓ７は、第二ローレベル電圧入力端２６と電気的に接続される。第八ドレインｄ８は、コンデンサＣ_ｂの他端・第二プルダウン保持ユニット４７・第一出力端２７（Ｇ_ｎ）と、それぞれ電気的に接続される。第八ソースｓ８は、第一ローレベル電圧入力端２５と電気的に接続される。第九ソースｓ９は、第一ローレベル電圧入力端２５と電気的に接続される。

【0070】

第八薄膜トランジスタＴ８は主に、第一出力端２７（Ｇ_ｎ）の低電位の保持を担う。第九薄膜トランジスタＴ９は主に、プルダウン点Ｑ_ｎの低電位の保持を担う。第七薄膜トランジスタＴ７は主に、Ｑ_ｎが高電位にある時にプルダウン点Ｐ_ｎとＫ_ｎを低電位にするとともに、第一プルダウン保持ユニット４６をオフにすることで、プルダウン点Ｑ_ｎの第一出力端２７（Ｇ_ｎ）に対する影響を防ぐ役割を担う。また、第二ローレベル電圧Ｖ_ｓｓ２は第一ローレベル電圧Ｖ_ｓｓ１よりも小さく、第八・九薄膜トランジスタＴ８・Ｔ９の漏れ電流を低減させることが出来る。

【0071】

第二プルダウン保持ユニット４７は、第十〜第十三薄膜トランジスタＴ１０・Ｔ１１・Ｔ１２・Ｔ１３からなる。第十薄膜トランジスタＴ１０は、第十ゲートｇ１０と、第十ソースｓ１０と、第十ドレインｄ１０とを有する。第十一薄膜トランジスタＴ１１は、第十一ゲートｇ１１と、第十一ソースｓ１１と、第十一ドレインｄ１１とを有する。第十二薄膜トランジスタＴ１２は、第十二ゲートｇ１２と、第十二ソースｓ１２と、第十二ドレインｄ１２とを有する。第十三薄膜トランジスタＴ１３は、第十三ゲートｇ１３と、第十三ソースｓ１３と、第十三ドレインｄ１３とを有する。第十ゲートｇ１０と第十ソースｓ１０は、いずれもクロック信号第三入力端３２と接続される。第十ドレインｄ１０は、プルダウン点Ｋ_ｎ・第十一ドレインｄ１１・第十二ゲートｇ１２・第十三ゲートｇ１３と、それぞれ電気的に接続される。第十一ゲートｇ１１は、第一ドレインｄ１・第十三ドレインｄ１３・第七ゲートｇ７・第九ドレインｄ９・コンデンサＣ_ｂの一端と、それぞれ電気的に接続される。第十一ソースｓ１１は、第二ローレベル電圧入力端２６と電気的に接続される。第十二ドレインｄ１２は、コンデンサＣ_ｂの他端・第八ドレインｄ８・第一出力端２７（Ｇ_ｎ）と、それぞれ電気的に接続される。第十二ソースｓ１２は、第一ローレベル電圧入力端２５と電気的に接続される。第十三ソースｓ１３は、第一ローレベル電圧入力端と電気的に接続される。

【0072】

第十二薄膜トランジスタＴ１２は主に、第一出力端２７（Ｇ_ｎ）の低電位の保持を担う。第十三薄膜トランジスタＴ１３は主に、プルダウン点Ｑ_ｎの低電位の保持を担う。第十一薄膜トランジスタＴ１１は主に、Ｑ_ｎが高電位にある時にプルダウン点Ｐ_ｎとＫ_ｎを低電位にするとともに、第二プルダウン保持ユニット４７をオフにすることで、プルダウン点Ｑ_ｎの第一出力端２７（Ｇ_ｎ）に対する影響を防ぐ役割を担う。また、第二ローレベル電圧Ｖ_ｓｓ２は第一ローレベル電圧Ｖ_ｓｓ１よりも小さく、第十二・十三薄膜トランジスタＴ１２・Ｔ１３の漏れ電流を低減させることが出来る。

【0073】

図５を参照する。図５において、信号ＣＫ１とＣＫ２は、同じ時間内において電位高低が逆になる二つのクロック信号を示している。第二ローレベル電圧Ｖ_ｓｓ２は、第一ローレベル電圧Ｖ_ｓｓ１よりも小さい。Ｇ_ｎとＧ_ｎ＋１は、隣接する二ステージのアレイ基板行駆動ユニットにおける第二出力端２７の出力信号である。図に示したように、Ｑ_ｎとＧ_ｎはＶ_ｓｓ１の低電位まで引き下げられ、Ｐ_ｎとＫ_ｎはＱ_ｎとＧ_ｎが高電位にある時にＶ_ｓｓ２の低電位まで引き下げられる。これにより、第八・九薄膜トランジスタＴ８・Ｔ９、及び第十二・十三薄膜トランジスタＴ１２・Ｔ１３のゲートとソースの相対的電位Ｖ_ｇｓが０よりも小さくなる（Ｖ_ｇｓ＝Ｖ_ｓｓ２−Ｖ_ｓｓ１）。通常、薄膜トランジスタのオフ状態時の漏れ電流が最も低くなる位置は、ゲートとソースの相対的電位Ｖ_ｇｓが０よりも小さくなる位置である（図６を参照）。よって、本実施例のアレイ基板行駆動回路は、第八・九薄膜トランジスタＴ８・Ｔ９、及び第十二・十三薄膜トランジスタＴ１２・Ｔ１３の漏れ電流を効果的に低減させることが出来る。

【0074】

（実施例２）
図７と図８を参照する。図は、本発明が提供するアレイ基板行駆動回路の実施例２を示している。本実施例において、第一プルダウン保持ユニット４６は、更に、第十四薄膜トランジスタＴ１４を含む。第十四薄膜トランジスタＴ１４は、第十四ゲートｇ１４と、第十四ソースｓ１４と、第十四ドレインｄ１４とを有する。第十四ゲートｇ１４は、クロック信号第三入力端３２と接続される。第十四ドレインｄ１４は、第六ドレインｄ６・第七ドレインｄ７・第八ゲートｇ８・第九ゲートｇ９と、それぞれ電気的に接続される。第十四ソースｓ１４は、第六ゲートｇ６・第六ソースｇ６・クロック信号第二入力端３１と、それぞれ電気的に接続される。また第二プルダウン保持ユニット４７は、更に、第十五薄膜トランジスタＴ１５を含む。第十五薄膜トランジスタＴ１５は、第十五ゲートｇ１５と、第十五ソースｓ１５と、第十五ドレインｄ１５とを有する。第十五ゲートｇ１５は、クロック信号第二入力端３１と接続される。第十五ソースｓ１５は、第十ソースｓ１０・第十ゲートｇ１０・クロック信号第三入力端３２と、それぞれ電気的に接続される。第十五ドレインｄ１５は、第十ドレインｄ１０・第十一ドレインｄ１１・第十二ゲートｇ１２・第十三ゲートｇ１３と、それぞれ電気的に接続される。

【0075】

本実施例において、第一・二プルダウン保持ユニット４６・４７は、第六薄膜トランジスタＴ６と第十薄膜トランジスタＴ１０による元々のダイオード構造における欠陥を改善するために、第十四薄膜トランジスタＴ１４と第十五薄膜トランジスタＴ１５が新たに加えられてプルダウン点Ｐ_ｎとＫ_ｎの放電実行を担うことで、プルダウン点Ｐ_ｎとＫ_ｎの電位が素早く第一クロック信号ＣＫ１或は第二クロック信号ＣＫ２の低電位まで引き下げられる。また、第一・二プルダウン保持ユニット４６・４７の交替作用によって、Ｐ_ｎとＫ_ｎ点の電位が第一クロック信号ＣＫ１と第二クロック信号ＣＫ２の変化に伴って高低の変化を生じて、交替作用が得られる。これにより、第八・九薄膜トランジスタＴ８・Ｔ９、及び第十二・十三薄膜トランジスタＴ１２・Ｔ１３が受けるストレス（Ｓｔｒｅｓｓ）作用が低減する。

【0076】

（実施例３）
図９と図１０を参照する。図は、本発明が提供するアレイ基板行駆動回路の実施例３を示している。本実施例は、図７に示した実施例２と基本的に同じであり、唯一の違いは以下の点である。即ち、本実施例において、第一・二プルダウン保持ユニット４６・４７のクロック信号第二・三入力端３１・３２は、低周波信号第一・二入力端３４・３５に変更される。低周波信号第一・二入力端３４・３５が入力する信号は、低周波或は超低周波信号ＬＣ１とＬＣ２である。これにより、第一・二プルダウン保持ユニット４６・４７の消費電力を低減させることが出来る。なぜならば、第一・二プルダウン保持ユニット４６・４７は常に動作状態であり、且つアレイ基板行駆動回路のステージ数が多い時には、高周波信号が用いられることでアレイ基板行駆動回路の消費電力が増すからである。

【0077】

総じて言えば、本発明のアレイ基板行駆動回路は、二つのローレベル電圧信号を利用してプルダウン保持ユニット中の薄膜トランジスタの漏れ電流を低減させるとともに、このうち、電位が比較的低い第二ローレベル電圧はプルダウン点Ｐ_ｎとＫ_ｎに対する低電位の提供だけを担い、電位が比較的高い第一ローレベル電圧はプルダウン点Ｑ_ｎとＧ_ｎに対する低電位の提供を担うことにより、プルダウン点Ｑ_ｎとＧ_ｎがオンの時にプルダウン点Ｐ_ｎとＫ_ｎの電位を低減させて、Ｑ_ｎとＧ_ｎの充電を利するとともに、回路中の二つのローレベル電圧信号の間における漏れ電流回路をオフにすることで、二つのローレベル電圧信号の間における漏れ電流を大幅に低減させることが出来る。これにより、アレイ基板行駆動回路の性能を向上させて、表示画面の品質を向上させることが出来る。更に、第六薄膜トランジスタと第十薄膜トランジスタによる元々のダイオード構造に、第十四薄膜トランジスタと第十五薄膜トランジスタとが新に加えられてプルダウン点Ｐ_ｎとＫ_ｎの放電実行を担うことで、Ｐ_ｎとＫ_ｎ点の電位が第一クロック信号ＣＫ１と第二クロック信号ＣＫ２の変化に伴って高低の変化を生じて、交替作用が得られる。これにより、第八・九薄膜トランジスタ、及び第十二・十三薄膜トランジスタが受けるストレス作用を低減させて、アレイ基板行駆動回路の使用寿命を延長させることが出来る。また同時に、低周波或は超低周波信号を用いてプルダウン保持ユニットを制御することで、効果的に回路の消費電力を低減させることが出来る。

【0078】

以上の記述により、本発明の分野の一般的な技術員は、本発明の技術手法と構想に基づいて各種の変更と変形を加えることが可能であり、これらの変更と変形はいずれも本発明の特許請求の保護範囲に属する。

【符号の説明】

【0079】

（従來技術）
１００プルアップ回路
２００プルアップ制御回路
３００プルダウン回路
４００第一プルダウン保持回路
５００第二プルダウン保持回路
Ｃ_{ｂｏｏｓｔ} コンデンサ
ＣＫｎクロック信号
Ｇ_ｎゲート信号
Ｇ_ｎ−１ゲート信号
ＳＴ_ｎ−１トランスファ信号
Ｑ_ｎ制御信号
Ｐ_ｎプルダウン点
Ｋ_ｎプルダウン点
Ｌ１００漏れ電流回路
Ｌ２００漏れ電流回路
Ｔ１１０薄膜トランジスタ
Ｔ３２０薄膜トランジスタ
Ｔ３３０薄膜トランジスタ
Ｔ４１０薄膜トランジスタ
Ｔ４２０薄膜トランジスタ
Ｔ４３０薄膜トランジスタ
Ｔ５１０薄膜トランジスタ
Ｔ６１０薄膜トランジスタ
Ｖ_ｓｓ１第一ローレベル電圧信号
Ｖ_ｓｓ２第二ローレベル電圧信号
（本発明）
２１第ｎ−１ステージ信号第一入力端（Ｇ_ｎ−１）
２２第ｎ−１ステージ信号第二入力端（ＳＴ_ｎ−１）
２３第ｎ＋１ステージ信号入力端（Ｇ_ｎ＋１）
２４クロック信号第一入力端
２５第一ローレベル電圧入力端
２６第二ローレベル電圧入力端
２７第一出力端（Ｇ_ｎ）
２８第二出力端（ＳＴ_ｎ）
３１クロック信号第二入力端
３２クロック信号第三入力端
３４低周波信号第一入力端
３５低周波信号第二入力端
４２プルアップ制御ユニット
４４プルアップユニット
４６第一プルダウン保持ユニット
４７第二プルダウン保持ユニット
４８プルダウンユニット
Ｃｂコンデンサ
Ｑ_ｎプルダウン点
Ｇ_ｎプルダウン点
Ｐ_ｎプルダウン点
Ｋ_ｎプルダウン点
ＣＫ１第一クロック信号
ＣＫ２第二クロック信号
Ｔ１第一薄膜トランジスタ
Ｔ２第二薄膜トランジスタ
Ｔ３第三薄膜トランジスタ
Ｔ４第四薄膜トランジスタ
Ｔ５第五薄膜トランジスタ
Ｔ６第六薄膜トランジスタ
Ｔ７第七薄膜トランジスタ
Ｔ８第八薄膜トランジスタ
Ｔ９第九薄膜トランジスタ
Ｔ１０第十薄膜トランジスタ
Ｔ１１第十一薄膜トランジスタ
Ｔ１２第十二薄膜トランジスタ
Ｔ１３第十三薄膜トランジスタ
Ｔ１４第十四薄膜トランジスタ
Ｔ１５第十五薄膜トランジスタ
ｇ１第一ゲート
ｇ２第二ゲート
ｇ３第三ゲート
ｇ４第四ゲート
ｇ５第五ゲート
ｇ６第六ゲート
ｇ７第七ゲート
ｇ８第八ゲート
ｇ９第九ゲート
ｇ１０第十ゲート
ｇ１１第十一ゲート
ｇ１２第十二ゲート
ｇ１３第十三ゲート
ｇ１４第十四ゲート
ｇ１５第十五ゲート
ｓ１第一ソース
ｓ２第二ソース
ｓ３第三ソース
ｓ４第四ソース
ｓ５第五ソース
ｓ６第六ソース
ｓ７第七ソース
ｓ８第八ソース
ｓ９第九ソース
ｓ１０第十ソース
ｓ１１第十一ソース
ｓ１２第十二ソース
ｓ１３第十三ソース
ｓ１４第十四ソース
ｓ１５第十五ソース
ｄ１第一ドレイン
ｄ２第二ドレイン
ｄ３第三ドレイン
ｄ４第四ドレイン
ｄ５第五ドレイン
ｄ６第六ドレイン
ｄ７第七ドレイン
ｄ８第八ドレイン
ｄ９第九ドレイン
ｄ１０第十ドレイン
ｄ１１第十一ドレイン
ｄ１２第十二ドレイン
ｄ１３第十三ドレイン
ｄ１４第十四ドレイン
ｄ１５第十五ドレイン
Ｖ_ｓｓ１第一ローレベル電圧信号
Ｖ_ｓｓ２第二ローレベル電圧信号

【図1】