特許 6241306 回路基板、当該基板を備えた画像形成装置、および回路基板エラー検出方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6241306

(24)【登録日】2017年11月17日

(45)【発行日】2017年12月6日

(54)【発明の名称】回路基板、当該基板を備えた画像形成装置、および回路基板エラー検出方法

(51)【国際特許分類】

   H02M 3/28 20060101AFI20171127BHJP

   H05K 1/02 20060101ALI20171127BHJP

   H05K 1/11 20060101ALI20171127BHJP

   H05K 3/34 20060101ALI20171127BHJP

【ＦＩ】

   H02M3/28 Y

   H05K1/02 K

   H05K1/11 Z

   H05K1/11 E

   H05K3/34 512A

【請求項の数】16

【全頁数】20

(21)【出願番号】特願2014-21676(P2014-21676)

(22)【出願日】2014年2月6日

(65)【公開番号】特開2015-149838(P2015-149838A)

(43)【公開日】2015年8月20日

【審査請求日】2016年10月13日

(73)【特許権者】

【識別番号】000005267

【氏名又は名称】ブラザー工業株式会社

(72)【発明者】

【氏名】五味 俊輔

(72)【発明者】

【氏名】廣瀬 功児

(72)【発明者】

【氏名】有元 秀樹

(72)【発明者】

【氏名】犬飼 勝己

【審査官】 高野 誠治

(56)【参考文献】

【文献】 特開２００２−２２３０６１（ＪＰ，Ａ）

【文献】 特開２０１３−１３５５８８（ＪＰ，Ａ）

【文献】 特開２０１０−２０５８２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００ − ３／４４

Ｈ０２Ｍ ７／４２ − ７／９８

Ｈ０５Ｋ １／０２

Ｈ０５Ｋ １／１１

Ｈ０５Ｋ ３／３４

(57)【特許請求の範囲】

【請求項1】

ヒューズと、
前記ヒューズに接続される入力端子部を有する第１電源ラインと、
前記ヒューズに接続される出力端子部を有する第２電源ラインと、
前記第１電源ラインと前記第２電源ラインとの間に設けられる配線パターンであって、前記入力端子部と前記出力端子部とを結ぶ仮想の直線と交差する位置に設けられる導電部を有する配線パターンと、
を備えた、回路基板。

【請求項2】

請求項１に記載の回路基板において、
前記配線パターンに接続される検出回路であって、前記入力端子部および前記出力端子部のうち少なくともいずれか一方と前記導電部とが導通状態であるか否かで異なる電気量を、前記配線パターンを介して検出する検出回路を、さらに備える、回路基板。

【請求項3】

請求項１または請求項２に記載の回路基板において、
前記配線パターンは、前記導電部以外の部分がソルダーレジストに覆われる、回路基板。

【請求項4】

請求項１または請求項２に記載の回路基板において、
前記配線パターンは、前記導電部を構成するチップ部品用のランドを含む、回路基板。

【請求項5】

請求項１または請求項２に記載の回路基板において、
前記配線パターンは、前記導電部を構成するスルーホールのランド部を含む、回路基板。

【請求項6】

請求項２に記載の回路基板において、
トランスと、
前記トランスの一次側に設けられ、前記トランスの二次側電圧を所定電圧に制御する制御部と、
前記トランスの二次側に設けられる前記第１電源ラインと、
前記ヒューズを介して前記第１電源ラインから前記二次側電圧を供給される前記第２電源ラインと、
前記第１電源ラインに接続され、前記二次側電圧に応じた情報を前記制御部に供給するフィードバック回路とを備え、
前記フィードバック回路は、
前記第１電源ラインとグランドとの間に設けられた二個の分圧抵抗、および該二個の分圧抵抗を接続する接続ラインを含み、前記二次側電圧の分圧を生成する分圧回路と、
前記分圧回路によって生成した前記分圧に応じた情報を前記制御部に供給するフォトカプラとを含み、
前記接続ラインは、前記配線パターンを構成し、
前記検出回路は、前記フィードバック回路および前記制御部によって構成される、回路基板。

【請求項7】

請求項２に記載の回路基板において、
トランスと、
前記トランスの一次側に設けられ、前記トランスの二次側電圧が所定値以上である過電圧を検出した際に、前記二次側電圧の生成を停止させる制御部と、
前記トランスの二次側に設けられる前記第１電源ラインと、
前記ヒューズを介して前記第１電源ラインから前記二次側電圧を供給される前記第２電
源ラインと、
前記第１電源ラインに接続され、前記二次側電圧の前記過電圧を検出し、検出した前記過電圧の情報を前記制御部に供給する過電圧保護回路とを備え、
前記過電圧保護回路は、前記第１電源ラインとグランドとの間に設けられた直列回路を含み、
前記直列回路は、
前記第１電源ラインに接続されたツェナーダイオードと、
前記ツェナーダイオードに接続された抵抗と、
前記ツェナーダイオードと前記抵抗とを結ぶ接続ラインと、
前記抵抗と前記グランドとの間に接続され、前記過電圧の情報を前記制御部に供給するフォトカプラとを含み、
前記接続ラインは、前記配線パターンを構成し、
前記検出回路は、前記過電圧保護回路および前記制御部によって構成される、回路基板。

【請求項8】

請求項２に記載の回路基板において、
主電源回路と、
前記主電源回路より電源容量の小さい副電源回路とを備え、
前記主電源回路は、
トランスと、
前記トランスの二次側に設けられる前記第１電源ラインとを含み、
前記副電源回路は、
交流電源に接続されたコンデンサおよびダイオードを含む、コンデンサインプット型の整流部と、
前記整流部に接続された副電源ラインと、
前記副電源ラインに接続され、前記整流部を介した前記交流電源の波形に応じた検出信号を生成する矩形波検出回路と、
前記矩形波検出回路からの前記検出信号に基づいて、前記交流電源に含まれる矩形波を検出し、前記矩形波を検出した場合、前記主電源回路の動作を停止する制御信号を生成する主電源制御部と、
前記副電源ラインに接続される抵抗と、一端が前記抵抗に接続され、他端が開放される開放ラインとを含む開放回路と、
を含み、
前記開放ラインは、前記配線パターンを構成し、
前記検出回路は、前記開放回路、前記矩形波検出回路、前記主電源制御部によって構成される、回路基板。

【請求項9】

請求項６から請求項８のいずれか一項に記載の回路基板において、
前記配線パターンは、前記導電部以外の部分がソルダーレジストに覆われる、回路基板。

【請求項10】

請求項６から請求項８のいずれか一項に記載の回路基板において、
当該回路基板は、前記仮想の直線と交差する位置に電極が位置するように設けられたチップ部品を備え、
前記配線パターンは、前記導電部を構成する前記チップ部品用のランドを含む、回路基板。

【請求項11】

請求項６から請求項８のいずれか一項に記載の回路基板において、
前記配線パターンは、前記導電部を構成するスルーホールのランド部を含む、回路基板。

【請求項12】

請求項６から請求項１１のいずれか一項に記載の回路基板において、
当該回路基板のエラーに係る警告を報知する報知部をさらに備える、回路基板。

【請求項13】

請求項１から請求項１２のいずれか一項に記載の回路基板と、
前記第１電源ライン、前記ヒューズを経て、前記第２電源ラインから供給される電圧を用いて画像を形成する画像形成部と、
を備える、画像形成装置。

【請求項14】

ヒューズと、前記ヒューズに接続される入力端子部を有し、電源電圧が印加される第１電源ラインと、前記ヒューズに接続される出力端子部を有する第２電源ラインと、を備えた回路基板のエラーを検出する方法であって、
前記第１電源ラインと前記第２電源ラインとの間に設けられる配線パターンであって、前記入力端子部と前記出力端子部とを結ぶ仮想の直線と交差する位置に設けられる導電部を有する配線パターンを形成する形成工程と、
前記入力端子部および前記出力端子部のうち少なくともいずれか一方と前記導電部とが導通状態であるか否かで異なる電気量を、前記配線パターンを介して検出する検出工程と
前記検出工程において前記導通状態である電気量が検出された場合、回路基板にエラーが発生したとして、前記第１電源ラインへの前記電源電圧の印加を停止する停止工程と、
を含む、回路基板エラー検出方法。

【請求項15】

請求項１４に記載の回路基板エラー検出方法において、
前記形成工程において、前記配線パターンは、回路基板に設けられる回路部品に接続される接続ラインを兼用して形成される、回路基板エラー検出方法。

【請求項16】

請求項１４または請求項１５に記載の回路基板エラー検出方法において、
前記回路基板のエラーに係る警告を報知する報知工程をさらに含む、回路基板エラー検出方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路基板、当該基板を備えた画像形成装置、および回路基板エラー検出方法に関し、詳しくは、ヒューズを含む回路基板において、回路基板の安全性の確保に係る技術に関する。

【背景技術】

【0002】

従来、ヒューズを含む回路基板の安全性の確保に係る技術として、例えば、特許文献１に記載されたものが知られている。その特許文献１においては、温度ヒューズの端子をランドに半田付けする際に、半田がランドから流出して半田ボール等の生成を防止するために、ランドの外周囲に半田の流出を防ぐ壁を設ける技術が開示されている。それによって、半田ボール等によって、スイッチング素子の端子間等の短絡するのを防止することができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−０２３５５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記特許文献１のようにすれば、半田ボール等の生成を防止することはできるものの、ランド（ヒューズの入出力端子部）の外周囲に半田の流出を防ぐ壁を形成する必要があり、ランドの形成が複雑化する虞があった。さらに、近年、マイクロヒューズ等、ヒューズが小型化されると、ヒューズを入出力端子部に半田付けする際に、ヒューズの入出力端子部に係る半田付け異常として、例えば、入出力端子部間での短絡、すなわち、半田ブリッジの発生が無視できないものとなっている。入出力端子部間で半田ブリッジが発生すると、回路に過電流が発生してヒューズが溶断した場合であっても、半田ブリッジを介して通電が継続されることとなり、ヒューズによる過電流保護機能が阻害される、言い換えれば、回路基板の安全性が低下することとなる。

【0005】

そこで、本発明は、簡単な回路設計によって、ヒューズを含む回路基板の安全性を維持できる技術を提供するものである。

【課題を解決するための手段】

【0006】

本明細書によって開示される回路基板は、ヒューズと、前記ヒューズに接続される入力端子部を有する第１電源ラインと、前記ヒューズに接続される出力端子部を有する第２電源ラインと、前記第１電源ラインと前記第２電源ラインとの間に設けられる配線パターンであって、前記入力端子部と前記出力端子部とを結ぶ仮想の直線と交差する位置に設けられる導電部を有する配線パターンとを備える。
本構成によれば、半田付け異常として、例えば、入力端子部と出力端子部との間において半田ブリッジが発生した場合、配線パターンの導電部と半田ブリッジとが導通状態となる。そのため、例えば、半田ブリッジおよび配線パターンを介して供給される電源ラインからの電圧（電気量）を検出することによって、半田ブリッジを検出することができる。それによって、簡単な回路設計によって、ヒューズを含む回路基板の安全性を維持できる。

【0007】

上記回路基板において、前記配線パターンに接続される検出回路であって、前記入力端子部および前記出力端子部のうち少なくともいずれか一方と前記導電部とが導通状態であるか否かで異なる電気量を、前記配線パターンを介して検出する検出回路を、さらに備えるようにしてもよい。
本構成によれば、回路基板内に検出回路が設けられるため、回路基板自身によって半田付け異常を検出することができる。その際、配線パターンを介して検出される電気量、例えば、電圧の差異から、入力端子部および出力端子部のうち少なくともいずれか一方と導電部とが導通状態であるか否かと判定できる。

【0008】

また、上記回路基板において、前記配線パターンは、前記導電部以外の部分がソルダーレジストに覆われるようにしてもよい。
本構成によれば、回路基板がソルダーレジストで覆われるレジスト基板である場合、ソルダーレジストによる回路基板の保護を維持しつつ、ヒューズの入出力端子部間において発生する半田異常、例えば、半田ブリッジを確実に検出できる。

【0009】

また、上記回路基板において、前記配線パターンは、前記導電部を構成するチップ部品用のランドを含むようにしてもよい。
本構成によれば、例えば、ヒューズの入出力端子部間において半田ブリッジが発生すると、配線パターンがチップ部品用のランドを介して半田ブリッジと導通状態となり、配線パターンを介して半田ブリッジを検出できる。

【0010】

また、上記回路基板において、前記配線パターンは、前記導電部を構成するスルーホールのランド部を含むようにしてもよい
通常、スルーホール（部品取り付け用貫通孔、孔壁にメッキ無しも含む）のランド部は電子部品のリードピン等を半田付けするためにレジスト被覆されていない。そのため、例えば、ヒューズの入出力端子部間において半田ブリッジが発生すると、配線パターンがスルーホールのランド部によって半田ブリッジと導通状態となり、配線パターンを介して半田ブリッジを検出できる。

【0011】

また、上記回路基板において、前記トランスの一次側に設けられ、前記トランスの二次側電圧を所定電圧に制御する制御部と、前記トランスの二次側に設けられる前記第１電源ラインと、前記ヒューズを介して前記第１電源ラインから前記二次側電圧を供給される前記第２電源ラインと、前記第１電源ラインに接続され、前記二次側電圧に応じた情報を前記制御部に供給するフィードバック回路とを備え、前記フィードバック回路は、前記第１電源ラインとグランドとの間に設けられた二個の分圧抵抗、および該二個の分圧抵抗を接続する接続ラインを含み、前記二次側電圧の分圧を生成する分圧回路と、前記分圧回路によって生成した前記分圧に応じた情報を前記制御部に供給するフォトカプラとを含み、前記接続ラインは、前記配線パターンを構成し、前記検出回路は、前記フィードバック回路および前記制御部によって構成されるようにしてもよい。
本構成によれば、回路基板として、元々、フィードバック回路および制御部を備える構成であれば、それらを検出回路として兼用できる。

【0012】

また、上記回路基板において、トランスと、前記トランスの一次側に設けられ、前記トランスの二次側電圧が所定値以上である過電圧を検出した際に、前記二次側電圧の生成を停止させる制御部と、前記トランスの二次側に設けられる前記第１電源ラインと、前記ヒューズを介して前記第１電源ラインから前記二次側電圧を供給される前記第２電源ラインと、前記第１電源ラインに接続され、前記二次側電圧の前記過電圧を検出し、検出した前記過電圧の情報を前記制御部に供給する過電圧保護回路とを備え、前記過電圧保護回路は、前記第１電源ラインとグランドとの間に設けられた直列回路を含み、前記直列回路は、前記第１電源ラインに接続されたツェナーダイオードと、前記ツェナーダイオードに接続された抵抗と、前記ツェナーダイオードと前記抵抗とを結ぶ接続ラインと、前記抵抗と前記グランドとの間に接続され、前記過電圧の情報を前記制御部に供給するフォトカプラとを含み、前記接続ラインは、前記配線パターンを構成し、前記検出回路は、前記過電圧保護回路および前記制御部によって構成されるようにしてもよい。
本構成によれば、回路基板として、元々、過電圧保護回路および制御部がある構成であれば、それらを検出回路として兼用できる。

【0013】

また、上記回路基板において、主電源回路と、前記主電源回路より電源容量の小さい副電源回路とを備え、前記主電源回路は、トランスと、前記トランスの二次側に設けられる前記第１電源ラインとを含み、前記副電源回路は、交流電源に接続されたコンデンサおよびダイオードを含む、コンデンサインプット型の整流部と、前記整流部に接続された副電源ラインと、前記副電源ラインに接続され、前記整流部を介した前記交流電源の波形に応じた検出信号を生成する矩形波検出回路と、前記矩形波検出回路からの前記検出信号に基づいて、前記交流電源に含まれる矩形波を検出し、前記矩形波を検出した場合、前記主電源回路の動作を停止する制御信号を生成する主電源制御部と、前記副電源ラインに接続される抵抗と、一端が前記抵抗に接続され、他端が開放される開放ラインとを含む開放回路と、を含み、前記開放ラインは、前記配線パターンを構成し、前記検出回路は、前記開放回路、前記矩形波検出回路、前記制御部によって構成されるようにしてもよい。
本構成によれば、電源基板として、元々、矩形波検出回路、制御部がある構成であれば、それらを検出回路の一部として兼用できる。

【0014】

また、上記回路基板において、前記配線パターンは、前記導電部以外の部分がソルダーレジストに覆われるようにしてもよい。
本構成によれば、半田付け異常として、例えば半田ブリッジが発生すると、接続ラインのソルダーレジストに覆われていない部分が半田ブリッジと導通状態となり、半田ブリッジを介して供給される分圧（電気量）に基づいて半田ブリッジを検出できる。

【0015】

また、上記回路基板において、当該回路基板は、前記仮想の直線と交差する位置に電極が位置するように設けられたチップ部品を備え、前記配線パターンは、前記導電部を構成する前記チップ部品用のランドを含むようにしてもよい。
本構成によれば、半田付け異常として、例えば半田ブリッジが発生すると、分圧抵抗の電極が半田ブリッジと導通状態となり、半田ブリッジを介して供給される分圧（電気量）に基づいて半田ブリッジを検出できる。

【0016】

また、上記回路基板において、前記配線パターンは、前記導電部を構成するスルーホールのランド部を含むようにしてもよい。
本構成によれば、半田付け異常として、例えば半田ブリッジが発生すると、スルーホール電極が半田ブリッジと導通状態となり、半田ブリッジを介して供給される分圧（電気量）に基づいて半田ブリッジを検出できる。

【0017】

また、上記回路基板において、当該回路基板のエラーに係る警告を報知する報知部をさらに備えるようにしてもよい。
本構成によれば、例えば、ヒューズの入出力端子部間において半田ブリッジ等の半田付け異常が発生した場合に、それをユーザ等に気付かせることができる。なお、ここで「回路基板のエラー」には、フィードバック制御エラー、過電圧エラー、過電流エラー、ＡＣ（交流）電源エラー（矩形波検出エラー等）、および半田付けエラー等が含まれる。

【0018】

また、本明細書によって開示される画像形成装置は、上記いずれかに記載の回路基板と、前記第１電源ライン、前記ヒューズを経て、前記第２電源ラインから供給される電圧を用いて画像を形成する画像形成部とを備える。
本構成によれば、簡単な回路設計によって、画像形成装置に含まれるヒューズを含む回路基板の安全性を維持できる。それによって、画像形成装置の信頼性が向上する。

【0019】

また、本明細書によって開示される回路基板エラー検出方法は、ヒューズと、前記ヒューズに接続される入力端子部を有し、電源電圧が印加される第１電源ラインと、前記ヒューズに接続される出力端子部を有する第２電源ラインと、を備えた回路基板のエラーを検出する方法であって、前記第１電源ラインと前記第２電源ラインとの間に設けられる配線パターンであって、前記入力端子部と前記出力端子部とを結ぶ仮想の直線と交差する位置に設けられる導電部を有する配線パターンを形成する形成工程と、前記入力端子部および前記出力端子部のうち少なくともいずれか一方と前記導電部とが導通状態であるか否かで異なる電気量を、前記配線パターンを介して検出する検出工程と、前記検出工程において前記導通状態である電気量が検出された場合、回路基板にエラーが発生したとして、前記第１電源ラインへの前記電源電圧の印加を停止する停止工程と、を含む。

【0020】

上記回路基板エラー検出方法において、その前記形成工程において、前記配線パターンは、回路基板に設けられる回路部品に接続される接続ラインを兼用して形成されるようにしてもよい。

【0021】

また、上記回路基板エラー検出方法において、回路基板のエラーに係る警告を報知する報知工程とをさらに含むようにしてもよい。

【発明の効果】

【0022】

本発明によれば、簡単な回路設計によって、ヒューズを含む回路基板の安全性を維持できる。

【図面の簡単な説明】

【0023】

【図1】本発明に係る実施形態１におけるプリンタの電気的構成を示すブロック図

【図2】実施形態１におけるスイッチング電源の回路図

【図3】ヒューズの電源基板への設置状態を示す断面図

【図4】ヒューズと配線パターンとの位置関係を示す電源基板の平面図

【図5】半田付け異常の検知に、既存回路を利用した他の例を示す回路図

【図6】半田付け異常の検知に、既存回路を利用した他の例を示す回路図

【図7】半田付け異常の検知に、既存回路を利用した他の例を示す回路図

【図8】半田付け異常の検知に、既存回路を利用した他の例を示す回路図

【図9】半田付け異常の検知に、既存回路を利用した他の例を示す回路図

【図10】実施形態２のスイッチング電源を概略的に示す回路図

【図11】実施形態３のスイッチング電源を概略的に示す回路図

【図12】配線パターンの導電部の別の例を示す平面図

【図13】配線パターンの導電部の別の例を示す平面図

【発明を実施するための形態】

【0024】

＜実施形態１＞
本発明の実施形態１を図１から図９を参照して説明する。
１．プリンタの説明
図１はプリンタ（本発明の「画像形成装置」の一例）１の電気的構成を示すブロック図である。プリンタ１は、印刷部（本発明の「画像形成部」の一例）２と、通信部３ａと、画像メモリ３ｂと、電源システムＰＳとを備えている。電源システムＰＳは、電源基板１０と制御装置８０とから構成されている。電源基板１０はスイッチング電源２０を含む。スイッチング電源２０は、プリンタ１の電源となるものであり、印刷部２、通信部３ａ、画像メモリ３ｂおよび制御装置８０に対して電力を供給する。また、制御装置８０には各種データを記憶するための内部メモリ（図略）や、タイマ８５が設けられている。

【0025】

印刷部２は、感光ドラム２ａ、感光ドラム２ａの表面を帯電させる帯電プロセスを実行する帯電器２ｂ、感光ドラム２ａの表面に静電潜像を形成する露光プロセスを実行する露光器２ｃ、感光ドラム２ａの表面に形成された静電潜像に現像剤を付着させて現像剤像を形成する現像プロセスを実行する現像器２ｄ、記録媒体に現像剤像を転写する転写プロセスを実行する転写器２ｅ、記録媒体上に転写された現像剤像を定着させる定着プロセスを実行する定着器２ｆ等から構成されている。

【0026】

印刷部２は、スイッチング電源２０から供給される電圧を用いて、帯電プロセス、露光プロセス、現像プロセス、転写プロセス、定着プロセスを実行して、記録媒体上に印刷データを印刷する印刷処理を実行する。通信部３ａはＰＣ等の情報端末装置との間で通信を行い、情報端末装置から印刷指示や印刷データを受信する機能を担う。画像メモリ３ｂは、情報端末装置から受信した印刷データを一時記憶する。

【0027】

制御装置８０は、通信部３ａが情報端末装置から印刷指示を受けて印刷データを受信すると、印刷部２に印刷処理を実行させる。なお、印刷部２の動作電圧は２４Ｖであるのに対して、通信部３ａ、画像メモリ３ｂおよび制御装置８０の動作電圧は３．３Ｖである。電源基板１０は、本発明の「回路基板」の一例である。

【0028】

２．電源の回路構成
次に、図２を参照して、電源基板１０に設けられるスイッチング電源２０の構成について説明する。スイッチング電源２０は、全波整流平滑回路２１、制御ＩＣ２２、ＦＥＴ（電界効果トランジスタ）２３、電圧発生回路２４、トランス２５、整流平滑回路２６、フィードバック回路２７、過電圧検出回路２８、およびＤＣ−ＤＣコンバータ２９を備える。

【0029】

全波整流平滑回路２１は、いわゆるコンデンサインプット型であり、交流電源ＡＣの交流電圧（例えば、２２０Ｖ）を全波整流するダイオードブリッジＤＢ、および、整流後の電圧を平滑化するコンデンサＣ１を含む。全波整流平滑回路２１の出力側には、トランス２５が設けられていて、交流電圧を整流平滑化した入力電圧Ｖｉｎ（例えば、約ＤＣ３２２Ｖ）が、入力ラインＬｉｎを通じてトランス２５の一次コイルＮ１に印加される。

【0030】

ＦＥＴ２３はＮチャンネルのＭＯＳＦＥＴであり、そのドレインＤが一次コイルＮ１に接続され、ソースＳがグランドラインＬｇに接続されている。ＦＥＴ２５のゲートＧは、制御ＩＣ２２の出力ポートＯＵＴに接続されている。制御ＩＣ２２は、出力ポートＯＵＴを通じてゲートＧにオンオフ信号、すなわちＰＷＭ信号を出力すると、ＦＥＴ２５はオンオフ動作する。これにより、トランス２５の一次側が発振して、トランス２５の二次コイルＮ２に電圧を誘起させる。

【0031】

また、トランス２５の一次側には電圧発生回路２４が設けられている。電圧発生回路２４は、トランス２５の一次側に設けられた補助コイルＮ３に誘起される電圧を、ダイオードＤ１とコンデンサＣ２により平滑化する。電圧発生回路２４は、例えば、２０Ｖの電圧を発生し、制御ＩＣ２２の電源となる。

【0032】

制御ＩＣ２２は、図２に示すように、電圧発生回路２４に接続される電源ポートＶＣＣ、抵抗Ｒ２０等を介して入力ラインＬｉｎに接続される高電圧入力ポートＶＨ、フィードバック回路２７からの、出力電圧（二次側電圧）Ｖｏ１に応じた情報が入力されるフィードバックポートＦＢ、出力ポートＯＵＴ、および過電圧検出ポートＥＲＲＯＲの５つのポートを含む。

【0033】

制御ＩＣ２２は、フィードバックポートＦＢに入力される情報（信号）に基づいて、トランス２５の出力電圧（「二次側電圧」の一例）Ｖｏ１を所定電圧に制御する。また、制御ＩＣ２２は、過電圧検出ポートＥＲＲＯＲに入力される情報（信号）に基づいて、トランス２５の出力電圧Ｖｏ１が所定値以上である過電圧（「エラー」の一例）を検出した際に、ＦＥＴ２５はオンオフ動作を停止させて、出力電圧Ｖｏ１の生成を停止させる（「停止工程」の一例）。制御ＩＣ２２は、「制御部」の一例である。

【0034】

トランス２５の二次側には、図２に示されるように、整流平滑回路２６、フィードバック回路２７、過電圧検出回路２８、ヒューズ４０、第１出力ラインＬｏ１、第２出力ラインＬｏ２およびＤＣ−ＤＣコンバータ２９が設けられている。

【0035】

整流平滑回路２６は、ダイオードＤ２およびコンデンサＣ３を含む。整流平滑回路２６はトランス２５の二次コイルＮ２に誘起された電圧を整流平滑化して、例えば、２４Ｖの出力電圧Ｖｏ１を生成する。整流平滑回路２６の出力側に、フィードバック回路２７および過電圧検出回路２８が設けられている。

【0036】

フィードバック回路２７（「フィードバック回路」の一例）は、第１出力ラインＬｏ１に接続され、出力電圧（「二次側電圧」の一例）Ｖｏ１を目標値に維持するために、出力電圧Ｖｏ１に応じた情報を制御ＩＣ２２に供給する。フィードバック回路２７は、分圧回路（「分圧回路」の一例）、第１フォトカプラ（「フォトカプラ」の一例）ＰＣ１、およびシャントレギュレータＲＥ１を含む。

【0037】

分圧回路（Ｒ２、Ｒ３）は、第１出力ラインＬｏ１とグランドラインＬｇとの間に設けられた二個の分圧抵抗Ｒ２、Ｒ３を含み、出力電圧Ｖｏ１の分圧電圧Ｖｄｖを生成する。第１フォトカプラＰＣ１は、発光ダイオードＬＥＤ１およびフォトトランジスタＰＴ１を含む。発光ダイオードＬＥＤ１は、図２に示されるように、第１出力ラインＬｏ１とグランドラインＬｇとの間において、抵抗Ｒ１とシャントレギュレータＲＥ１とに直列接続される。フォトカプラＰＣ１は、分圧回路によって生成した分圧電圧Ｖｄｖに応じた情報を制御ＩＣ２２に供給する。

【0038】

すなわち、シャントレギュレータＲＥ１は、所定の基準電圧と分圧電圧Ｖｄｖにレベル差に応じた電流を流す。そのため、発光ダイオードＬＥＤ１に、レベル差に応じた電流が流れ、発光ダイオードＬＥＤ１は、基準電圧と分圧電圧Ｖｄｖとのレベル差に応じた光量の光信号を出力する。そして、発光ダイオードＬＥＤ１の光信号はフォトトランジスタＰＴ１にて電気信号に戻される。これにて、基準電圧に対する分圧電圧Ｖｄｖのレベル差を示す信号（以下、フィードバック信号）が、制御ＩＣ２２のフィードバックポートＦＢにフィードバックされる。そのため、フィードバック信号は、出力電圧Ｖｏ１の分圧電圧Ｖｄｖに応じた情報を含む。ここで、フィードバック信号は、「二次側電圧に応じた情報」の一例である。

【0039】

過電圧検出回路（過電圧保護回路の一例）２８は、フィードバック回路２７の後段側に設けられ、第１出力ラインＬｏ１に接続され、出力電圧Ｖｏ１の過電圧を検出し、検出した過電圧に係る情報を、制御ＩＣ２２に供給する。過電圧検出回路２８は、第１出力ラインＬｏ１とグランドラインＶｇとの間に設けられた直列回路（「直列回路」の一例を含む。

【0040】

直列回路は、ツェナーダイオードＺＤ１、抵抗Ｒ４、および第２フォトカプラ（「フォトカプラ」の一例）ＰＣ２を含む。図２に示されるように、ツェナーダイオードＺＤ１は第１出力ラインＬｏ１に接続され、抵抗Ｒ４はツェナーダイオードＺＤ１に接続される。第２フォトカプラ（「フォトカプラ」の一例）ＰＣ２は、発光ダイオードＬＥＤ２およびフォトトランジスタＰＴ２を含み、発光ダイオードＬＥＤ２は、抵抗Ｒ４とグランドラインＶｇとの間に接続され、出力電圧Ｖｏ１の過電圧の情報を制御ＩＣ２２に供給する。

【0041】

ここで、ツェナーダイオードＺＤ１のツェナー電圧は、例えば、２７Ｖとされる。そのため、出力電圧Ｖｏ１が２７Ｖを超えると、発光ダイオードＬＥＤ２に電流が流れ、制御ＩＣ２２の過電圧検出ポートＥＲＲＯＲに接続されたフォトトランジスタＰＴ２がオンする。それによって、制御ＩＣ２２は、出力電圧Ｖｏ１の過電圧を検出する。過電圧を検出すると、制御ＩＣ２２は、ＦＥＴ２５をオフさせて、出力電圧Ｖｏ１の生成を停止させる。ここで、過電圧検出回路２８および制御ＩＣ２２は、「検出回路」の一例である。

【0042】

また、図２に示されるように、第１出力ラインＬｏ１と第２出力ラインＬｏ２との間には、ヒューズ４０が設けられている。第１出力ラインＬｏ１は、ヒューズ４０の入力端子４１に接続される入力端子部３１を有する。また、第２出力ラインＬｏ２は、ヒューズ４０の出力端子４２に接続される出力端子部３２を有する。

【0043】

ＤＣ−ＤＣコンバータ２９は第２出力ラインＬｏ２に接続され、第２出力ラインＬｏ２の２４Ｖの電圧を３．３Ｖに変換して、第３出力ラインＬｏ３から出力する。第１出力ラインＬｏ１は第１電源ラインの一例であり、第２出力ラインＬｏ２は第２電源ラインの一例である。

【0044】

３．ヒューズと配線パターンとの配置
次に、図３および図４を参照して、ヒューズ４０と配線パターン５０との位置関係を説明する。なお、本実施形態では、電源基板１０の表面である部品面１０Ａには主に、端子ピンを有する電気部品が設けられ、電源基板１０の裏面である半田面１０Ｂには、主に、電気部品を半田付けするためのランド、および電源ライン等の電気配線が設けられている。また、半田面１０Ｂには、チップ部品が設けられる。

【0045】

図３はヒューズ４０が設けられる付近の電源基板１０の断面を示しており、図４は、ヒューズ４０が設けられる付近の電源基板１０の半田面１０Ｂを示している。図３および図４に示されるように、ヒューズ４０は、入力端子４１および出力端子４２を有し、電源基板１０の部品面１０Ａに搭載される。ヒューズ４０の入力端子４１および出力端子４２は、図３に示されるように、電源基板１０に設けられた端子孔を貫通して、電源基板１０の裏面である半田面１０Ｂに設けられた、入力端子部３１および出力端子部３２に、半田（ＨＤ）によって半田付けされる。

【0046】

入力端子部３１は第１出力ラインＬｏ１に設けられており、ヒューズ４０の入力端子４１が入力端子部３１に半田付けされる。また、出力端子部３２は第２出力ラインＬｏ２に設けられており、ヒューズ４０の出力端子４２が出力端子４２に半田付けされる。本実施形態において、入力端子部３１および入力端子部３１は、平面視、円形のランドによって形成されている（図４参照）。

【0047】

配線パターン５０は、図３および図４に示されるように、半田面１０Ｂ上において、第１出力ラインＬｏ１と第２出力ラインＬｏ２との間に設けられる。また、配線パターンは、入力端子部３１と出力端子部３２とを結ぶ仮想の直線と交差する位置に設けられる導電部５１を有して形成されている（「形成工程」の一例）。なお、本実施例では、図２に示されるように、過電圧検出回路２８に含まれる、ツェナーダイオードＺＤ１のアノードと抵抗Ｒ４の一端とを接続する接続ラインが、配線パターン５０を構成する。そのため、以下、配線パターン５０を「接続ライン５０」と記す。また、配線パターンを総括的に示す場合、「配線パターン５０」と記す。

【0048】

また、接続ライン５０は、図３および図４に示されるように、第１出力ラインＬｏ１の端部と第２出力ラインＬｏ２の端部との間のほぼ中央部において、第１出力ラインＬｏ１と第２出力ラインＬｏ２とは垂直の方向に延びるように形成されている。接続ライン５０の線幅は、第１出力ラインＬｏ１および第２出力ラインＬｏ２の線幅より細い。

【0049】

ここで、導電部５１は、図４において黒塗りで示される。すなわち、ここでは、接続ライン５０において、基板１０上の入力端子部３１と出力端子部３２とを結ぶ直線領域ＴＥと重ならない部分（図４の黒塗り以外の部分）が、ソルダーレジストに覆われている。一方、直線領域ＴＥと重なる部分（図４の黒塗りの部分）が、ソルダーレジストに覆われておらず、導電部５１を構成する。なお、直線領域ＴＥは、図４において点で塗りつぶされた領域で示される。直線領域ＴＥは、「入力端子部３１と出力端子部３２とを結ぶ仮想の直線」の一例である。

【0050】

ここで、直線領域ＴＥの幅（仮想の直線の幅）は、図４に示されるように、少なくとも、入力端子部３１および出力端子部３２の直径寸法を有すること、言い換えれば、入力端子部３１および出力端子部３２の直径以上であることが好ましい。また、導電部５１の長さは、少なくとも直線領域ＴＥの幅寸法を有すること、言い換えれば、直線領域ＴＥの幅以上であることが好ましい。このような寸法の導電部５１を形成することによって、入力端子部３１と導電部５１との間で発生する半田ブリッジ、あるいは、導電部５１と出力端子部３２との間で発生する半田ブリッジ、あるいは、入力端子部３１と出力端子部３２との間で発生する半田ブリッジの検出を、確実に行える。

【0051】

例えば、ヒューズ４０の入力端子４１と出力端子４２との間で、すなわち、入力端子部３１と出力端子部３２との間で半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、第１出力ラインＬｏ１から２４Ｖの電圧が入力端子部３１から半田を介して過電圧検出回路２８の接続ライン５０に印加されると、抵抗Ｒ４を介してＬＥＤ２に電流が流れる。言い換えれば、過電圧検出回路２８（検出回路）は、入力端子部３１および出力端子部３２のうち少なくともいずれか一方と導電部５１とが導通状態であるか否かで異なる電気量（この場合、電圧）を、接続ライン５０（配線パターン）を介して検出する（「検出工程」の一例）。

【0052】

すると、制御ＩＣ２２の過電圧検出ポートＥＲＲＯＲに接続されたフォトトランジスタＰＴ２がオンし、制御ＩＣ２２は、出力電圧Ｖｏ１の過電圧を検出したとして、出力電圧Ｖｏ１の生成を停止させる。それによって、接続ライン５０の配置変更という簡単な回路設計によって、簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0053】

その際、本実施例では、既存の過電圧検出回路２８および制御ＩＣ２２を利用して、出力電圧Ｖｏ１の生成を停止させることできる。言い換えれば、電源基板１０として、元々、過電圧検出回路２８および制御ＩＣ２２を有する構成であれば、それらを検出回路として兼用できる。

【0054】

また、接続ライン５０の導電部５１のみが、ソルダーレジストに覆われていない。そのため、電源基板１０がソルダーレジストで覆われるレジスト基板である場合、ソルダーレジストによる電源基板１０の保護を維持しつつ、ヒューズ４０の入出力端子部間において発生する半田付け異常、例えば、半田ブリッジを確実に検出できる。

【0055】

なお、ヒューズ４０の入出力端子部間において発生する半田付け異常は半田ブリッジに限られない。例えば、入力端子部３１の半田付け不良のため、入力端子部３１と配線パターン５０の導電部５１とが接続される場合や、出力端子部３２の半田付け不良のため、出力端子部３２と接続ライン５０の導電部５１とが接続される場合であっても、半田ブリッジの場合と同様な構成によって、出力電圧Ｖｏ１の生成を停止させることができる。

【0056】

なお、制御ＩＣ２２（「報知部」の一例）は、フォトトランジスタＰＴ２がオンした場合、電源基板１０のエラーに係る警告を報知する（「報知工程」の一例）ようにしてもよい。それによって、例えば、ヒューズ４０の入出力端子間において半田ブリッジ等の半田付け異常が発生した場合に、それをユーザ等に気付かせることができる。すなわち、制御ＩＣ２２は、出力電圧Ｖｏ１の過電圧が発生した場合にもフォトトランジスタＰＴ２がオンした出力電圧Ｖｏ１の生成を停止させるため、例えば、過電圧による出力電圧Ｖｏ１の停止か、半田付け異常による出力電圧Ｖｏ１の停止かを確かめさせる警告を報知することにより、半田付け異常が発生した場合に、それをユーザ等に気付かせることができる。

【0057】

４．他の電源基板の実施例
次に、図５から図９を参照して、スイッチング電源２０として、元々、備える構成を、半田付け異常の検出回路として兼用できる例を説明する。なお、図２に示される構成と同一の構成には同一に部材番号を付し、その説明を省略する。

【0058】

４−１．フィードバック回路を利用する場合（１）
まず、図５を参照して、フィードバック回路２７を利用する例を説明する。図５に示す回路では、フィードバック回路２７の分圧抵抗Ｒ２、Ｒ３の接続点に、コレクタが接続されるトランジスタＱ１、トランジスタＱ１のベースに一端が接続される抵抗Ｒ５、および配線パターン５０Ａ（「配線パターン」の一例）が、ヒューズ４０の入出力端子部間における半田付け異常を検出するために、さらに設けられている。配線パターン５０の一端は、図５に示されるように抵抗Ｒ５の他端に接続され、他端は、ヒューズ４０の入出力端子部間を経由して開放されている。

【0059】

この場合、半田付け異常として、ヒューズ４０の入出力端子部間において、例えば半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、出力ラインＬｏ１から２４Ｖの電圧が配線パターン５０に印加されると、抵抗Ｒ５を介してトランジスタＱ１がオンされる。すると、分圧電圧Ｖｄｖがゼロとなるため、発光ダイオードＬＥＤ１に流れる電流が大幅に増大し、それによって、制御ＩＣ２２のフィードバック制御が制御範囲を超えるため、制御ＩＣ２２は、出力電圧Ｖｏ１の生成を停止させる。そのため、この場合であっても、トランジスタＱ１、抵抗Ｒ５、および配線パターン５０Ａを追加するという簡単な回路設計によって、簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0060】

４−２．過電流検出回路を利用する場合
次に、図６を参照して、図２における過電圧検出回路２８に代えて過電流検出回路３０を利用する例を説明する。図６に示されるように、過電圧検出回路２８は、基準電圧源Ｖｔｈ、比較器ＩＣ１、抵抗Ｒ６、Ｒ７、および発光ダイオードＬＥＤ２を含み。比較器ＩＣ１は、抵抗Ｒ６に流れる電流によって抵抗Ｒ６で発生する電位差が基準電圧Ｖｔｈによって設定される所定値を超えた場合、過電流が発生したとして、発光ダイオードＬＥＤ２を発光させる。

【0061】

本実施例では、抵抗Ｒ７と発光ダイオードＬＥＤ２との接続点に接続される抵抗Ｒ８、および配線パターン５０Ｂ（「配線パターン」の一例）が、ヒューズ４０の入出力端子部間における半田付け異常を検出するために、さらに設けられている。配線パターン５０Ｂの一端は、図６に示されるように抵抗Ｒ８の他端に接続され、他端は、ヒューズ４０の入出力端子部間を経由して開放されている。

【0062】

この場合、半田付け異常として、ヒューズ４０の入出力端子部間において、例えば半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、第１出力ラインＬｏ１から２４Ｖの電圧が配線パターン５０Ｂに印加されると、抵抗Ｒ８を介して発光ダイオードＬＥＤ２に電流が流れ、発光ダイオードＬＥＤ２が発光する。すると、制御ＩＣ２２の過電圧検出ポートＥＲＲＯＲに接続されたフォトトランジスタＰＴ２がオンし、制御ＩＣ２２は、出力電圧Ｖｏ１の過電流を検出したとして、出力電圧Ｖｏ１の生成を停止させる。そのため、この場合であっても、抵抗Ｒ８および配線パターン５０Ｂを追加するという簡単な回路設計によって、簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0063】

４−３．フィードバック回路を利用する場合（２）
次に図７を参照して、フィードバック回路２７を利用する他の例を説明する。図７に示すスイッチング電源２０は、図２における、過電圧検出回路２８およびフォトカプラＰＣ２等を含まない。そして、フィードバック回路２７の分圧抵抗Ｒ２と分圧抵抗Ｒ３とを接続する接続ライン５０Ｃが、「配線パターン」を構成する。すなわち、接続ライン５０Ｃはヒューズ４０の入出力端子部間を経由して、接続ライン５０Ｃの一端は分圧抵抗Ｒ２に接続され、他端は分圧抵抗Ｒ３に接続される。

【0064】

この場合、半田付け異常として、ヒューズ４０の入出力端子部間において、例えば半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、出力ラインＬｏ１から２４Ｖの電圧が接続ライン５０Ｃに印加されると、抵抗Ｒ５を介してトランジスタＱ１がオンされる。すると、分圧電圧Ｖｄｖが２４Ｖとなるため、発光ダイオードＬＥＤ１に流れる電流が大幅に増大する。それによって、制御ＩＣ２２のフィードバック制御が制御範囲を超えるため、制御ＩＣ２２は、出力電圧Ｖｏ１の生成を停止させる。そのため、この場合であっても、単に、接続ライン５０Ｃの配置変更という簡単な回路設計によって、簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0065】

４−４．ＤＣ−ＤＣコンバータを利用する場合
次に、図８を参照して、図７において、過電流検出回路３０に代えてＤＣ−ＤＣコンバータ２９を利用する例を説明する。図８に示されるように、ヒューズ４０はＤＣ−ＤＣコンバータ２９への出力ラインＬｏ１上に設けられる。また、トランジスタＱ２、抵抗Ｒ９、および配線パターン５０Ｄ（「配線パターン」の一例）が、ヒューズ４０の入出力端子部間における半田付け異常を検出するために、さらに設けられている。

【0066】

トランジスタＱ２のコレクタは、制御装置８０のイネーブル信号出力端子およびＤＣ−ＤＣコンバータ２９のイネーブル信号入力端子ＥＮに接続され、トランジスタＱ２のベースに抵抗Ｒ９の一端が接続される。配線パターン５０Ｄの一端は、図８に示されるように抵抗Ｒ９の他端に接続され、他端は、ヒューズ４０の入出力端子部間を経由して開放されている。

【0067】

この場合、半田付け異常として、ヒューズ４０の入出力端子部間において、例えば半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、出力ラインＬｏ１から２４Ｖの電圧が配線パターン５０Ｄに印加されると、抵抗Ｒ９を介してトランジスタＱ２がオンされる。すると、イネーブル信号入力端子ＥＮは無効とされ、ＤＣ−ＤＣコンバータ２９からの３．３Ｖの出力電圧Ｖｏ２の出力は停止される。それを、３．３Ｖ出力検出端子からの入力によって検出することによって、制御装置８０は、ヒューズ４０の入出力端子部間の半田付け異常の発生を検出することができる。そのため、この場合であっても、トランジスタＱ２、抵抗Ｒ９、および配線パターン５０Ｄを追加するという簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0068】

なお、この場合、制御装置８０を動作させる電源（３，３Ｖ）は、ＤＣ−ＤＣコンバータ２９とは別の電源から、例えば、他のＤＣ−ＤＣコンバータから供給されるものとする。

【0069】

４−５．ＡＣ矩形波検出回路を利用する場合
次に図９を参照して、ＡＣ矩形波検出回路６２を利用する他の例を説明する。図９に示す電源基板１０は、図７に示すスイッチング電源（主電源回路の一例）２０、スイッチング電源２０より電源容量の小さい副電源回路６０とを含む。

【0070】

副電源回路６０は、整流部６１、副電源ラインＬｓ１、矩形波検出回路６２、主電源制御ＩＣ（主電源制御部の一例）６５、発光ダイオードＬＥＤ２、ダイオード駆動回路６３、および開放回路６４を含む。

【0071】

整流部６１は、交流電源に接続されたコンデンサＣ５、Ｃ６およびダイオードブリッジＤＢ２を含む、コンデンサインプット型の整流部である。副電源ラインＬｓ１は整流部６１に接続される。

【0072】

矩形波検出回路６２は、副電源ラインＬｓ１に接続され、整流部６１を介した交流電源の波形に応じた検出信号Ｓｄｔを生成し、検出信号Ｓｄｔを主電源制御ＩＣ６５に供給する。矩形波検出回路６２は、図９に示されるように、ツェナーダイオードＺＤ２、コンデンサＣ７、およびトランジスタＱ３を含む。

【0073】

主電源制御ＩＣ６５は、矩形波検出回路からの検出信号Ｓｄｔに基づいて、交流電源に含まれる矩形波を検出し、矩形波を検出した場合、主電源回路２０の動作を停止する制御信号ＰＳｃｏｎを生成し、制御信号ＰＳｃｏｎをダイオード駆動回路６３に供給する。

【0074】

ダイオード駆動回路６３は制御信号ＰＳｃｏｎにしたがって、発光ダイオードＬＥＤ２を発光させる。それによって、制御ＩＣ２２は、交流電源として矩形波が検出されたとして、出力電圧Ｖｏ１の生成を停止させる。

【0075】

開放回路６４は、副電源ラインＬｓ１に接続される抵抗Ｒ１０と、一端が抵抗Ｒ１０に接続され、他端が開放される開放ライン５０Ｅ（「接続ライン」の一例）とを含む。本実施例では開放ライン５０Ｅが「配線パターン」を構成する。

【0076】

この場合、半田付け異常として、ヒューズ４０の入出力端子部間において、例えば半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、出力ラインＬｏ１から２４Ｖの電圧が開放ライン５０Ｅに印加されると、抵抗Ｒ１０を介して出力電圧Ｖｏ１（２４Ｖ）が副電源ラインＬｓ１に供給される。すると、トランジスタＱ３がオン状態となり、検出信号Ｓｄｔはグランド電圧で一定となる。そのため、主電源制御ＩＣ６５は矩形波が検出されたとして、主電源回路２０の動作を停止する制御信号ＰＳｃｏｎを生成し、制御信号ＰＳｃｏｎをダイオード駆動回路６３に供給する。そして、ダイオード駆動回路６３は制御信号ＰＳｃｏｎにしたがって、発光ダイオードＬＥＤ２を発光させる。このとき、制御ＩＣ２２は、交流電源として矩形波が検出されたとして、出力電圧Ｖｏ１の生成を停止させる。

【0077】

そのため、この場合であっても、抵抗Ｒ１０、および配線パターン５０を追加するという簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0078】

この場合、半田付け異常の検出回路は、開放回路６４、矩形波検出回路６２、主電源制御ＩＣ６５によって構成される。

【0079】

５．実施形態１の効果
半田付け異常として、例えば、入力端子部３１と出力端子３２との間において半田ブリッジが発生した場合、配線パターン５０の導電部５１と半田ブリッジとが導通状態となる。そのため、例えば、半田ブリッジおよび配線パターン５０を介して供給される第１出力ラインＬｏ１からの電圧（電気量）に基づいて、半田ブリッジを検出することができる。それによって、簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0080】

また、電源基板（回路基板）２０内に検出回路が設けられるため、電源基板２０自身によって、あるいは電源基板２０による検出結果に基づいて、半田付け異常を検出することができる。

【0081】

また、電源基板２０がソルダーレジストで覆われるレジスト基板である場合、ソルダーレジストによる回路基板の保護を維持しつつ、ヒューズ４０の入出力端子部間において発生する半田異常、例えば、半田ブリッジを確実に検出できる。

【0082】

＜実施形態２＞
実施形態１では、半田付け異常の検出回路として、スイッチング電源２０として、元々、備える構成を兼用できる例を説明したが、これに限られない。検出回路を既存の回路とは別個に設けてもよい。例えば、図１０に示すように、検出回路として、抵抗Ｒ１１、Ｒ１２の分圧抵抗、および配線パターン５０Ｆ（「配線パターン」の一例）を設ける。抵抗Ｒ１１の一端は配線パターン５０Ｆに接続され、配線パターン５０Ｆはヒューズ４０の入出力端子部間を経由して設けられ、その他端は開放される。抵抗Ｒ１２の一端は抵抗Ｒ１１に接続され、抵抗Ｒ１２の他端はグランドラインＶｇに接続される。抵抗Ｒ１１と抵抗Ｒ１２との接続点は、例えば、制御装置８０に接続される。

【0083】

この場合、半田付け異常として、ヒューズ４０の入出力端子部間において、例えば半田ブリッジが発生すると、導電部５１が半田ブリッジと接続される。それによって、例えば、第１出力ラインＬｏ１から２４Ｖの電圧が配線パターン５０に印加されると、抵抗Ｒ１１、Ｒ１２による分圧が制御装置８０に供給される。それによって、制御装置８０は、ヒューズ４０の入出力端子部間の半田付け異常の発生を検出することができる。そのため、この場合であっても、抵抗Ｒ１１、Ｒ１２および配線パターン５０Ｆを追加するという簡単な回路設計によって、ヒューズ４０を含む電源基板１０の安全性を維持できる。

【0084】

また、他の異常状態、例えば、過電圧の発生と区別して、半田付け異常の発生を検出することができる。

【0085】

＜実施形態３＞
実施形態１、２では、電源基板１０上に半田付け異常の検出回路を設ける例を示したが、これに限られない。図１１に示されるように、電源基板１０上に、単に、半田付け異常を検出するための配線パターン５０Ｇ（「配線パターン」の一例）のみを設けるようにしてもよい。図１１では、配線パターン５０がヒューズ４０の入出力端子部間を経由して設けられ、その一端がグランドＶｇに接続され、その他端は開放される。他端には、検査用端子Ｔ１が設けられている。この場合であっても、例えば、製品検査の際に、検査治具によって、配線パターン５０を利用して半田付け異常を検出することができる。

【0086】

例えば、入力端子部３１と検査用端子Ｔ１との間のインピーダンス（抵抗値）、および出力端子部３２と検査用端子Ｔ１との間のインピーダンス（抵抗値）を測定し、抵抗値が所定値より小さい場合、半田付け異常と判断するようにしてもよい。

【0087】

あるいは、配線パターン５０Ｇの一端をグランドラインＶｇに接続せず開放して、配線パターン５０Ｇの一端を、検査治具側において所定の抵抗を介してグランドに接続する。そして、入力端子部３１と検査用端子Ｔ１との間、および出力端子部３２と検査用端子Ｔ１との間に所定の電圧を検査治具から印加して、その時に、入力端子部３１と検査用端子Ｔ１との間に流れる電流、および出力端子部３２と検査用端子Ｔ１との間に流れる電流を測定し、測定電流が所定値より大きい場合に、半田付け異常と判断するようにしてもよい。なお、所定の抵抗は電源基板１０側に設けてもよい。

【0088】

あるいは、入力端子部３１と検査用端子Ｔ１との間、および出力端子部３２と検査用端子Ｔ１との間に所定の電圧を検査治具から印加して、その時に、入力端子部３１と検査用端子Ｔ１との間の電位差、および出力端子部３２と検査用端子Ｔ１との間の電位差を測定し、測定電位差が所定値より小さい場合に、半田付け異常と判断するようにしてもよい。

【0089】

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

【0090】

（１）実施形態１〜実施形態３では、配線パターン５０の、ソルダーレジストで覆われてない部分（図４の黒塗りの部分）５１を、半田付け異常を検出するための導電部として構成する例を示したが、導電部はこれに限られない。例えば、図２の抵抗Ｒ４、図５の抵抗Ｒ５、図６の抵抗Ｒ８、図７の抵抗Ｒ２、図８の抵抗Ｒ９、図９の抵抗Ｒ１０、および、図１０の抵抗Ｒ１１がチップ抵抗（チップ部品の一例）で構成される場合、図１２に示すように、配線パターン５０の端部において、基板１０上の入力端子部３１と出力端子部３２とを結ぶ直線領域ＴＥと重なる部分に位置するように、チップ部品用のランド５２または５３を設け、チップ部品用のランド５２または５３を導電部として構成するようにしてもよい。
この場合であっても、半田付け異常、例えば、半田ブリッジが発生する場合、チップ部品用のランド５２または５３が出力ラインＬｏ１と接続されるため、配線パターン５０を介して半田付け異常を確実に検出できる。

【0091】

あるいは、図１３に示すように、配線パターン５０の端部において、基板１０上の入力端子部３１と出力端子部３２とを結ぶ直線領域ＴＥと重なる部分に位置するように、スルーホールのランド部５４または５５を設け、スルーホールのランド部５４または５５を導電部として構成するようにしてもよい。
この場合であっても、半田付け異常、例えば、半田ブリッジが発生する場合、スルーホールのランド部５４または５５が出力ラインＬｏ１と接続されるため、配線パターン５０を介して半田付け異常を確実に検出できる。

【0092】

（２）実施形態１〜実施形態３では、本発明に係る回路基板を、プリンタ１の電源基板１０に適用した例で示したが、これに限られない。本発明に係る回路基板は、電源ラインに設けられるヒューズを有する、あらゆる回路基板に適用できる。

【符号の説明】

【0093】

１…プリンタ、１０…電源基板、２０…スイッチング電源、２２…制御ＩＣ、２７…フィードバック回路、２８…過電圧検出回路、２９…ＤＣ−ＤＣコンバータ、３０…過電流検出回路、３１…入力端子部、３２…出力端子部、４０…ヒューズ、５０…配線パターン、５１…導電部、６０…副電源回路、６２…矩形波検出回路、６５…主電源制御ＩＣ、Ｌｏ１…第１出力ライン、Ｌｏ２…第２出力ライン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】