(58)【調査した分野】(Int.Cl.,DB名)
前記第1の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第2の導電体と、
前記第2の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第3の導電体と、
を含み、
前記第1の電極の各々は、3層以上の各層に設けられ且つ互いに電気的に接続された複数の第1電極片を含み、
前記第2の電極の各々は、前記複数の第1電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第2電極片を含み、
前記第1の配線および前記第2の配線はそれぞれ、前記複数の第1電極片および前記複数の第2電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第2の導電体のうちの対応する第2の導電体の内側に配置され、且つ、前記複数の第3の導電体のうちの対応する第3の導電体の内側に配置され、
前記第1の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第2の導電体の各々の外側に配置され、
前記第2の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第3の導電体の各々の外側に配置されている
請求項1に記載のキャパシタアレイ。
前記複数の第1電極片及び複数の第2電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第1の導電体に電気的に接続された複数の第4の導電体を更に含む
請求項2に記載のキャパシタアレイ。
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第1導電領域と、前記複数の第1導電領域の間の間隙の全域に亘って延在する第2導電領域を含む
請求項1から請求項5のいずれか1項に記載のキャパシタアレイ。
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
請求項1から請求項5のいずれか1項に記載のキャパシタアレイ。
【発明を実施するための形態】
【0015】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【0016】
[第1の実施形態]
図1は、開示の技術の実施形態に係るAD変換器10の構成を示す回路図である。AD変換器10は、半導体集積回路内に形成される逐次比較型のAD変換器であり、一例として4ビットの変換分解能を有する。
【0017】
AD変換器10は、容量DA変換器11を形成するキャパシタアレイ12およびスイッチSd、S0〜S3を含む。AD変換器10は、更にキャパシタアレイ12の共通ノード13に接続された比較器14と、比較器14の入出力端子間に設けられたスイッチ16と、比較器14の出力端子に接続された逐次比較制御回路18と、を含む。なお、AD変換器10は、開示の技術のAD変換器の一例である。容量DA変換器11は、開示の技術の容量DA変換器の一例である。キャパシタアレイ12は、開示の技術のキャパシタアレイの一例である。
【0018】
キャパシタアレイ12は、二進加重された容量値を有するキャパシタCdおよびC0〜C3を含む。すなわち、LSB(Least Significant Bit)に対応するキャパシタC0は容量値1cを有し、キャパシタC1は容量値2cを有し、キャパシタC2は容量値4cを有し、MSB(Most Significant Bit)に対応するキャパシタC3は容量値8cを有する。ダミーのキャパシタCdは、キャパシタC0と同様、容量値1cを有する。なお、本実施形態では、4ビットの変換分解能を実現するために、キャパシタアレイ12に容量値が異なる4種類のキャパシタを含めることとしているが、キャパシタの構成は、所望の変換分解能が得られるように適宜変更することが可能である。変換分解能をnビットとする場合には、n種類のキャパシタが設けられ、k(=1、2、3、・・・、n)番目のキャパシタCkの容量値を、2
k−1cとすればよい。
【0019】
キャパシタCd、C0〜C3は、それぞれ、トップ電極21およびボトム電極22を有する。キャパシタCd、C0〜C3のトップ電極21の各々は、それぞれ共通ノード13に接続され、共通ノード13は、比較器14の入力端子に接続されている。キャパシタCd、C0〜C3のボトム電極22は、それぞれ、対応するスイッチSd、S0〜S3に接続されている。
【0020】
スイッチSd、S0〜S3は、例えば、MOS(Metal-Oxide-Semiconductor)トランジスタ等のスイッチング素子を含んでいる。スイッチSdは、アナログ入力電圧VINおよび接地電圧GNDのいずれか一方を選択的にキャパシタCdのボトム電極22に印加するように切り替えられる。スイッチS0〜S3は、アナログ入力電圧VIN、接地電圧GNDおよび参照電圧VREFのいずれかを選択的に対応するキャパシタC0〜C3のボトム電極22に印加するように切り替えられる。スイッチSd、S0〜S3は、逐次比較制御回路18から供給される制御信号に基づいて切り替えられる。
【0021】
AD変換器10は、アナログ入力電圧VINのAD変換を以下のようにして行う。初めに、アナログ入力電圧VINのサンプリングを行う。具体的には、キャパシタCd、C0〜C3のボトム電極22にそれぞれアナログ入力電圧VINが印加されるようにスイッチSd、S0〜S3を切り替える。また、比較器14の入出力端子間に設けられたスイッチ16をオン状態に切り替える。これにより、キャパシタCd、C0〜C3の各々のボトム電極22側の電位はアナログ入力電圧INに応じた電位となり、トップ電極21側の電位(共通ノード13の電位)は比較器14のしきい値電圧程度の電位となる。すなわち、キャパシタCd、C0〜C3の各々には、アナログ入力電圧VINに応じた電荷が充電される。
【0022】
次に、スイッチ16をオフ状態に切り替える。これにより、共通ノード13は、フローティング状態となり、キャパシタCd、C0〜C3に充電された電荷は放電されることはない。その後、MSB(Most Significant Bit)に対応するキャパシタC3のボトム電極22に参照電圧VREFが印加されるようにスイッチS3を切り替える。更に、キャパシタCd、C0〜C2のボトム電極22に接地電圧GNDが印加されるようにスイッチSd、S0〜S2を切り替える。このときの共通ノード13の電圧変動量ΔVは、下記の(1)式で表わされる。
【0023】
ΔV=−(VIN−8c×VREF/16c)=−(VIN−VREF/2)・・(1)
【0024】
(1)式において、16cは、キャパシタCd、C0〜C3の容量値の総和であり、8cは、参照電圧VREFが印加されたキャパシタC3の容量値である。
【0025】
(1)式よりアナログ入力電圧VINが参照電圧VREFの2分の1の電圧よりも大きい場合(VIN>VREF/2)にはΔVは負の値となるため、共通ノード13の電位は下降し、その結果、比較器14は、論理値“1”を出力する。一方、アナログ入力電圧VINが参照電圧VREFの2分の1の電圧よりも小さい場合(VIN<VREF/2)にはΔVは正の値となるため、共通ノード13の電位は上昇し、その結果、比較器14は、論理値“0”を出力する。かかる比較器14の出力信号は、AD変換結果の最上位ビットとして、逐次比較制御回路18に保持される。
【0026】
先の試行により、比較器14から論理値“1”が出力された場合には、キャパシタC3のボトム電極22に参照電圧VREFを印加したままとする。一方、先の試行により、比較器14から論理値“0”が出力された場合には、キャパシタC3のボトム電極22に接地電圧GNDが印加されるようにスイッチS3を切り替える。その後、キャパシタC2のボトム電極22に参照電圧VREFが印加されるようにスイッチS2を切り替える。このときの比較器14の出力信号に基づいてAD変換結果の第2ビットが決定される。以下、同様の試行を、スイッチS1、S0を順次切り替えることにより行う。これにより、最上位から1ビットずつAD変換結果が決定してゆく。逐次比較制御回路18は、AD変換結果を出力する。
【0027】
図2は、半導体基板上に形成されたキャパシタアレイ12を形成する複数の単位キャパシタ30の配列形態の一例を示す平面図である。本実施形態において、キャパシタアレイ12は、各々が容量値1cを有する16個の単位キャパシタ30を含む。単位キャパシタ30は、開示の技術のキャパシタの一例である。16個の単位キャパシタ30は、半導体基板上に一例として4行×4列の配列をなすように並置されている。なお、キャパシタアレイ12に含まれる単位キャパシタ30の数は、AD変換器10の変換分解能に応じて適宜増減することが可能である。また、
図2において、後述するトップノード配線460およびボトムノード配線450の図示は省略されている。
【0028】
図1に示す容量値1cを有するキャパシタCdおよびC0は1つの単位キャパシタ30により形成され、容量値2cを有するキャパシタC1は2つの単位キャパシタ30を並列接続することにより形成される。また、容量値4cを有するキャパシタC2は4つの単位キャパシタ30を並列接続することにより形成され、容量値8cを有するキャパシタC3は8つの単位キャパシタ30を並列接続することにより形成される。
【0029】
図3は、キャパシタアレイ12を形成する一部の単位キャパシタ30を示す平面図、
図4は、
図3における4−4線に沿った断面図、
図5は、
図3における5−5線に沿った断面図である。
図3には、キャパシタアレイ12に含まれる16個の単位キャパシタ30のうちの4つの単位キャパシタ30a、30b、30cおよび30dが示されている。なお、以下の説明においては、単位キャパシタ30a〜30dを区別しない場合、単位キャパシタ30と表記する。
【0030】
図3に示すように、単位キャパシタ30の各々は、導電体によって形成される第1の電極41および第2の電極42を含む。第1の電極41は、
図1に示すキャパシタCd、C0〜C3のトップ電極21に対応し、第2の電極42は、ボトム電極22に対応する。本実施形態において、第1の電極41および第2の電極42は櫛型形状を有する。なお、第1の電極41は開示の技術の第1の電極の一例である。第2の電極42は開示の技術の第2の電極の一例である。
【0031】
キャパシタアレイ12は、シールド部50を有する。シールド部50は、単位キャパシタ30から絶縁された導電体によって形成され、所定の電位(例えば接地電位)に固定される。シールド部50の詳細な構成については後述する。
【0032】
図4および
図5に示すように、単位キャパシタ30の各々は半導体基板100上に形成された例えば4層のメタル配線層M1〜M4に形成されている。なお、メタル配線層M1〜M4は、開示の技術の複数の層の一例である。メタル配線層の層数は、3層または5層以上であってもよい。
【0033】
図4に示すように、単位キャパシタ30の各々の第1の電極41は、メタル配線層M1に形成された電極片411と、メタル配線層M2に形成された電極片412と、メタル配線層M3に形成された電極片413と、を含む。電極片411〜413は、導電性を有するビア120を介して互いに電気的に接続されている。同様に、単位キャパシタ30の各々の第2の電極42は、メタル配線層M1に形成された電極片421と、メタル配線層M2に形成された電極片422と、メタル配線層M3に形成された電極片423と、を含む。電極片421〜423は、導電性を有するビア120を介して互いに電気的に接続されている。なお、電極片411〜413および電極片421〜423は、開示の技術の電極片の一例である。
【0034】
図6〜
図9は、キャパシタアレイ12のメタル配線層毎の平面図である。
図6は、最上層のメタル配線層M4におけるキャパシタアレイ12のレイアウトを示し、
図7は、メタル配線層M4よりも1層下のメタル配線層M3におけるキャパシタアレイ12のレイアウトを示す。
図8は、メタル配線層M3よりも1層下のメタル配線層M2におけるキャパシタアレイ12のレイアウトを示し、
図9は、メタル配線層M2よりも1層下のメタル配線層M1におけるキャパシタアレイ12のレイアウトを示す。
【0035】
図7に示すように、メタル配線層M3に形成された単位キャパシタ30の第1の電極41を形成する電極片413は、一例として帯状の3つの櫛歯部413aを有する。一方、メタル配線層M3に形成された単位キャパシタ30の第2の電極42を形成する電極片423は、一例として帯状の4つの櫛歯部423aを有する。第1の電極41を形成する3本の櫛歯部413aの各々は、第2の電極42を形成する櫛歯部423aの間に配置されている。すなわち、第1の電極41を形成する櫛歯部413aと第2の電極42を形成する櫛歯部423aが、同一の配線層内において、あるいは、半導体基板100に対する平面視において、絶縁膜110を間に挟んで交互に並ぶように配置されている。単位キャパシタ30の各々において、第2の電極42を形成する電極片423は、第1の電極41を形成する電極片413を3方向から囲む構成を有する。
【0036】
図8に示すように、メタル配線層M2に形成された第1の電極41を形成する電極片412および第2の電極42を形成する電極片422は、それぞれ、メタル配線層M3に形成された電極片413および423と同じ櫛型形状を有する。すなわち、第1の電極41を形成する櫛歯部412aと第2の電極42を形成する櫛歯部422aが、同一の配線層内において、あるいは、半導体基板100に対する平面視において、絶縁膜110を間に挟んで交互に並ぶように配置されている。第2の電極42を形成する電極片422は、第1の電極41を形成する電極片412を3方向から囲んでいる。
【0037】
図9に示すように、メタル配線層M1に形成された第1の電極41を形成する電極片411および第2の電極42を形成する電極片421は、それぞれ、メタル配線層M3に形成された電極片413および423と同じ櫛型形状を有する。すなわち、第1の電極41を形成する櫛歯部411aと第2の電極42を形成する櫛歯部421aが、同一の配線層内において、あるいは、半導体基板100に対する平面視において、絶縁膜110を間に挟んで交互に並ぶように配置されている。第2の電極42を形成する電極片421は第1の電極41を形成する電極片411を3方向から囲んでいる。
【0038】
このように、単位キャパシタ30において、第1の電極41および第2の電極42を積層構造とするとともに櫛型形状とすることにより、面積当たりの容量値を大きくすることが可能となる。なお、単位キャパシタ30において、所望の容量値を得るために櫛歯部の数および第1の電極41および第2の電極42の積層数を適宜増減してもよい。また、メタル配線層M1〜M3に形成された電極片の形状が互いに異なっていてもよい。
【0039】
一方、シールド部50は、
図5に示すように、メタル配線層M1に形成されたシールド片501と、メタル配線層M2に形成されたシールド片502と、を含む。更に、シールド部50は、メタル配線層M3に形成されたシールド片503と、メタル配線層M4に形成されたシールド片504と、を含む。シールド片501〜504は、導電性を有するビア120を介して互いに電気的に接続されている。なお、シールド片502は、開示の技術の第1の導電体の一例である。シールド片501は、開示の技術の第2の導電体の一例である。シールド片503は、開示の技術の第3の導電体の一例である。シールド片504は、開示の技術の第4の導電体の一例である。ビア120は、開示の技術の接続用導電体の一例である。
【0040】
図3に示すように、シールド部50(シールド片501〜504)に接続された複数のビア120は、シールド片501、503および504の環状形状(外縁)に沿って2つの列をなして配列されている。1列目に配置されたビア120の各々は、2列目に配列されたビア120の各間隙に対応する位置に設けられている。すなわち、シールド部50において複数のビア120は列間で互い違いとなるように配置されている。
【0041】
メタル配線層M4に形成されたシールド片504は、
図6に示すように、単位キャパシタ30の各々に対応して設けられ、対応する単位キャパシタ30の形成領域に対応する領域の外周を囲む環状を呈している。シールド片504は、単位キャパシタ30毎に分離した形態を有する。例えば、単位キャパシタ30aの外周を囲むシールド片504は、隣接する単位キャパシタ30bおよび30cの外周を囲むシールド片504とは絶縁膜110を介して分離されている。
【0042】
メタル配線層M3に形成されたシールド片503は、
図7に示すように、単位キャパシタ30の各々に対応して設けられ、対応する単位キャパシタ30(電極片413および423)の外周を囲む環状を呈している。すなわち、単位キャパシタ30の各々は、対応するシールド片503の内側に設けられている。シールド片503と、電極片413および423との間には、絶縁膜110が設けられており、シールド片503は、電極片413および423に対して絶縁されている。シールド片503は、単位キャパシタ30毎に分離した形態を有する。例えば、単位キャパシタ30aの外周を囲むシールド片503は、隣接する単位キャパシタ30bおよび30cの外周を囲むシールド片503とは絶縁膜110を介して分離されている。
【0043】
メタル配線層M1に形成されたシールド片501は、
図9に示すように、単位キャパシタ30の各々に対応して設けられ、対応する単位キャパシタ30(電極片411および421)の外周を囲む環状を呈している。すなわち、単位キャパシタ30の各々は、対応するシールド片501の内側に設けられている。シールド片501と、電極片411および421との間には、絶縁膜110が設けられており、シールド片501は、電極片411および421に対して絶縁されている。シールド片501は、単位キャパシタ30毎に分離した形態を有する。例えば、単位キャパシタ30aの外周を囲むシールド片501は、隣接する単位キャパシタ30bおよび30cの外周を囲むシールド片501とは絶縁膜110を介して分離されている。
【0044】
メタル配線層M2に形成されたシールド片502は、
図8に示すように、複数の単位キャパシタ30相互間の間隙部130(電極片412および422の周辺部)を全体的に覆うように設けられている。すなわち、シールド片502は、単位キャパシタ30毎に分離されておらず、一体的な形態を有している。例えば、シールド片502は、メタル配線層M2において複数の単位キャパシタ30に対応する部位に設けられた複数の開口部を有し、複数の単位キャパシタ30に対して絶縁された単一の導電体であり、複数のキャパシタ30の各々は、その複数の開口部のうちの対応する開口部の内側に配置されている。また、例えば、シールド片502は、メタル配線層M2において、複数の単位キャパシタ30の外周を囲むように設けられた複数の第1導電領域と、複数の第1導電領域の間の間隙の全域に亘って延在する第2導電領域を含むものである。シールド片502と、電極片412および422との間には、絶縁膜110が設けられており、シールド片502は、電極片412および422、すなわち、単位キャパシタ30に対して絶縁されている。なお、間隙部130は、開示の技術の複数のキャパシタ相互間の間隙の一例である。
【0045】
図7に示すように、メタル配線層M3に形成された第2の電極42を形成する電極片423にはボトムノード配線450が接続されている。ボトムノード配線450は、
図1に示すキャパシタCd、C0〜C3のボトム電極22に対応する第2の電極42と、スイッチSd、S0〜S3のうちの対応するスイッチとを接続するための配線である。単位キャパシタ30の各々を囲むシールド片503の各々は、環状の形状の中に開口部503aを有する。ボトムノード配線450は、シールド片503の開口部503aを通って電極片423との接続点からシールド片503の外側に引き出されている。シールド片503の外側に引き出されたボトムノード配線450は、複数のシールド片503相互間の間隙部140を通ってキャパシタアレイ12の外部に引き出されている。なお、ボトムノード配線450は、開示の技術の第2の配線の一例である。
【0046】
図9に示すように、メタル配線層M1に形成された第1の電極41を形成する電極片411にはトップノード配線460が接続されている。トップノード配線460は、
図1に示すキャパシタCd、C0〜C3のトップ電極21に対応する第1の電極41を互いに接続して共通ノード13を形成するための配線である。単位キャパシタ30の各々を囲むシールド片501の各々は、環状の形状の中に開口部501aを有する。トップノード配線460は、シールド片501の開口部501aを通って電極片411との接続点からシールド片501の外側に引き出されている。シールド片501の外側に引き出されたトップノード配線460は、複数のシールド片501相互間の間隙部140を通って相互に接続されている。なお、トップノード配線460は、開示の技術の第1の配線の一例である。
【0047】
このように、ボトムノード配線450はメタル配線層M3に設けられ、トップノード配線460はメタル配線層M1に設けられている。すなわち、ボトムノード配線450とトップノード配線460は、メタル配線層1層分の間隙を隔ててメタル配線層M1〜M4の積層方向に離間している。また、ボトムノード配線450およびトップノード配線460は、それぞれ、シールド片503および501相互間の間隙部140を通るように配置されている。一方、シールド片502は、ボトムノード配線450が設けられたメタル配線層M3とトップノード配線460が設けられたメタル配線層M1との間のメタル配線層M2において、複数の単位キャパシタ30相互間の間隙部130の全域に亘って延在している。すなわち、シールド片502は、メタル配線層M1〜M4の積層方向において、ボトムノード配線450とトップノード配線460との間に介在するように配置されている。
図4には、単位キャパシタ30相互間の間隙部130において単位キャパシタ30bに接続されたトップノード配線460と単位キャパシタ30aに接続されたボトムノード配線450との間にシールド片502が介在している様子が示されている。
【0048】
図10〜
図13は、それぞれ、メタル配線層M4〜M1におけるキャパシタアレイ12全体のレイアウトの一例を示す図である。
図10〜
図13において、キャパシタアレイ12を形成する単位キャパシタ30の各々と、
図1に示すキャパシタCd、C0〜C3との対応関係の一例が示されている。
【0049】
図10に示すように、メタル配線層M4には、単位キャパシタ30の各々を囲む環状のシールド片504が4行×4列の配列をなして並置されている。
【0050】
図11に示すように、メタル配線層M3には、電極片413、423、シールド片503およびボトムノード配線450が形成されている。
【0051】
容量値8cを有するキャパシタC3は、各々が容量値1cを有する8個の単位キャパシタ30を並列接続することにより形成される。キャパシタC3を形成する8個の単位キャパシタ30の各々の電極片423は、ボトムノード配線450によって相互に接続され、スイッチS3(
図1参照)に向けてキャパシタアレイ12の外部に引き出されている。
【0052】
容量値4cを有するキャパシタC2は、各々が容量値1cを有する4個の単位キャパシタ30を並列接続することにより形成される。キャパシタC2を形成する4個の単位キャパシタ30の各々の電極片423は、ボトムノード配線450によって相互に接続され、スイッチS2(
図1参照)に向けてキャパシタアレイ12の外部に引き出されている。
【0053】
容量値2cを有するキャパシタC1は、各々が容量値1cを有する2個の単位キャパシタ30を並列接続することにより形成される。キャパシタC1を形成する2個の単位キャパシタ30の各々の電極片423は、ボトムノード配線450によって相互に接続され、スイッチS1(
図1参照)に向けてキャパシタアレイ12の外部に引き出されている。
【0054】
容量値1cを有するキャパシタC0およびCdは、単一の単位キャパシタ30により形成される。キャパシタC0およびCdを形成する単位キャパシタ30の電極片423は、それぞれボトムノード配線450によってスイッチS0およびSd(
図1参照)に向けてキャパシタアレイ12の外部に引き出されている。
【0055】
ボトムノード配線450は、シールド片503相互間の間隙部140を通るように引き回されている。なお、所望の接続状態を実現するために、必要に応じてジャンパー配線451を用いてもよい。ジャンパー配線451は、ボトムノード配線450同士を接続するための配線であり、メタル配線層M3以外の層に形成されている。ジャンパー配線451は、ビアを介して特定のボトムノード配線450に接続されている。なお、ボトムノード配線450のレイアウトは、
図11に示されたレイアウトに限定されるものではなく、適宜変更することが可能である。
【0056】
図12に示すように、メタル配線層M2には、電極片412、422およびシールド片502が設けられている。シールド片502は、複数の単位キャパシタ30相互間の間隙部130を全域に亘って延在するように設けられている。
【0057】
図13に示すように、メタル配線層M1には、電極片411、421、シールド片501およびトップノード配線460が設けられている。単位キャパシタ30の各々の電極片411は、トップノード配線460によって相互に接続され、キャパシタアレイ12の外部に引き出されている。トップノード配線460は、シールド片501相互間の間隙部140を通るように引き回されている。なお、トップノード配線460のレイアウトは、
図13に示されたレイアウトに限定されるものではなく、適宜変更することが可能である。
【0058】
図11〜
図13からも明らかなように、キャパシタアレイ12は、メタル配線層M2を間に挟んで積層方向に離間して設けられたボトムノード配線450およびトップノード配線460を有する。また、キャパシタアレイ12は、メタル配線層M2において、ボトムノード配線450およびトップノード配線460が通過する複数の単位キャパシタ30相互間の間隙部130の全域に亘って延在するシールド片502を有する。すなわち、キャパシタアレイ12は、メタル配線層M1〜M4の積層方向において、ボトムノード配線450とトップノード配線460との間にシールド片502が介在する構成を有する。
【0060】
初めに、AD変換器10の比較器14、スイッチ16、Sd、S0〜S3および逐次比較制御回路18等(
図1参照)が形成された半導体基板100上に絶縁膜110aを形成する(
図14A参照)。絶縁膜110aは、互いに異なる複数の種類の絶縁体を積層して形成してもよい。絶縁膜110aは、一例として、SiC層、SiOC層およびSiO
2層を順次積層して形成してもよい。SiC層は配線材料(例えばCu)の半導体基板100中への拡散を防止する機能を有し、SiOC層は、誘電率が比較的小さいLow−k膜として機能する。SiO
2層は、絶縁膜110aを後の工程においてエッチングする際のハードマスクとして機能する。絶縁膜110aは、使用する絶縁体の種類に応じて、例えば公知の酸化法、CVD法、塗布法等を適宜選択して用いることにより形成することができる。
【0061】
次に、例えば公知のフォトリソグラフィー技術およびエッチング技術を用いて絶縁膜110aに電極片411、421、シールド片501およびトップノード配線460のパターン(
図13参照)に対応する溝112aを形成する(
図14B参照)。
【0062】
次に、例えば公知のスパッタ技術を用いて溝112aが形成された絶縁膜110aの表面に、配線材料の絶縁膜110a中への拡散を防止するためのバリアメタル層114を形成する。バリアメタル層114として、例えばTiNを用いることが可能である。次に、公知のスパッタ技術を用いて配線材料を電界めっき法により形成する際の電極として機能するシード層116をバリアメタル層114の表面に形成する。シード層116としては、例えばCuを用いることが可能である(
図14C参照)。
【0063】
次に、例えば公知の電界めっき法を用いて、溝112a内に配線材料118を埋め込む。配線材料118としては、例えばCuを用いることが可能である(
図14D参照)。Cuは、Alに比べて電気抵抗が小さく、エレクトロマイグレーションに対する耐性が高いという利点がある。
【0064】
次に、例えば公知のCMP(Chemical Mechanical Polishing)法により余分な配線材料118を除去するとともに平坦化を行う(
図14E参照)。CMP工程では、砥粒を含むスラリーを用いて余分な配線材料118を化学的に反応させつつ、研磨布を用いて機械的に余分な配線材料118を除去する。
【0065】
以上の各工程を経て、メタル配線層M1が形成され、メタル配線層M1において単位キャパシタ30の電極片411および421、シールド部50のシールド片501およびトップノード配線460が形成される。具体的には、
図13に示すように、メタル配線層M1には、単位キャパシタ30を形成する櫛型形状の電極片411および421が形成され、電極片411および421の外周を囲むように環状のシールド片501が形成される。また、メタル配線層M1には、電極片411に接続され、シールド片501相互間の間隙部140を通るように配置されたトップノード配線460が形成される。
【0066】
次に、メタル配線層M1上に絶縁膜110bを形成する。絶縁膜110bは、メタル配線層M1の絶縁膜110aと同様の手法によって形成することができる。次に、公知のフォトリソグラフィー技術およびエッチング技術を用いて絶縁膜110bにビア120、電極片412、422およびシールド片502のパターン(
図12参照)に対応する溝112bを形成する(
図15A参照)。
【0067】
次に、例えば公知のスパッタ技術を用いて、溝112bが形成された絶縁膜110b上にバリアメタル層114およびシード層116を順次形成する(
図15B参照)。
【0068】
次に、例えば公知の電界めっき法を用いて、溝112b内に配線材料118を埋め込む。配線材料118は、溝112bのビア120に対応する部分と、電極片412、422およびシールド片502に対応する部分の双方に埋め込まれる(
図15C参照)。
【0069】
次に、例えば公知のCMP(Chemical Mechanical Polishing)法により余分な配線材料118を除去するとともに平坦化を行う(
図15D参照)。
【0070】
以上の各工程を経て、メタル配線層M2が形成され、メタル配線層M2において単位キャパシタ30の電極片412、422およびシールド部50のシールド片502が形成される。具体的には、
図12に示すように、メタル配線層M2には、単位キャパシタ30を形成する櫛型形状の電極片412および422が形成され、複数の単位キャパシタ30相互間の間隙部130の全域に亘って延在するようにシールド片502が形成される。
【0071】
次に、メタル配線層M2上にメタル配線層M3を形成する(
図16A参照)。メタル配線層M3は、メタル配線層M1およびM2と同様のプロセスで形成することができるので、詳細な説明については省略する。メタル配線層M3において単位キャパシタ30の電極片413および423、シールド部50のシールド片503およびボトムノード配線450が形成される。具体的には、
図11に示すように、メタル配線層M3には、単位キャパシタ30を形成する櫛型形状の電極片413および423が形成され、電極片413および423の外周を囲むように環状のシールド片503が形成される。また、メタル配線層M3には、電極片423に接続され、シールド片503相互間の間隙部140を通るように配置されたボトムノード配線450が形成される。
【0072】
次に、メタル配線層M3上にメタル配線層M4を形成する(
図16B参照)。メタル配線層M4は、メタル配線層M1〜M3と同様の手法によって形成することができるので、詳細な説明については省略する。メタル配線層M4においてシールド片504が形成される。具体的には、
図10に示すように、メタル配線層M4には、単位キャパシタ30の各々の形成領域の外周を囲むように環状のシールド片504が形成される。
【0073】
以上のように、本実施形態に係るキャパシタアレイ12を含む半導体装置は、ダマシンプロセスを適用して製造することが可能である。
【0074】
以下に、本実施形態に係るキャパシタアレイ12およびAD変換器10の作用効果について説明する。
【0075】
本実施形態に係るAD変換器10において、高精度のAD変換出力を得るためには、二進加重されたキャパシタCd、C0〜C3の容量値の相対精度がより高いことが望ましい。キャパシタアレイ12において、キャパシタCd、C0〜C3の容量値の相対精度を劣化させる要因の1つとして、キャパシタCd、C0〜C3に接続される寄生キャパシタが挙げられる。例えば、
図1に示すように、キャパシタC3にのみ寄生キャパシタCpが並列に接続されると、キャパシタC3の容量値は、8cよりも大きい値となり、キャパシタCd、C0〜C3の容量値の相対精度(二進加重性)が劣化する。これにより、AD変換器10から出力されるデジタルコードに誤差が生じ、適切なAD変換結果を得ることができない場合がある。
【0076】
本実施形態に係るキャパシタアレイ12において、ボトムノード配線450およびトップノード配線460は、メタル配線層1層分の間隙を隔ててメタル配線層M1〜M4の積層方向に離間して設けられている。これにより、ボトムノード配線450とトップノード配線460との間に所定の電位(例えば接地電位)に固定されるシールド部材を挿入することが可能となる。キャパシタアレイ12は、ボトムノード配線450が形成されたメタル配線層M3とトップノード配線460が形成されたメタル配線層M1との間のメタル配線層M2に所定電位に固定されるシールド片502を有する。シールド片502は、ボトムノード配線450とトップノード配線460が配置される複数の単位キャパシタ30相互間の間隙部130に延在しており、ボトムノード配線450とトップノード配線460の間に介在する。このように、ボトムノード配線450とトップノード配線460との間に導電体によって形成されるシールド片502を介在させることにより、ボトムノード配線450とトップノード配線460との間での静電結合の形成を防止することが可能となる。本実施形態において、シールド片502は複数の単位キャパシタ30相互間の間隙部130の全域に亘って延在しているので、ボトムノード配線450およびトップノード配線460のレイアウトにかかわらず、静電結合の形成を防止することができる。
【0077】
ボトムノード配線450とトップノード配線460との間で静電結合が形成されると、これらの配線に接続された単位キャパシタ30に寄生キャパシタが並列接続されることとなる。単位キャパシタ30に寄生キャパシタが並列接続されると、当該単位キャパシタ30の容量値は設計値から変動し、キャパシタアレイ12を形成する複数の単位キャパシタ30において容量値の相対精度が劣化する。本実施形態に係るキャパシタアレイ12によれば、単位キャパシタ30に並列接続される寄生キャパシタの生成が防止されるので、複数の単位キャパシタ30における容量値の相対精度の劣化を防止することができる。これにより、AD変換器10において、高精度のAD変換出力を得ることができる。
【0078】
また、本実施形態に係るキャパシタアレイ12は、単位キャパシタ30の各々の外周を囲むように設けられたシールド片501、503および504を含むシールド部50を有する。これにより、シールド部50の外側に配置される配線と、シールド部50の内側に配置された第1の電極41との間での静電結合の形成を防止することができる。例えば、
図4に示すように、単位キャパシタ30aに接続されるボトムノード配線450は、単位キャパシタ30bの外周を囲むシールド部50の外側に配置されている。これにより、単位キャパシタ30bの第1の電極41と単位キャパシタ30aに接続されたボトムノード配線450との間での静電結合の形成を防止することができる。また、単位キャパシタ30の各々の外周をシールド部50で囲むことにより、互いに隣接する単位キャパシタ30間における静電結合の形成を防止することができる。
【0079】
また、シールド部50を形成するシールド片501〜504を相互に電気的に接続するビア120は、
図3に示すように、シールド部50の環状形状(外縁)に沿って2つの列をなして配列されている。そして、1列目に配置されたビア120の各々は、2列目に配列されたビア120の間隙に対応する位置に設けられている。このように、シールド部50において複数のビア120を互い違いに配置することで、ビア120の間隙からの電気力線の漏えいを防止することができ、シールド部50におけるシールド効果を高めることができる。
【0080】
また、本実施形態に係るキャパシタアレイ12において、単位キャパシタ30の第1の電極41を形成する電極片411、412および413と、第2電極42を形成する電極片421、422および423は、メタル配線層M1〜M3に形成されている。これに対して、シールド部50を形成するシールド片501〜504は、メタル配線層M1〜M4に形成されている。すなわち、シールド部50の層数は、単位キャパシタ30の層数よりも多く、単位キャパシタ30が形成されたメタル配線層M1〜M3よりも上のメタル配線層M4にシールド片504が設けられている。このような構成によれば、単位キャパシタ30が形成されたメタル配線層M1〜M3の上方領域を介して形成される寄生キャパシタの容量値を低減することができる。
【0081】
また、本実施形態に係る単位キャパシタ30の各々は、第2の電極42を形成する電極片421、422および423が、それぞれ、第1の電極41を形成する電極片411、412および413を3方向から囲む構造を有する。これにより、第1の電極41とシールド部50との間に形成される寄生キャパシタの容量値を、当該構造を有しない場合と比較して小さくすることができる。第1の電極41とシールド部50との間に形成される寄生キャパシタは、容量DA変換器11の出力信号を減衰させる原因となるため、当該寄生キャパシタの容量値は小さいことが望ましい。なお、第2の電極42とシールド部50との間に形成される寄生キャパシタは、単位キャパシタ30の容量値の相対精度および容量DA変換器11の出力信号に何ら悪影響を及ぼすものではない。
【0082】
また、本実施形態に係る単位キャパシタ30の各々は、第1の電極41および第2の電極42を有する電極対が対称構造を有する。このように、単位キャパシタ30の電極対を対象構造とすることで、キャパシタアレイ12も対象構造とすることができる。キャパシタアレイ12を対象構造とすることで、メタル配線層M1〜M4の金属層や絶縁層に厚みの傾斜等の線形的な製造誤差が生じていても、当該製造誤差による単位キャパシタ30の容量値の相対精度への影響を低減するための方策が立てやすくなる。従って、上記のような製造誤差が生じていても、単位キャパシタ30の容量値の相対精度の劣化を容易に抑制することができる。
【0083】
本実施形態に係るキャパシタアレイ12は、上記したように、ダマシンプロセスを用いて製造することが可能である。ここで、
図17は、メタル配線層M1の形成が完了した段階におけるキャパシタアレイ12の断面図であり、
図13における17−17線に沿った断面を示している。
【0084】
ダマシンプロセスにおいては、CMP法を用いて余分な配線材料の除去とメタル配線層の表面の平坦化が行われる。平坦化されるメタル配線層の表面には、絶縁膜と配線材料である金属とが混在している。CMP工程においては、研磨面における配線密度(金属密度)が不均一であると、研磨レートが不均一となり、研磨面の平坦性が損なわれるという問題がある。AD変換器10においては、半導体基板100上において、キャパシタアレイ12の形成領域の配線密度(金属密度)は、他の領域(例えば、比較器14および逐次比較制御回路18等の形成領域)と比較して高くなりやすい。これにより、キャパシタアレイ12の中央部分の研磨レートが、外側部分の研磨レートよりも高くなり、
図17に示すように、キャパシタアレイ12の中央部分が外側部分に対して凹むディッシングが生じる場合がある。このようなディッシングが生じると、キャパシタアレイ12の中央部分に配置された単位キャパシタ30の容量値は、外側部分に配置された単位キャパシタ30の容量値よりも小さくなる。その結果、キャパシタアレイ12に含まれる複数の単位キャパシタ30の容量値の相対精度が劣化して、これにより、AD変換精度が劣化する。
【0085】
ディッシングを抑制するためには、キャパシタアレイ12の形成領域における配線密度(金属密度)を小さくすることが効果的である。本実施形態に係るキャパシタアレイ12においては、個々の単位キャパシタ30が互いに分離した形態を有するので、単位キャパシタ30間の距離を任意の長さに設定することが可能である。従って、ディッシングによる容量値のばらつきが許容範囲内に収まるように、キャパシタアレイ12の形成領域における配線密度(金属密度)を小さくすることが可能である。
【0086】
また、ディッシングをはじめとするプロセス特性に起因するAD変換精度の劣化防止対策として、単位キャパシタ30のキャパシタCd、C0〜C3(
図1参照)への割り当てを適切に設定することが挙げられる。すなわち、キャパシタCd、C0〜C3のいずれかにおいて、プロセス特性に起因する容量値のずれ幅が比較的大きい単位キャパシタ30が偏在しないように単位キャパシタ30の組み合わせを定めることが好ましい。本実施形態に係るキャパシタアレイ12において、単位キャパシタ30の各々はシールド部50で囲まれており、他の単位キャパシタ30との間で静電結合が生じないようになっている。従って、単位キャパシタ30の配置によって寄生キャパシタの影響が変化することもないので、製造プロセスの特性を考慮して単位キャパシタ30のキャパシタCd、C0〜C3への割り当てを自由に設定することが可能である。例えば、単位キャパシタ30の配置をコモンセントロイドとすることもできるし、あるいは別の形態とすることも可能であり、設計自由度が高い。
【0087】
ここで、
図18Aは、比較例に係るキャパシタアレイ200の平面図、
図18Bは、比較例に係るキャパシタアレイ200の斜視図である。
図18Aおよび
図18Bには、キャパシタアレイ200を形成する8つの単位キャパシタ210が示されている。単位キャパシタ210の各々は、第1の電極220および第2の電極230を有する。単位キャパシタ210の各々の第1の電極220は、第2の電極230を囲む環状を呈しており且つ隣接する他の単位キャパシタ210の第1の電極220と結合している。すなわち、互いに隣接する単位キャパシタ210間で第1の電極220を共有している。従って、比較例に係るキャパシタアレイ200において、単位キャパシタ210間の間隔を調整することはできず、配線密度の設計自由度は、本実施形態に係るキャパシタアレイ12よりも低い。
【0088】
また、
図18Bに示すように、比較例に係るキャパシタアレイ200は、第1の電極220および第2の電極230が形成された層よりも下の層に所定の電位(例えば接地電位)に固定されるシールド部240を有する。シールド部240は、キャパシタアレイ200の形成領域の全体に亘って延在する平板状の形態を有する。シールド部240には、複数の貫通孔250が設けられており、単位キャパシタ210の各々の第2の電極230に接続された配線260が貫通孔250を通ってシールド部240の下方に引き出されている。シールド部240は、配線260と第1の電極220との間での静電結合の形成を防止する機能を有する。
【0089】
しかしながら、比較例に係るキャパシタアレイ200を、ダマシンプロセスを用いて形成することは困難である。ダマシンプロセスにおいては、最小幅の配線に合わせてプロセス条件が最適化される。最小幅の配線よりも著しく幅の広い構造物と最小幅の配線とが混在する場合においてダマシンプロセスを適用すると、均一な研磨レートが得られず、平坦性が劣化する。比較例に係るキャパシタアレイ200においては、シールド部240は、キャパシタアレイ200の形成領域の全域に亘って延在する平板状の形態を有しており、最小幅の配線よりも著しく広い幅を有している。従って、比較例に係るキャパシタアレイ200を、ダマシンプロセスを用いて形成することは困難である。
【0090】
一方、本実施形態に係るキャパシタアレイ12において、シールド部50を形成する各シールド片501〜504は、複数の単位キャパシタ30相互間の間隙部130に延在し、最小幅の配線の数倍程度の幅で形成される。従って、ダマシンプロセスを好適に用いてキャパシタアレイ12を製造することが可能である。近年の数十ナノメータープロセスでは、多くの場合ダマシンプロセスが用いられる。従って、本実施形態に係るキャパシタアレイ12は、近年の数十ナノメータープロセスに適合した構成を有しているといえる。
【0091】
[第2の実施形態]
図19および
図20は、開示の技術の第2の実施形態に係るキャパシタアレイ12Aの部分的な構成を示す断面図である。
図19は、
図4に対応する断面を示しており、
図20は
図5に対応する断面を示している
【0092】
第2の実施形態に係るキャパシタアレイ12Aを形成する単位キャパシタ30Aの各々は、第1の電極41および第2の電極42が単一のメタル配線層に形成された単層構造を有する。本実施形態において、第1の電極41を形成する電極片412および第2の電極42を形成する電極片422は、メタル配線層M2に設けられている。メタル配線層M2におけるレイアウトは、
図12に示す第1の実施形態に係るキャパシタアレイ12と同様である。すなわち、メタル配線層M2には、単位キャパシタ30Aを形成する櫛型形状の電極片412および422が形成され、複数の単位キャパシタ30A相互間の間隙部130に延在するようにシールド片502が形成されている。
【0093】
メタル配線層M3にはボトムノード配線450が形成されている。ボトムノード配線450は、ビア120を介してメタル配線層M2に形成された電極片422に接続されている。ボトムノード配線450は、メタル配線層M3において、単位キャパシタ30A間の間隙部130に対応する部位を通るように配置されている。
【0094】
メタル配線層M1にはトップノード配線460が形成されている。トップノード配線460は、ビア120を介してメタル配線層M2に形成された電極片412に接続されている。トップノード配線460は、メタル配線層M1において、単位キャパシタ30A相互間の間隙部130に対応する部位を通るように配置されている。
【0095】
このように第2の実施形態に係るキャパシタアレイ12Aにおいても第1の実施形態に係るキャパシタアレイ12と同様、ボトムノード配線450とトップノード配線460はメタル配線層1層分の間隙を隔ててメタル配線層M1〜M3の積層方向に離間している。また、ボトムノード配線450とトップノード配線460は、それぞれ、複数の単位キャパシタ30A相互間の間隙部130に対応する部位を通過するように配置されている。一方、シールド片502は、ボトムノード配線450が設けられたメタル配線層M3とトップノード配線460が設けられたメタル配線層M1との間のメタル配線層M2において、複数の単位キャパシタ30A相互間の間隙部130に延在している。すなわち、シールド片502は、メタル配線層M1〜M3の積層方向において、ボトムノード配線450とトップノード配線460との間に配置されている。
【0096】
このような構成によれば、ボトムノード配線450とトップノード配線460との間での静電結合の形成を防止することが可能となる。このように、単位キャパシタ30Aの各々を単層構造とした場合においても、第1の実施形態に係るキャパシタアレイ12と同様の効果を得ることができる。なお、第2の実施形態においては、単位キャパシタ30Aの第1の電極41および第2の電極42をメタル配線層M2に形成する場合を例示したが、第1の電極41および第2の電極42をメタル配線層M1またはM3に形成してもよい。例えば、第1の電極41および第2の電極42をメタル配線層M1に形成した場合には、トップノード配線460をメタル配線層M1に形成し、ボトムノード配線450をメタル配線層M3に形成し、シールド片502をメタル配線層M2に形成してもよい。この場合、シールド片502は、複数の単位キャパシタ30A相互間の間隙部130に対応する部位に延在することになる。
【0097】
開示の技術は上記した各実施形態に限定されることなく種々の変形が可能である。
図21Aおよび
図21Bは、それぞれ、単位キャパシタの電極形状の変形例を示す図である。
【0098】
図21Aに示す単位キャパシタ30Bは、櫛型形状の第1の電極41および第2の電極42を有する。第1の電極41は3つの櫛歯部41aを有し、第2の電極42は4つの櫛歯部42aを有する。櫛歯部42aおよび櫛歯部41aは、同一の配線層内において、あるいは、半導体基板100に対する平面視において、交互に並ぶように配置されている。櫛歯部41aの外側に配置された櫛歯部42aの各々は、隣接する櫛歯部41aの側方を通り、第1の電極41の後方に回り込むようなパターンを有している。すなわち、単位キャパシタ30Bは、第2の電極42が第1の電極41を4方向から囲む構成を有する。このように第1の電極41の外周を第2の電極42で4方向から囲む構成とすることにより、第1の電極41とシールド部50との間に生じる寄生キャパシタの容量値を、3方向から囲む構成を有する第1の実施形態に係る単位キャパシタ30よりも小さくできる。なお単位キャパシタ30Bは、単層構造または積層構造で形成することが可能である。
【0099】
図21Bに示す単位キャパシタ30Cは、櫛型形状の第1の電極41および第2の電極42を有する。第1の電極41は3つの櫛歯部41aを有し、第2の電極42は3つの櫛歯部42aを有する。櫛歯部42aおよび櫛歯部41aは、同一の配線層内において、あるいは、半導体基板100に対する平面視において、交互に並ぶように配置されている。このように、櫛歯部41aの数と櫛歯部42aの数を同数とし、一方の電極で他方の電極の外周を3方向または4方向から囲まない構成とすることにより、単位キャパシタ30Cの面積を単位キャパシタ30および30Bの面積よりも小さくすることができる。なお単位キャパシタ30Cは、単層構造または積層構造で形成することが可能である。
【0100】
上記の各実施形態においては、櫛型形状の電極を有する単位キャパシタを例示したが、単位キャパシタの電極形状は、櫛型形状に限定されるものではない。単位キャパシタは、同一の配線層内において、あるいは、半導体基板100に対する平面視において、複数の電極形成要素が並置される構成を有していればよい。
【0101】
また、上記の各実施形態においては、ボトムノード配線450とトップノード配線460とがメタル配線層1層分の間隙を隔ててメタル配線層の積層方向に離間している場合を例示したが、これに限定されるものではない。ボトムノード配線450とトップノード配線460とがメタル配線層2層分以上の間隙を隔ててメタル配線層の積層方向に離間していてもよい。
【0102】
また、上記の実施形態においては、単位キャパシタ30の外周に環状のシールド片501、503および504を設けた場合を例示した。しかしながら、同一配線層内に形成される寄生キャパシタによる影響が問題とならない場合には、シールド片501、503および504を設けないこととしてもよい。
【0103】
また、上記の実施形態においては、複数の単位キャパシタ30相互間の間隙部130の全域に亘って延在するようにシールド片502を設けることとしているが、このような構成に限定されるものではない。シールド片502は、複数の単位キャパシタ30相互間の間隙部において、ボトムノード配線450とトップノード配線460とが重なるもしくは近接する部分にのみ選択的に設けられていてもよい。
【0104】
また、上記の実施形態においては、各々が同一の容量値を有する複数の単位キャパシタを含むキャパシタアレイを例示したが、キャパシタアレイは、容量値が互いに異なる複数の種類の単位キャパシタを含んでいてもよい。
【0105】
以上の第1及び第2の実施形態、並びに、これらの変形例に関し、更に以下の付記を開示する。
【0106】
(付記1)
複数の層のうちの少なくとも1つの層に設けられ且つ相互に対向する第1の電極および第2の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
前記複数のキャパシタの前記第1の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第1の配線と、
前記複数のキャパシタの前記第2の電極に接続され、前記第1の配線が設けられた層に対して少なくとも1層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第2の配線と、
前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記第1の配線と前記第2の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第1の導電体と、
を含むキャパシタアレイ。
【0107】
(付記2)
前記第1の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第2の導電体と、
前記第2の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第3の導電体と、
を含み、
前記第1の電極の各々は、3層以上の各層に設けられ且つ互いに電気的に接続された複数の第1電極片を含み、
前記第2の電極の各々は、前記複数の第1電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第2電極片を含み、
前記第1の配線および前記第2の配線はそれぞれ、前記複数の第1電極片および前記複数の第2電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第2の導電体のうちの対応する第2の導電体の内側に配置され、且つ、前記複数の第3の導電体のうちの対応する第3の導電体の内側に配置され、
前記第1の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第2の導電体の各々の外側に配置され、
前記第2の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第3の導電体の各々の外側に配置されている
付記1に記載のキャパシタアレイ。
【0108】
(付記3)
前記第2の導電体の各々および前記第3の導電体の各々は、それぞれ、開口部を有し、前記第1の配線は、前記第1の電極との接続点から前記第2の導電体の前記開口部を通って前記第2の導電体の外側に引き出され、前記第2の配線は、前記第2の電極との接続点から前記第3の導電体の前記開口部を通って前記第3の導電体の外側に引き出されている 付記2に記載のキャパシタアレイ。
【0109】
(付記4)
前記複数の第1電極片及び複数の第2電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第1の導電体に電気的に接続された複数の第4の導電体を更に含む
付記2または付記3に記載のキャパシタアレイ。
【0110】
(付記5)
前記第1の導電体、前記第2の導電体および前記第3の導電体は、複数の接続用導電体によって互いに電気的に接続され、
前記複数の接続用導電体は、前記第2の導電体および前記第3の導電体の外縁に沿って複数の列をなすように設けられ、1の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
付記2または付記3に記載のキャパシタアレイ。
【0111】
(付記6)
前記複数の第2電極片の各々は、対応する前記第1電極片の外周を少なくとも3方向から囲むように形成されている
付記2から付記5のいずれか1つに記載のキャパシタアレイ。
【0112】
(付記7)
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第1導電領域と、前記複数の第1導電領域の間の間隙の全域に亘って延在する第2導電領域を含む
付記1から付記6のいずれか1つに記載のキャパシタアレイ。
【0113】
(付記8)
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
付記1から付記6のいずれか1つに記載のキャパシタアレイ。
【0114】
(付記9)
前記第1の電極と前記第2の電極はそれぞれ、櫛型形状を有する
付記1から付記8のいずれか1つに記載のキャパシタアレイ。
【0115】
(付記10)
前記第1の電極および前記第2の電極は、それぞれ、前記複数の層のうちの1つの層に設けられ、前記第1の導電体は、前記第1の電極および前記第2の電極が設けられた層に設けられている
付記1に記載のキャパシタアレイ。
【0116】
(付記11)
前記複数のキャパシタは、二進加重された容量値を有する複数の合成キャパシタを形成している
付記1から付記10のいずれか1つに記載のキャパシタアレイ。
【0117】
(付記12)
半導体基板上に形成されている
付記1から付記11のいずれか1つに記載のキャパシタアレイ。
【0118】
(付記13)
キャパシタアレイを備えた容量DA変換器と、
前記容量DA変換器の動作を制御する制御回路と、
を含むAD変換器であって、
前記キャパシタアレイは、
複数の層のうちの少なくとも1つの層に設けられ且つ相互に対向する第1の電極および第2の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
前記複数のキャパシタの前記第1の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの外側の領域において前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第1の配線と、
前記複数のキャパシタの前記第2の電極に接続され、前記第1の配線が設けられた層に対して少なくとも1層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの外側の領域において前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第2の配線と、
前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記第1の配線と前記第2の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第1の導電体と、
を含むAD変換器。
【0119】
(付記14)
前記第1の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第2の導電体と、
前記第2の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第3の導電体と、
を含み、
前記第1の電極の各々は、3層以上の各層に設けられ且つ互いに電気的に接続された複数の第1電極片を含み、
前記第2の電極の各々は、前記複数の第1電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第2電極片を含み、
前記第1の配線および前記第2の配線はそれぞれ、前記複数の第1電極片および前記複数の第2電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第2の導電体のうちの対応する第2の導電体の内側に配置され、且つ、前記複数の第3の導電体のうちの対応する第3の導電体の内側に配置され、
前記第1の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第2の導電体の各々の外側に配置され、
前記第2の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第3の導電体の各々の外側に配置されている
付記13に記載のAD変換器。
【0120】
(付記15)
前記第2の導電体の各々および前記第3の導電体の各々は、それぞれ、開口部を有し、前記第1の配線は、前記第1の電極との接続点から前記第2の導電体の前記開口部を通って前記第2の導電体の外側に引き出され、前記第2の配線は、前記第2の電極との接続点から前記第3の導電体の前記開口部を通って前記第3の導電体の外側に引き出されている 付記14に記載のAD変換器
【0121】
(付記16)
前記複数の第1電極片及び複数の第2電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第1の導電体に電気的に接続された複数の第4の導電体を更に含む
付記14または付記15に記載のAD変換器。
【0122】
(付記17)
前記第1の導電体、前記第2の導電体および前記第3の導電体は、複数の接続用導電体によって互いに電気的に接続され、
前記複数の接続用導電体は、前記第2の導電体および前記第3の導電体の外縁に沿って複数の列をなすように設けられ、1の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
付記14または付記15に記載のAD変換器。
【0123】
(付記18)
前記複数の第2電極片の各々は、対応する前記第1電極片の外周を少なくとも3方向から囲むように形成されている
付記14から付記17のいずれか1つに記載のAD変換器。
【0124】
(付記19)
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第1導電領域と、前記複数の第1導電領域の間の間隙の全域に亘って延在する第2導電領域を含む
付記13から付記18のいずれか1つに記載のAD変換器。
【0125】
(付記20)
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
付記13から付記19のいずれか1つに記載のAD変換器。
【0126】
(付記21)
前記第1の電極と前記第2の電極はそれぞれ、櫛型形状を有する
付記13から付記20のいずれか1つに記載のAD変換器。
【0127】
(付記22)
前記第1の電極および前記第2の電極は、それぞれ、前記複数の層のうちの1つの層に設けられ、前記第1の導電体は、前記第1の電極および前記第2の電極が設けられた層に設けられている
付記13に記載のAD変換器。
【0128】
(付記23)
前記複数のキャパシタは、二進加重された容量値を有する複数の合成キャパシタを形成している
付記13から付記22のいずれか1つに記載のAD変換器。
【0129】
(付記24)
半導体基板上に形成されている
付記13から付記23のいずれか1つに記載のAD変換器。
【0130】
(付記25)
前記AD変換器は、逐次比較型のAD変換器であり、
前記容量DA変換器で生成された基準電圧と入力電圧とを比較する比較器を含み、
前記制御回路は、前記比較器の比較結果に基づいて、前記容量DA変換器の動作を制御する
付記13から付記24のいずれか1つに記載のAD変換器。
【0131】
(付記26)
複数の層のうちの少なくとも1つの層に設けられ且つ相互に対向する第1の電極および第2の電極を各々が有し、相互に間隙を隔てて設けられた複数のキャパシタと、
前記複数のキャパシタの前記第1の電極に接続され、前記複数の層のうちのいずれかの層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第1の配線と、
前記複数のキャパシタの前記第2の電極に接続され、前記第1の配線が設けられた層に対して少なくとも1層分隔てて離間した層に設けられ、且つ前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位を通るように設けられた第2の配線と、
前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記第1の配線と前記第2の配線との間に介在するように前記複数のキャパシタの間の間隙または前記複数のキャパシタの間の間隙に対応する部位に延在し且つ前記複数のキャパシタに対して絶縁された第1の導電体と、
を含む半導体装置。
【0132】
(付記27)
前記第1の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第2の導電体と、
前記第2の配線が設けられた層において前記複数のキャパシタの外周を囲むように設けられ、前記第1の導電体に電気的に接続され且つ前記複数のキャパシタに対して絶縁された複数の第3の導電体と、
を含み、
前記第1の電極の各々は、3層以上の各層に設けられ且つ互いに電気的に接続された複数の第1電極片を含み、
前記第2の電極の各々は、前記複数の第1電極片が設けられた各層に設けられ且つ互いに電気的に接続された複数の第2電極片を含み、
前記第1の配線および前記第2の配線はそれぞれ、前記複数の第1電極片および前記複数の第2電極片が設けられた各層のうちのいずれかの層に設けられ、
前記複数のキャパシタの各々は、前記複数の第2の導電体のうちの対応する第2の導電体の内側に配置され、且つ、前記複数の第3の導電体のうちの対応する第3の導電体の内側に配置され、
前記第1の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第2の導電体の各々の外側に配置され、
前記第2の配線の前記複数のキャパシタ相互間の間隙を通る部分が前記第3の導電体の各々の外側に配置されている
付記26に記載の半導体装置。
【0133】
(付記28)
前記第2の導電体の各々および前記第3の導電体の各々は、それぞれ、開口部を有し、前記第1の配線は、前記第1の電極との接続点から前記第2の導電体の前記開口部を通って前記第2の導電体の外側に引き出され、前記第2の配線は、前記第2の電極との接続点から前記第3の導電体の前記開口部を通って前記第3の導電体の外側に引き出されている 付記27に記載の半導体装置。
【0134】
(付記29)
前記複数の第1電極片及び複数の第2電極片が設けられた層よりも上の層において、前記複数のキャパシタに対応する領域の外周を囲むように設けられ、且つ前記第1の導電体に電気的に接続された複数の第4の導電体を更に含む
付記27または付記28に記載の半導体装置。
【0135】
(付記30)
前記第1の導電体、前記第2の導電体および前記第3の導電体は、複数の接続用導電体によって互いに電気的に接続され、
前記複数の接続用導電体は、前記第2の導電体および前記第3の導電体の外縁に沿って複数の列をなすように設けられ、1の列に配列された前記接続用導電体の各々が他の列に配列された前記接続用導電体の間の位置に配置されている
付記27または付記28に記載の半導体装置。
【0136】
(付記31)
前記複数の第2電極片の各々は、対応する前記第1電極片の外周を少なくとも3方向から囲むように形成されている
付記27から付記30のいずれか1つに記載の半導体装置。
【0137】
(付記32)
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタの外周を囲むように設けられ、且つ前記複数のキャパシタに対して絶縁された複数の第1導電領域と、前記複数の第1導電領域の間の間隙の全域に亘って延在する第2導電領域を含む
付記26から付記31のいずれか1つに記載の半導体装置。
【0138】
(付記33)
前記第1の導電体は、前記第1の配線が設けられた層と前記第2の配線が設けられた層との間の層において前記複数のキャパシタに対応する部位に設けられた複数の開口部を有し、前記複数のキャパシタに対して絶縁された単一の導電体であり、
前記複数のキャパシタの各々は、前記複数の開口部のうちの対応する開口部の内側に配置されている
付記26から付記31のいずれか1つに記載の半導体装置。
【0139】
(付記34)
前記第1の電極と前記第2の電極はそれぞれ、櫛型形状を有する
付記26から付記33のいずれか1つに記載の半導体装置。
【0140】
(付記35)
前記第1の電極および前記第2の電極は、それぞれ、前記複数の層のうちの1つの層に設けられ、前記第1の導電体は、前記第1の電極および前記第2の電極が設けられた層に設けられている
付記26に記載の半導体装置。
【0141】
(付記36)
前記複数のキャパシタは、二進加重された容量値を有する複数の合成キャパシタを形成している
付記26から付記35のいずれか1つに記載の半導体装置。