特許 6245839 素子基体、フルライン記録ヘッド及び記録装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6245839

(24)【登録日】2017年11月24日

(45)【発行日】2017年12月13日

(54)【発明の名称】素子基体、フルライン記録ヘッド及び記録装置

(51)【国際特許分類】

   B41J 2/14 20060101AFI20171204BHJP

   B41J 2/05 20060101ALI20171204BHJP

【ＦＩ】

   B41J2/14 601

   B41J2/05

【請求項の数】9

【全頁数】15

(21)【出願番号】特願2013-96642(P2013-96642)

(22)【出願日】2013年5月1日

(65)【公開番号】特開2014-217961(P2014-217961A)

(43)【公開日】2014年11月20日

【審査請求日】2016年4月18日

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100076428

【弁理士】

【氏名又は名称】大塚 康徳

(74)【代理人】

【識別番号】100112508

【弁理士】

【氏名又は名称】高柳 司郎

(74)【代理人】

【識別番号】100115071

【弁理士】

【氏名又は名称】大塚 康弘

(74)【代理人】

【識別番号】100116894

【弁理士】

【氏名又は名称】木村 秀二

(74)【代理人】

【識別番号】100130409

【弁理士】

【氏名又は名称】下山 治

(74)【代理人】

【識別番号】100134175

【弁理士】

【氏名又は名称】永川 行光

(72)【発明者】

【氏名】梅田 謙吾

【審査官】 外川 敬之

(56)【参考文献】

【文献】 特開２０１１−０４６１６０（ＪＰ，Ａ）

【文献】 特開２００９−２１２９９２（ＪＰ，Ａ）

【文献】 特開２０１２−００８９２０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２２４８０９（ＵＳ，Ａ１）

【文献】 特開２００８−２９４８０８（ＪＰ，Ａ）

【文献】 特開２００７−１５１０４４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０１２１７６７（ＵＳ，Ａ１）

【文献】 特開２０１２−２１７０８１（ＪＰ，Ａ）

【文献】 特開２０１２−１５１６９９（ＪＰ，Ａ）

【文献】 特開平０９−０９３１０９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｂ４１Ｊ ２／０１−２１５

(57)【特許請求の範囲】

【請求項1】

第１の信号線対を介して伝送される第１の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第１の増幅回路と、第２の信号線対を介して伝送される第２の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第２の増幅回路と、前記第１の増幅回路で変換されたシングルエンド信号と前記第２の増幅回路で変換されたシングルエンド信号とに基づいて動作する駆動素子と、前記第１の増幅回路の増幅率を外部からの第１の制御信号に基づいて変化させるよう制御する第１の制御回路とを有する第１の素子基板と、
第３の信号線対を介して伝送される第３の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第３の増幅回路と、第４の信号線対を介して伝送される第４の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第４の増幅回路と、前記第３の増幅回路で変換されたシングルエンド信号と前記第４の増幅回路で変換されたシングルエンド信号とに基づいて動作する駆動素子と、前記第３の増幅回路の増幅率を外部からの第２の制御信号に基づいて変化させるよう制御する第２の制御回路とを有する第２の素子基板とを有することを特徴とする素子基体。

【請求項2】

前記第１の信号線対は、前記素子基体において抵抗により終端されていることを特徴とする請求項１に記載の素子基体。

【請求項3】

前記第１の素子基板は、前記第２の素子基板よりも前記抵抗までの前記第１の信号線対を介しての距離が短く、
前記第１の増幅回路の増幅率は、前記第３の増幅回路の増幅率より低く設定することを特徴とする請求項２に記載の素子基体。

【請求項4】

前記第１の差動信号と前記第２の差動信号と前記第３の差動信号と前記第４の差動信号とは低電圧差動信号（ＬＶＤＳ）として外部から供給されることを特徴とする請求項１乃至３のいずれか１項に記載の素子基体。

【請求項5】

前記第２の増幅回路の増幅率を外部からの第３の制御信号に基づいて変化させるよう制御する第３の制御回路と、
前記第４の増幅回路の増幅率を外部からの第４の制御信号に基づいて変化させるよう制御する第４の制御回路とをさらに有することを特徴とする請求項１に記載の素子基体。

【請求項6】

請求項１乃至５のいずれか１項に記載の素子基体を用い、
前記駆動素子を複数それぞれ、記録素子とし、
前記第１の差動信号及び前記第３の差動信号をクロック信号に用い、
前記第２の差動信号及び前記第４の差動信号を画像データ信号に用い、
前記複数の記録素子により、記録媒体の幅に対応した記録幅で記録を行う記録ヘッドを構成することを特徴とするフルライン記録ヘッド。

【請求項7】

前記素子基体と前記第１の素子基板と前記第２の素子基板それぞれは矩形形状をしており、
前記複数の記録素子は前記第１の素子基板と前記第２の素子基板の長手方向に配列しており、
前記素子基体の長手方向を前記複数の記録素子の配列方向として、少なくとも前記第１の素子基板と前記第２の素子基板を配置することを特徴とする請求項６に記載のフルライン記録ヘッド。

【請求項8】

前記フルライン記録ヘッドは記録媒体にインクを吐出して画像を記録するインクジェット記録ヘッドであることを特徴とする請求項７に記載のフルライン記録ヘッド。

【請求項9】

請求項８に記載のインクジェット記録ヘッドを用いて記録を行う記録装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は素子基体、フルライン記録ヘッド及び記録装置に関し、特に、例えば、インクジェット方式に従って記録を行うフルライン記録ヘッド及びこれを用いて記録を行う記録装置に関する。

【背景技術】

【0002】

インクジェット記録装置（以下、記録装置）が搭載する記録ヘッドの素子基板は半導体集積回路によって構成されるが、更なる高速記録を実現するために素子基板を複数配置して、予め記録媒体の幅以上の記録幅を持ったフルライン記録ヘッドが提案されている。例えば、特許文献１には、そのようなフルライン記録ヘッドが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１−０４６１６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

さて、フルライン記録ヘッドの素子基板に画像データ信号（ＤＡＴＡ）やラッチ信号（ＬＴ）などを供給するために用いられるクロック信号（ＣＬＫ）は、複数の素子基板に共通の信号が用いられる。そのため、複数の素子基板を実装するプリント配線板の配線スペースの観点から１対多接続（マルチドロップ接続）の構成でクロック信号が供給される。一方、画像データ信号（ＤＡＴＡ）は各素子基板で個別の信号が用いられるために、１対１接続（ポイント−ツウ−ポイント接続）の構成で画像データ信号が供給される。

【0005】

画像データ信号は１対１接続で供給されるため、いずれの素子基板でも波形品質が良好である。これに対して、１対多接続で供給されるクロック信号は複数の素子基板が接続されるため多重の反射が起き、終端抵抗から遠い距離にある素子基板に供給されるクロック信号波形は、近い距離にある素子基板に供給されるクロック信号波形と比べて品質が劣化する。そして、その信号振幅が小さくなってしまう。そのために、終端抵抗から遠い距離に配置される素子基板では、画像データ信号とクロック信号とで信号振幅に差が生じてしまう。信号振幅が小さくなるとこれを受信する受信回路で増幅後のシングルエンド信号の立ち上がり及び立ち下がりが鈍ってしまう。従って、画像データ信号とクロック信号の振幅に差が生じると、受信回路での増幅後のシングルエンド信号の立ち上がり及び立ち下がりに差が生じてくる。

【0006】

図１３は従来のフルライン記録ヘッドに実装される複数の素子基板に備えられた受信回路で増幅後の画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）のシングルエンド波形を示した図である。

【0007】

図１３から分かるように、終端抵抗から近い距離にある素子基板１０１−１では、画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の振幅に差がないため、受信回路で増幅後のシングルエンド波形の立ち上がり及び立ち下がりに差は生じない。これに対して、終端抵抗から遠い距離にある素子基板１０１−４では、画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の振幅に差が生じる。このため、受信回路で増幅後のシングルエンド波形の立ち上がり及び立ち下がりに差が生じてくる。これによって、画像データ信号とクロック信号のＳｅｔｕｐ／Ｈｏｌｄタイムのマージンが低下してしまい、素子基板が正しいデータ信号を受信できなくなるという問題が生じてしまう。

【0008】

本発明は上記従来例に鑑みてなされたもので、１対１接続の信号と１対多接続の信号の波形品質を揃え、Ｓｅｔｕｐ／Ｈｏｌｄタイムに十分なマージンを確保することが可能な素子基体、フルライン記録ヘッド、及び記録装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために本発明の素子基体は次のような構成からなる。

【0010】

即ち、第１の信号線対を介して伝送される第１の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第１の増幅回路と、第２の信号線対を介して伝送される第２の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第２の増幅回路と、前記第１の増幅回路で変換されたシングルエンド信号と前記第２の増幅回路で変換されたシングルエンド信号とに基づいて動作する駆動素子と、前記第１の増幅回路の増幅率を外部からの第１の制御信号に基づいて変化させるよう制御する第１の制御回路とを有する第１の素子基板と、第３の信号線対を介して伝送される第３の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第３の増幅回路と、第４の信号線対を介して伝送される第４の差動信号をカレントミラー回路により増幅してシングルエンド信号に変換する第４の増幅回路と、前記第３の増幅回路で変換されたシングルエンド信号と前記第４の増幅回路で変換されたシングルエンド信号とに基づいて動作する駆動素子と、前記第３の増幅回路の増幅率を外部からの第２の制御信号に基づいて変化させるよう制御する第２の制御回路とを有する第２の素子基板とを有することを特徴とする。

【0011】

また本発明を別の側面から見れば、上記構成の素子基体を用い、前記駆動素子を複数それぞれ、記録素子とし、前記第１の差動信号及び前記第３の差動信号をクロック信号に用い、前記第２の差動信号及び前記第４の差動信号を画像データ信号に用い、前記複数の記録素子により、記録媒体の幅に対応した記録幅で記録を行う記録ヘッドを構成することを特徴とするフルライン記録ヘッドを備える。

【0012】

また本発明を別の側面から見れば、上記構成のフルライン記録ヘッド、特にインクジェット方式に従ってインクを吐出して記録を行うインクジェット記録ヘッドを用いた記録装置を備える。

【発明の効果】

【0013】

従って本発明によれば、差動信号を入力して増幅する増幅回路の増幅率を変化させることにより、１対１接続の信号と１対多接続の信号の波形品質を揃えられるので、各信号のＳｅｔｕｐ／Ｈｏｌｄタイムに十分なマージンを確保することができる。これにより、どの素子基板も正しいデータ信号を受信することができ、良好な動作を達成することができる。

【図面の簡単な説明】

【0014】

【図1】本発明の代表的な実施例であるインクジェット記録装置の内部構成を示す概略側断面図である。

【図2】図１に示す記録装置における片面記録時の動作を説明するための図である。

【図3】図１に示す記録装置における両面記録時の動作を説明するための図である。

【図4】フルライン記録ヘッドの斜視図である。

【図5】フルライン記録ヘッドの分解斜視図である。

【図6】１つの素子基板の構成を示す斜視図及び断面図である。

【図7】実施例１に従う、プリント配線板に実装される４つの素子基板の回路レイアウトとその配線を示す図である。

【図8】信号の振幅のシミュレーション結果を説明する図である。

【図9】第１、第２の受信回路の回路構成例を示す図である。

【図10】第１、第２の受信回路の増幅率を説明する図である。

【図11】第１、第２の受信回路で増幅された信号を説明する図である。

【図12】実施例２に従う、プリント配線板に実装される４つの素子基板の回路レイアウトとその配線を示す図である。

【図13】従来のフルライン記録ヘッドに実装される複数の素子基板に備えられた受信回路で増幅後の画像データ信号とクロック信号のシングルエンド波形を示した図である。

【発明を実施するための形態】

【0015】

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、既に説明した部分には同一符号を付し重複説明を省略する。

【0016】

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。また人間が視覚で知覚し得るように顕在化したものであるか否かを問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

【0017】

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

【0018】

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

【0019】

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

【0020】

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

【0021】

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（built-in）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

【0022】

次に、インクジェット記録装置の実施例について説明する。この記録装置は、ロール状に巻かれた連続シート（記録媒体）を使用し、片面記録及び両面記録の両方に対応した高速ラインプリンタであり。例えば、プリントラボ等における大量枚数のプリント分野に適している。

【0023】

図１は本発明の代表的な実施例であるインクジェット記録装置（以下、記録装置）の内部概略構成を示す側断面図である。装置内部は大きくは、シート供給部１、デカール部２、斜行矯正部３、記録部４、クリーニング部（不図示）、検査部５、カッタ部６、情報記録部７、乾燥部８、シート巻取部９、排出搬送部１０、ソータ部１１、排出トレイ１２、制御部１３などに分けられる。シートは、図中の実線で示したシート搬送経路に沿ってローラ対やベルトからなる搬送機構で搬送され、各ユニットで処理がなされる。

【0024】

シート供給部１はロール状に巻かれた連続シートを収納して供給するユニットである。シート供給部１は、２つのロールＲ１、Ｒ２を収納することが可能であり、択一的にシートを引き出して供給する構成となっている。なお、収納可能なロールは２つであることに限定はされず、１つ、あるいは３つ以上を収納するものであってもよい。デカール部２は、シート供給部１から供給されたシートのカール（反り）を軽減させるユニットである。デカール部２では、１つの駆動ローラに対して２つのピンチローラを用いて、カールの逆向きの反りを与えるようにシートを湾曲させてしごくことでカールを軽減させる。斜行矯正部３は、デカール部２を通過したシートの斜行（本来の進行方向に対する傾き）を矯正するユニットである。基準となる側のシート端部をガイド部材に押し付けることにより、シートの斜行が矯正される。

【0025】

記録部４は、搬送されるシートに対して記録ヘッド部１４によりシートの上に画像を形成するユニットである。記録部４は、シートを搬送する複数の搬送ローラも備えている。記録ヘッド部１４は、使用が想定されるシートの最大幅をカバーする範囲でインクジェット方式のノズル列が形成されたフルライン記録ヘッド（インクジェット記録ヘッド）を有する。記録ヘッド部１４は、複数の記録ヘッドがシートの搬送方向に沿って平行に配置されている。この実施例ではＫ（ブラック）、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロ）の４色に対応した４つの記録ヘッドを有する。記録ヘッドの並び順はシート搬送上流側から、Ｋ、Ｃ、Ｍ、Ｙとなっている。なお、インク色数及び記録ヘッドの数は４つには限定はされない。また、インクジェット方式としては、発熱素子を用いた方式、ピエゾ素子を用いた方式、静電素子を用いた方式、ＭＥＭＳ素子を用いた方式等を採用することができる。各色のインクは、インクタンクからそれぞれインクチューブを介して記録ヘッド部１４に供給される。

【0026】

検査部５は、記録部４でシートに記録された検査パターンや画像を光学的に読み取って、記録ヘッドのノズルの状態、シート搬送状態、画像位置等を検査するユニットである。検査部５は実際に画像を読み取り画像データを生成するスキャナ部と読み取った画像を解析して記録部４へ解析結果を返す画像解析部より構成されている。検査部５はＣＣＤラインセンサであり、シート搬送方向と垂直な方向にセンサが並べられている。

【0027】

なお、上述のように図１に示した記録装置は、片面記録及び両面記録の両方に対応しているが、図２と図３とはそれぞれ、図１に示す記録装置において片面記録時の動作と両面記録時の動作を説明するための図である。

【0028】

図４は記録ヘッド部１４に搭載されるフルライン記録ヘッド１００と記録媒体８００の搬送方向の関係を示した図である。

【0029】

記録動作を行う際には、フルライン記録ヘッド１００は記録装置に固定されており、記録媒体８００が搬送され、素子基板１０１に設けられた複数の吐出口７０６からインクが吐出され、記録媒体８００に画像が形成される。

【0030】

この図から分かるように、この例では、フルライン記録ヘッド１００は４つの素子基板１０１を実装して構成されてる。

【0031】

図５はフルライン記録ヘッドの分解斜視図である。

【0032】

フルライン記録ヘッド１００は４つの素子基板１０１−１、１０１−２、１０１−３、１０１−４、支持部材５０１、プリント配線板１１０、インク供給部材５０２等を備えている。図５に示すように、フルライン記録ヘッド１００には４つの素子基板が千鳥状に配置されている。なお、搭載する素子基板１０１の数を増やすことでさらに記録幅の長い記録ヘッドを構成することが可能である。また、４つの素子基板を個別的に特定せずに説明する場合には、単に素子基板１０１として言及する。

【0033】

図５から分かるように、プリント配線板１１０は基本的には矩形形状、素子基板１０１は矩形形状をしている。そして、素子基板１０１の長手方向に複数の吐出口７０６が配列される。また、素子基板１０１の長手方向。つまり、複数の吐出口の配列方向がプリント配線板１１０の長手方向となるように配置される。

【0034】

図６は１つの素子基板の構造を示す斜視図と断面図である。

【0035】

素子基板はインクを吐出するために用いられ、図６（ｂ）の断面図が示すように、厚さ０．０５〜０．６２５ｍｍのＳｉ基板７０１に長溝状のインク供給口７０２がウェットエッチングやドライエッチング等によって高精度に形成されている。

【0036】

Ｓｉ基板７０１の表面には、インク供給口７０２を挟んで記録素子である複数のヒータ７０３と、所定位置のヒータ７０３を所定時間駆動するための駆動回路が成膜技術によって形成されている。また、図６（ａ）の斜視図が示すように、素子基板１０１の長手方向両端部には、プリント配線板１１０と電気的に接続するための入力端子７０４が形成されている。また、Ｓｉ基板７０１の上には樹脂材料でできた吐出口形成部材７０５が形成され、ヒータ７０３に対応する複数の吐出口７０６と、それに連通するインク貯蔵室７０７がフォトリソグラフィー技術によって形成されている。

【0037】

再び図５を参照して説明すると、支持部材５０１は、素子基板１０１を支持固定するための部材であり、例えば、厚さ０．５〜１０ｍｍのアルミナ（Ａｌ₂０₃）で形成されている。なお、支持部材５０１の材料はアルミナに限られることはなく、素子基板１０１と同等の線膨張率を有し、剛性の高い材料で形成されていても良い。これらの材料としては、例えば、シリコン（Ｓｉ）、窒化アルミニウム（ＡｌＮ）、ジルコニア、窒化珪素（Ｓｉ₃Ｎ₄）、炭化珪素（ＳｉＣ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などが挙げられる。

【0038】

支持部材５０１には素子基板１０１のインク供給口７０２に対応する位置にインク供給口５０３が形成されており、素子基板１０１が接着剤によって支持部材５０１に位置精度良く接着固定される。

【0039】

プリント配線板１１０は、素子基板１０１に対して、インクを吐出するための電気信号および電源電圧を伝送、供給するための部材であり、例えば、基材の両面に配線が形成され、表層が保護フィルムで覆われた二層構造のフレキシブル基板が使用されている。

【0040】

プリント配線板１１０は図５に示すように素子基板１０１を実装するための開口部５０４が形成されており、素子基板１０１の入力端子７０４に対応する端子５０５と記録装置本体からの電気信号を受け取るための端子５０６（例えばコネクタ）とを有している。

【0041】

プリント配線板１１０は、支持部材５０１の素子基板１０１が接着される面と同一面に、接着剤によって接着固定される。また、開口部５０４と素子基板１０１の隙間は封止剤で封止されている。また、プリント配線板１１０の端子５０５と素子基板１０１の入力端子７０４とが、金ワイヤーを用いたワイヤーボンディング技術等によって電気的に接続され、電気接続部は封止剤で封止される。また、プリント配線板１１０は本体との電気接続を容易に行えるよう、支持部材５０１の両側面で折り曲げられ、固定される。

【0042】

インク供給部材５０２は、インクタンクから素子基板１０１にインクを供給するための部品であり、例えば、樹脂材料を用いた射出成形によって形成されている。インク供給部材５０２には、複数の素子基板１０１にインクを供給するインク貯蔵室５０７が形成されている。インク貯蔵室５０７には、インクタンクからインク供給チューブを介し、開口部５０８からインクが導入される。インク供給部材５０２は支持部材５０１と接合される。

【0043】

次に、上記構成の記録装置に搭載するフルライン記録ヘッドのいくつかの実施例について説明する。

【実施例1】

【0044】

図７はプリント配線板１１０に実装された４つの素子基板とその配線を回路レイアウト図である。

【0045】

図７に示されているように、プリント配線板１１０には４つの素子基板１０１が配置される。また、プリント配線板１１０には、クロック信号（ＣＬＫ）を供給するための第１の信号線対１０６と、画像データ信号（ＤＡＴＡ）を供給するための４組の第２の信号線対１０７が配線されている。なお、プリント配線板１１０には複数の素子基板を配置し実装するので、素子基体とも呼ばれる。

【0046】

第１の信号線対１０６は各素子基板で共通の信号であるため、プリント配線板の配線スペースの観点から１対多接続である。これに対して、４組の第２の信号線対１０７は各素子基板で個別の信号が使用されるために１対１接続である。第１の信号線対１０６は終端抵抗１０８−１にて終端が行われている。また、第２の信号線対１０７は、終端抵抗１０８−２、１０８−３、１０８−４、１０８−５にて終端が行われている。プリント配線板１１０には、第１の信号線対１０６と４組の第２の信号線対１０７とを接続する端子１１３が備えられている。

【0047】

４つの素子基板は同じ構成を備えた回路である。以下、その構成について説明する。

【0048】

素子基板１０１は第１の受信回路１０２、第２の受信回路１０３、駆動回路１０４、制御回路１０５、制御端子１０９、端子（パッド）１１１、１１２を備えている。駆動回路１０４は、クロック信号（ＣＬＫ：第１の信号）を入力するための第１入力部と画像データ信号（ＤＡＴＡ：第２の信号）を入力するための第２入力部とを備えている。駆動回路１０４は、第１の信号と第２の信号に基づいて記録素子を駆動する。第１の受信回路１０２と第２の受信回路１０３は、ある増幅率を持つ差動増幅回路で構成されており、小振幅（例えば、３５０ｍＶ）の差動信号を増幅し大振幅（例えば、３．３Ｖ）のシングルエンド信号に変換する。図７では、４つの素子基板それぞれでの増幅率をｇｍ１、ｇｍ２、ｇｍ３、ｇｍ４と記載している。

【0049】

制御回路１０５は、制御端子１０９に入力した２ビットの信号に基づいて、第１の受信回路１０２の増幅率を設定する。例えば、制御端子１０９から入力した信号の論理レベルが２ビットともロウレベルのときには第１の受信回路１０２の増幅率を最も低く設定する（第１の段階）。また、２ビットのうちＬＳＢがハイレベルでＭＳＢがロウレベルのときには第１の受信回路１０２の増幅率を２番目に低く設定する（第２段階）。さらに、ＬＳＢがロウレベルでＭＳＢがハイレベルのときには第１の受信回路１０２の増幅率を２番目に高く設定する（第３段階）。またさらに、２ビットともハイレベルのときに第１の受信回路１０２の増幅率を最も高く設定する（第４段階）。このように制御回路１０５は制御端子１０９に入力される信号に応じて第１の受信回路１０２の増幅率を４段階で設定することができる。制御回路１０５は、別の表現をするならば、第１の受信回路１０２の増幅率を定める設定回路ともいえる。

【0050】

１対多接続を行うクロック信号（ＣＬＫ）を供給する第１の信号線対１０６は複数（ここでは４個）の素子基板１０１が接続されているため、信号の多重反射が起き、波形品質が劣化し信号の振幅が小さくなる。また、この多重反射による波形品質の劣化は終端抵抗１０８−１からの距離が遠くなるにつれ大きくなっていく。

【0051】

従って、図７に示すレイアウトから分かるように、素子基板１０１−１、１０１−２、１０１−３、１０１−４の順に、クロック信号の波形品質が劣化する。

【0052】

図８は画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の振幅のシミュレーション結果を示した図である。

【0053】

図８に示すように、素子基板１０１−１は終端抵抗１０８−１に距離が近いため、クロック信号（ＣＬＫ）の波形品質Ｃ１は良好であり画像データ信号（ＤＡＴＡ）と振幅が一致している。これに対して、終端抵抗１０８−１からの距離が最も遠い素子基板１０１−４では、素子基板１０１−１、１０１−２、１０１−３の反射の影響を受けるために、クロック信号（ＣＬＫ）の波形品質Ｃ４が最も劣化し、信号の振幅が最も小さくなってしまう。これに対して、１対１接続を行う４組の第２の信号線対１０７それぞれにより供給される画像データ信号（ＤＡＴＡ）は各素子基板に終端抵抗が接続されており、多重反射が起きないためいずれの素子基板においても波形品質Ｄ１〜Ｄ４が良好である。このような理由から終端抵抗１０８−１からの距離が遠い素子基板においては、画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の振幅に差が生じてくる。

【0054】

前述のように、４つの素子基板の制御回路１０５の制御端子１０９には２ビットの制御信号が外部から（例えば、記録装置の本体部から）入力される。この制御信号の値は、４つの素子基板で互いに異なって設定することが可能である。

【0055】

図７では素子基板１０１−１の制御端子１０９には信号値“００”、素子基板１０１−２の制御端子１０９には信号値“０１”、素子基板１０１−３の制御端子１０９には信号値“１０”、素子基板１０１−４の制御端子１０９には信号値“１１”が供給される。これら２ビット値の最初の値がＭＳＢ、最後の値がＬＳＢである。また、これらの信号値であるため、信号がハイレベルであればその値は“１”を表わし、ロウレベルであればその値は“０”を示す。

【0056】

従って、素子基板１０１−１の第１の受信回路１０２の増幅率ｇｍ１は第１の段階に、素子基板１０１−２の第１の受信回路１０２の増幅率ｇｍ２は第２の段階に、素子基板１０１−３の第１の受信回路１０２の増幅率ｇｍ３は第３の段階に設定される。また、素子基板１０１−４の第１の受信回路１０２の増幅率ｇｍ４は第４の段階に設定される。このため、ｇｍ１＜ｇｍ２＜ｇｍ３＜ｇｍ４の関係が成立する。なお、いずれの素子基板の第２の受信回路１０３の増幅率は第１段階に設定されている。

【0057】

図９は第１、第２の受信回路の回路構成を示す図である。

【0058】

図９から分かるように、これらの受信回路は差動増幅回路、カレントミラー回路とバッファで構成される。ここで、トランジスタＭ１に流れる電流をＩＤ１、トランジスタＭ２に流れる電流をＩＤ２とすると、端子ｔ１に流れる電流はｎ（ＩＤ１−ＩＤ２）となる。ここで、ｎはカレントミラー比である。（ＩＤ１−ＩＤ２）の電流でバッファの入力である端子ｔ１を充放電することで、小振幅の差動信号から大振幅のシングルエンド信号に変換される。従って、この回路構成では、（ＩＤ１−ＩＤ２）の電流量でシングルエンド信号の立ち上がり及び立ち下がりの時間が決まる。

【0059】

なお、図９において、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８もトランジスタであり、ｎＩＤ１はトランジスタＭ５、Ｍ７に流れる電流、ｎＩＤ２はトランジスタＭ８に流れる電流である。

【0060】

特に詳細な説明はしなかったが、図７に図示する回路構成から明らかなように、画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）とは記録装置の本体側から低電圧差動信号（ＬＶＤＳ）として供給される。そして、各素子基板に備えられた第１、第２の受信回路に備えられた差動増幅回路で、これらの差動信号は、例えば、３．３Ｖの論理レベルをもつ論理信号に増幅される。

【0061】

図１０は差動振幅ΔＶｉｎとＩＤ１−ＩＤ２の電流量の関係を示す図である。

【0062】

図１０に示されるように、ＩＤ１−ＩＤ２の電流量はある範囲内で差動振幅ΔＶｉｎに線形であり、差動振幅ΔＶｉｎがある値以上になるとテール電流Ｉ_ssに飽和する。この線形範囲における傾きが受信回路の増幅率ｇｍである。第１、第２受信回路１０２、１０３の増幅率ｇｍは、例えば、テール電流Ｉ_ssの値を変化させることで自由に設定することができる。

【0063】

図１０において、（ａ）で示す実線は増幅率が第１の段階に設定された素子基板１０１−４の第２の受信回路１０３の特性を示している。テール電流値はＩ_ss1に設定され、増幅率はＧｍ１となっている。また、（ｂ）で示す破線は増幅率が第４の段階に設定された素子基板１０１−４の第１の受信回路１０２の特性を示している。テール電流値はＩ_ss2に設定され、増幅率はＧｍ２となっている。

【0064】

素子基板１０１−４では前述した通り、画像データ信号（ＤＡＴＡ）は波形品質が良好であるが、クロック信号（ＣＬＫ）は波形品質が劣化し振幅が小さくなってしまう。ここで、素子基板１０１−４の第２の受信回路１０３が受信する画像データ信号（ＤＡＴＡ）の差動振幅をΔＶｄａｔａとしたときの、ＩＤ１−ＩＤ２をＩ_t1dataとする。また、素子基板１０１−４の第１の受信回路１０２が受信するクロック信号（ＣＬＫ）の差動振幅をΔＶｃｌｋとしたときの、ＩＤ１−ＩＤ２をＩ_t1clkとする。

【0065】

図１０を参照すると、第１の受信回路１０２の増幅率が第２の受信回路１０３の増幅率に比べ高く設定されていることが分かる。従って、たとえ画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の振幅に差が生じても、ＩＤ１−ＩＤ２の電流値は第１の受信回路１０２と第２の受信回路１０３で同一とすることができる。従って、図９に示した第１、第２の受信回路の端子ｔ１に流れる電流量が第１の受信回路１０２と第２の受信回路１０３で同じとなる。このため、シングルエンド信号の立ち上がりと立ち下がりの時間を画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）で一致させることができる。

【0066】

これにより、図１１に示すように、素子基板１０１−１と１０１−４とで画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）のそれぞれの受信回路での増幅後の波形品質を揃えることができる。このようにして、Ｓｅｔｕｐ／Ｈｏｌｄタイムのマージンを十分に確保することが可能となる。

【0067】

従って以上説明した実施例に従えば、終端抵抗からの距離が遠くなるにつれ素子基板の第１の受信回路の増幅率を高く設定していくことで、画像データ信号とクロック信号の受信回路での増幅後の波形品質を揃えることができる。これにより、各信号のＳｅｔｕｐ／Ｈｏｌｄタイムのマージンを十分に確保することができる。例えば、終端抵抗からの距離が最も遠い素子基板１０１−４では第１の受信回路の増幅率が最も高く設定されているため、たとえクロック信号の振幅が小さくなっても増幅後のクロック信号の波形品質は画像データ信号と揃えられる。その結果、各信号のＳｅｔｕｐ／Ｈｏｌｄタイムのマージンが十分に確保できる。

【実施例2】

【0068】

図１２は実施例２に従う、プリント配線板１１０に実装された４つの素子基板とその配線を回路レイアウト図である。この実施例においても、実施例１と同様に、プリント配線板１１０には同じ回路構成の４つの素子基板１０１が配置される。図１２において、実施例１と同じ構成要素や信号には同じ参照番号や同じ符号を付し、その説明は省略する。

【0069】

図７に示した実施例１の素子基板と異なる点は、各素子基板に２つの制御回路１０５−１、１０５−２とこれらに対応した制御端子１０９−１、１０９−２が設けられている点である。

【0070】

また、プリント配線板１１０の配線に着目すると、実施例１の配線と異なる点は、２組の第２の信号線対１０７が備えられ、画像データ信号（ＤＡＴＡ）も１対多接続とした２組の第２の信号線対１０７により供給される点である。このため、画像データ信号（ＤＡＴＡ）も複数の素子基板（ここでは２つ）に供給されるため、信号の多重反射が起き、波形品質が劣化し信号の振幅が小さくなる。また、この多重反射による波形品質の劣化は終端抵抗１０８−２または１０８−３からの距離が遠くなるにつれ大きくなっていく。

【0071】

制御回路１０５−１は、制御端子１０９−１に入力した２ビットの信号に基づいて、第１の受信回路１０２の増幅率を設定する。一方、制御回路１０５−２は、制御端子１０９−２に入力した１ビットの信号に基づいて、第２の受信回路１０３の増幅率を設定する。例えば、制御端子１０９−２から入力した信号の論理レベルが、ロウレベルのときには第２の受信回路１０３の増幅率を低く設定する（第１の段階）。また、制御端子１０９−２から入力した信号の論理レベルがハイレベルのときには第２の受信回路１０３の増幅率を高く設定する（第２の段階）。このように、制御回路１０５−２は制御端子１０９−２に入力される信号に応じて第２の受信回路１０３の増幅率を２段階で設定可能である。制御回路１０５−２は、別の表現をするならば、第２の受信回路１０３の増幅率を定める設定回路とも言える。

【0072】

図１２では、素子基板１０１−１の制御端子１０９−２には信号値“０”、素子基板１０１−２の制御端子１０９−２には信号値“１”、素子基板１０１−３の制御端子１０９−２には信号値“０”の制御信号が供給される。また、素子基板１０１−４の制御端子１０９−２には信号値“１”の制御信号が供給される。このようにして、素子基板１０１−１の第２の受信回路１０３の増幅率は第１の段階に、素子基板１０１−２の第２の受信回路１０３の増幅率は第２の段階にそれぞれ設定される。また、素子基板１０１−３の第２の受信回路１０３の増幅率は第１の段階に、素子基板１０１−４の第２の受信回路１０３の増幅率は第２の段階にそれぞれ設定される。

【0073】

以上のような構成により、終端抵抗からの距離が遠くなるにつれ素子基板の第１の受信回路だけでなく、第２の受信回路の増幅率も高く設定していくことができる。これにより、画像データ信号（ＤＡＴＡ）が１対多接続の信号線対により供給される場合でも、画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の各受信回路での増幅後の波形品質を揃えることができる。その結果、各信号のＳｅｔｕｐ／Ｈｏｌｄタイムのマージンを十分に確保することができる。

【0074】

例えば、終端抵抗からの距離が最も遠い素子基板１０１−２と１０１−４では第２の受信回路の増幅率が高く設定されるため、画像データ信号の振幅が小さくなっても、増幅後の画像データ信号の波形品質はクロック信号と揃うことになる。その結果、各信号のＳｅｔｕｐ／Ｈｏｌｄのタイムマージンを十分に確保できる。特に、実施例２は実施例１に比べ、第２の信号線対１０７も１対多接続であるため、プリント配線板１１０上の配線本数が低減できるという利点がある。

【0075】

以上、２つの実施例について説明したが、本発明はこれによって限定されるものではない。例えば、プリント配線板１１０に設けられる素子基板の数は４つであったが、この数に限定するものではなく、６あるいは８、１０等でも構わない。また、第１の受信回路１０２の増幅率の制御のために入力する制御信号のビット数は２であったが、この数に限定するものではなく、１あるいは３、４等でも構わない。また、終端抵抗１０８−１は素子基板外に配置されていたが、素子基板内に配置されていても構わない。

【0076】

さらに、以上説明した素子基板はインクジェット方式のフルライン記録ヘッドに用いられるとして説明したが、その素子基板そのものは、他のデバイスに適用されても良い。例えば、原稿画像の読取を行う読取ユニットや画像を表示する表示ユニット等にも適用可能である。その場合、駆動素子は記録素子ではなく、ＬＥＤやダイオード等の発光素子やＣＭＯＳセンサ等のセンサ素子等となる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】