特許 6246144 固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6246144

(24)【登録日】2017年11月24日

(45)【発行日】2017年12月13日

(54)【発明の名称】固体撮像装置

(51)【国際特許分類】

   H04N 5/374 20110101AFI20171204BHJP

   H04N 5/376 20110101ALI20171204BHJP

   H01L 27/146 20060101ALI20171204BHJP

【ＦＩ】

   H04N5/374

   H04N5/376

   H01L27/146 A

【請求項の数】18

【全頁数】17

(21)【出願番号】特願2015-27924(P2015-27924)

(22)【出願日】2015年2月16日

(65)【公開番号】特開2016-152456(P2016-152456A)

(43)【公開日】2016年8月22日

【審査請求日】2017年3月30日

【早期審査対象出願】

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100126240

【弁理士】

【氏名又は名称】阿部 琢磨

(74)【代理人】

【識別番号】100124442

【弁理士】

【氏名又は名称】黒岩 創吾

(72)【発明者】

【氏名】小林 昌弘

(72)【発明者】

【氏名】大貫 裕介

(72)【発明者】

【氏名】小泉 徹

【審査官】 粕谷 満成

(56)【参考文献】

【文献】 特開平１１−１７７０７６（ＪＰ，Ａ）

【文献】 特開２０１１−０６１５２１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ ５／３７４

Ｈ０４Ｎ ５／３７６

Ｈ０１Ｌ ２７／１４６

(57)【特許請求の範囲】

【請求項1】

光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するＦＤと、該ＦＤの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、
前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲートを駆動する複数の画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記画素トランジスタのゲート駆動線のうち、前記第１の転送トランジスタのゲート駆動線が前記光電変換部に対して近接するように配されており、
前記第１の転送トランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線とは、近接して配されていないことを特徴とする固体撮像装置。

【請求項2】

前記固体撮像装置は、表面照射型であることを特徴とする請求項１に記載の固体撮像装置。

【請求項3】

前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１または２に記載の固体撮像装置。

【請求項4】

前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１から３のいずれかに記載の固体撮像装置。

【請求項5】

前記画素トランジスタとして前記光電変換部に蓄積された電荷を排出するオーバーフロートランジスタを更に有し、
前記オーバーフロートランジスタのゲート駆動線は、前記画素の行方向に延在するように前記画素トランジスタのゲート駆動線と同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記オーバーフロートランジスタのゲート駆動線が前記光電変換部に対して近接するように配されていることを特徴とする請求項１から３のいずれかに記載の固体撮像装置。

【請求項6】

前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線とは近接して配されていないことを特徴とする請求項５に記載の固体撮像装置。

【請求項7】

前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項５または６に記載の固体撮像装置。

【請求項8】

前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項５から７のいずれかに記載の固体撮像装置。

【請求項9】

前記オーバーフロートランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線とは近接して配されていないことを特徴とする請求項５から８のいずれかに記載の固体撮像装置。

【請求項10】

光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するフローティングディフュージョンと、該フローティングディフュージョンの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、
前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記第１の転送トランジスタ以外の前記画素トランジスタのゲート駆動線と、該第１の転送トランジスタ以外の画素トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする固体撮像装置。

【請求項11】

前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１０に記載の固体撮像装置。

【請求項12】

前記第１の転送トランジスタのゲート駆動線と、前記第２の転送トランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１０または１１に記載の固体撮像装置。

【請求項13】

前記画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、前記第１の転送トランジスタのゲート駆動線と前記第２の転送トランジスタのゲート駆動線との配線距離であることを特徴とする請求項１０から１２のいずれかに記載の固体撮像装置。

【請求項14】

前記画素トランジスタとして前記光電変換部に蓄積された電荷を排出するオーバーフロートランジスタを更に有し、
前記オーバーフロートランジスタのゲート駆動線は、前記画素の行方向に延在するように前記画素トランジスタのゲート駆動線と同一の配線層に設けられ、
前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記オーバーフロートランジスタのゲート駆動線と、該オーバーフロートランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする請求項１０から１３のいずれかに記載の固体撮像装置。

【請求項15】

前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、前記リセットトランジスタのゲート駆動線が配されていることを特徴とする請求項１４に記載の固体撮像装置。

【請求項16】

前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との間には、行選択トランジスタのゲート駆動線、電源線、接地線のいずれかが配されていることを特徴とする請求項１４または１５に記載の固体撮像装置。

【請求項17】

前記画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、前記第１の転送トランジスタのゲート駆動線と前記オーバーフロートランジスタのゲート駆動線との配線距離であることを特徴とする請求項１４から１６のいずれかに記載の固体撮像装置。

【請求項18】

前記画素トランジスタのゲート駆動線は、前記電荷蓄積部の上部に配されていることを特徴とする請求項１から１７のいずれかに記載の固体撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、固体撮像装置の駆動線の配置に関する。

【背景技術】

【0002】

近年、低消費電力や高速読み出しに適したＣＭＯＳイメージセンサを使用したデジタルビデオカメラやデジタルカメラなどの撮像装置が広く一般に普及している。光電変換部を含む画素が行及び列方向に複数配置されたＣＭＯＳイメージセンサにおいて、グローバル電子シャッタといわれる全画素で同時に露光開始と露光終了を電子的に制御する構成が提案されている（特許文献１）。

【0003】

しかしながら、グローバル電子シャッタを採用した場合に生じる画質の劣化を抑制するためには、画素トランジスタの駆動線の配置まで考慮しなければならないことを本発明者らは見出した。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第１１／０４３４３２号

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る固体撮像装置は、光電変換部と、該光電変換部の電荷を転送する第１の転送トランジスタと、該第１の転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、該電荷蓄積部から電荷を転送する第２の転送トランジスタと、該第２の転送トランジスタにより転送された電荷を蓄積するフローティングディフュージョンと、該フローティングディフュージョンの電位をリセットするリセットトランジスタと、を有する画素が行列状に複数配置された撮像領域を有する固体撮像装置であって、前記第１の転送トランジスタと、前記第２の転送トランジスタと、前記リセットトランジスタとを含む画素トランジスタのゲート駆動線が、前記画素の行方向に延在するように、同一の配線層に設けられ、前記画素の各行に対応して設けられているｎ−１行、ｎ行、ｎ＋１行の駆動配線について、前記第１の転送トランジスタのゲート駆動線と、該第１の転送トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計が、前記第１の転送トランジスタ以外の前記画素トランジスタのゲート駆動線と、該第１の転送トランジスタ以外の画素トランジスタのゲート駆動線の両側に配置された前記画素トランジスタのゲート駆動線との配線距離の合計よりも大きくなるように配されていることを特徴とする。

【発明の効果】

【0007】

本発明によれば、グローバル電子シャッタ動作を行う場合に生じうる画質の劣化を抑制することが可能な固体撮像装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の実施形態１における画素平面図

【図2】本発明の実施形態１における画素断面図

【図3】本発明の実施形態１における画素回路図

【図4】本発明の実施形態１における駆動タイミング図

【図5】本発明の実施形態２における画素平面図

【図6】本発明の実施形態２、３、４における画素断面図

【図7】本発明の実施形態２、３、４における画素回路図

【図8】本発明の実施形態２、３、４における駆動タイミング図

【図9】本発明の実施形態３における画素平面図

【図10】本発明の実施形態４における画素平面図

【図11】本発明の実施形態１に係る駆動配線の配置例に関する模式図

【図12】配線距離の説明図

【図13】本発明の実施形態２に係る駆動配線の配置例に関する模式図

【図14】本発明の実施形態３に係る駆動配線の配置例に関する模式図

【発明を実施するための形態】

【0009】

〔実施形態１〕
本発明の実施形態１について、図１から図４および図１１を用いて説明する。図１は３×３の行列状に複数配置された画素の平面図である。図２は図１中のＡ点からＢ点に沿った部分の画素断面図である。図３は図１に対応した３行３列分の画素の等価回路図である。図４は本実施形態の固体撮像装置を動作させるための駆動タイミング図である。同一の部材については各図で同様の符号を付している。以下では、信号電荷として電子を用いる構成を例示するが、信号電荷として正孔を用いることも可能である。正孔を信号電荷として用いる場合には、信号電荷が電子の場合に対して各半導体領域の導電型を逆の導電型にすればよい。

【0010】

図３において、画素Ｐ１には、光電変換部１の電荷を転送する第１の転送トランジスタ１４、第１の転送トランジスタ１４により転送された電荷を蓄積する電荷蓄積部３が設けられている。また、電荷蓄積部３から電荷を転送する第２の転送トランジスタ１５が設けられている。さらに、第２の転送トランジスタ１５により転送された電荷を蓄積するフローティングディフュージョン６（以下、「ＦＤ６」という。）、ＦＤ６の電位をリセットするリセットトランジスタ１６、ソースフォロワトランジスタ１７、行選択トランジスタ１８が設けられている。

【0011】

各画素Ｐ１は画素出力部２２を介して垂直出力線Ｖｏｕｔに接続されている。符号２０は電源であり、符号２１は接地である。本実施形態では、光電変換部１からの電荷排出は埋め込み層９を介して半導体基板７へ行う、Ｖｅｒｔｉｃａｌ Ｏｖｅｒｆｌｏｗ Ｄｒａｉｎ（以下ＶＯＦＤ）と呼ばれる構成をとっている。

【0012】

図２は、図１中のＡ点からＢ点に沿った部分の画素断面図である。ｎ型の半導体基板７の上に、ｐ型の埋め込み層９とｐ型のウエル８が設けられている。ｎ型とｐ型からなる光電変換部１の上には表面保護層２が設けられており、いわゆる埋め込み型フォトダイオードが構成されている。ｎ型の電荷蓄積部３の上にはｐ型の表面保護層４が設けられている。

【0013】

また、電荷蓄積部３の下部には、ｐ型の空乏化抑制部５が設けられており、空乏化抑制部５は、ウエル８よりも高濃度の半導体からなる。

【0014】

第１の転送トランジスタ１４のゲートであるＴＸ１に第１の転送トランジスタ１４がオンするパルスが供給されることにより、光電変換部１の電荷が電荷蓄積部３に転送される。
そして、第２の転送トランジスタ１５のゲートであるＴＸ２に、第２の転送トランジスタ１５がオンするパルスが供給されることにより、電荷蓄積部３に蓄積されていた電荷がＦＤ６に転送される。

【0015】

次に、図３および図４を用いて本実施形態に係る固体撮像装置の動作について説明する。図４においてローレベル（以下、Ｌレベル）で各トランジスタが非導通状態となり、ハイレベル（以下、Ｈレベル）で各トランジスタが導通状態となる。

【0016】

図３および図４において、ｐＴＸ１（ｎ）は第ｎ行目の第１の転送トランジスタ１４のゲート駆動線、ｐＴＸ２（ｎ）は第ｎ行目の第２の転送トランジスタ１５のゲート駆動線である。また、ｐＲＥＬ（ｎ）は第ｎ行目のリセットトランジスタ１６のゲート駆動線、ｐＳＥＬ（ｎ）は第ｎ行目の行選択トランジスタ１８のゲート駆動線である。各ゲート駆動線の名称の後に記載されている括弧書は画素の行数を意味する。

【0017】

図４の時刻ｔ０において、基板電位のレベルをＬレベルにすることにより、ＶＯＦＤがオフされ、光電変換部１において光電変換された電子の蓄積が開始される。

【0018】

次に、時刻ｔ１において、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１（ｎ−１）、ｐＴＸ１（ｎ）、ｐＴＸ１（ｎ＋１）のレベルをＨレベルにし、第１の転送トランジスタ１４をオンさせることで、電荷蓄積部３へ電子を転送する。所定の時間が経過した後に、第１の転送トランジスタ１４をオフにすることで、電荷蓄積部３への電子の転送を終了する。

【0019】

本実施形態では電荷蓄積部３を有するため、全画素の光電変換部１の信号電荷を同時に電荷蓄積部３へと転送することができる。これにより、全画素で同時に露光開始と露光終了を電子スイッチで制御するグローバル電子シャッタの動作を実現できる。

【0020】

次に、時刻ｔ２において、基板電位のレベルをＨレベルにすることで、光電変換部１と半導体基板７との間をパンチスルーさせ、半導体基板７へ電荷を排出させる。

【0021】

時刻ｔ０においてＶＯＦＤをオフしてから、時刻ｔ１において第１の転送トランジスタ１４をオンさせるまでの期間を適宜設定することで、任意の蓄積時間の画像を得られる。

【0022】

時刻ｔ０と時刻ｔ１との間で間欠的に、第１の転送トランジスタを複数回オンさせてもよい。複数回オンさせることで、転送動作１回あたりで扱う信号電荷が少なくなり、転送動作を容易にすることができる。複数回オンさせる場合は、時刻ｔ１は上記複数回のオン動作のうち最後のオンの時刻となる。

【0023】

次に、時刻ｔ３、ｔ４、ｔ５において第２の転送トランジスタ１５のゲート駆動線ｐＴＸ２のレベルを行順次でＨレベルにして、第２の転送トランジスタ１５をオンさせる。これにより、電荷蓄積部３からＦＤ６への信号電荷の転送が行われる。

【0024】

ＦＤ６以降の信号の転送方法は従来のＣＭＯＳイメージセンサの方法を適用できる。すなわち、ソースフォロワトランジスタ１７、行選択トランジスタ１８、画素出力部２２を介して、垂直信号線に信号が出力される。第２の転送トランジスタ１５をオンする前にノイズ成分の信号を垂直信号線に出力させてもよい。図３においては、行選択トランジスタ１８を設けているが、省かれた構成を採用してもよい。

【0025】

ここで各ゲート駆動線は、図４に示す各駆動パルスを伝達させるため、導電体により構成されており、導電体と導電体との間には、寄生容量が形成される。この寄生容量と、導電体の持つ電気抵抗とにより、導電体中を伝達する各駆動パルスには伝搬遅延が生じる。固体撮像装置の画素数が増大するほど、撮像領域が拡大するため、撮像領域内で伝搬遅延が小さい箇所と大きい箇所とが生じることとなる。この結果、撮像領域内で画素トランジスタの各ゲートへ入力される駆動パルスの動作タイミングがずれ、画像信号が光電変換部１にて蓄積されるタイミングにずれが生じる。この結果、画質に劣化が生じる場合がある。

【0026】

グローバル電子シャッタではない従来の行順次のシャッタ方式においては、画面内での蓄積タイミングのずれの方が相対的に大きく、蓄積タイミングの画面内でのずれは、画質において大きな問題とはならなかった。しかし、グローバル電子シャッタでは、行毎の蓄積タイミングのずれが生じにくいため、伝搬遅延により生じる蓄積タイミングのずれに起因した画質の劣化が撮像領域内で目立つようになる。特に、蓄積タイミングのずれは、蓄積時間が短いほど、蓄積時間に対するずれの割合が大きくなるため、ずれが目立ちやすくなり、蓄積時間を短くできない要因の１つともなり得る。

【0027】

グローバル電子シャッタにおける蓄積タイミングは、上述のとおり第１の転送トランジスタ１４により制御される。したがって、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１の寄生容量を低減し、伝搬遅延を小さくすることで、撮像領域内における蓄積タイミングのずれを小さくすることができる。このような寄生容量の影響は、複数の画素トランジスタのゲート駆動線が同一配線層内に設けられており、各ゲート駆動線が近接して配されている場合に顕著に生じる課題である。

【0028】

（ｐＴＸ１の配置）
次に、図１を用いて、ゲート駆動線ｐＴＸ１の寄生容量を低減させるための、画素トランジスタの駆動線の配置について説明する。

【0029】

図１には、光電変換部１等を構成する半導体領域、画素トランジスタのゲート電極、各半導体領域および各画素トランジスタのゲート電極等を電気的に接続する配線等が示されている。固体撮像装置においては、画素トランジスタの駆動線以外にも、電源線、接地電源線、垂直出力線などの配線が、複数層からなる配線層に適宜配置される。図１に示した画素トランジスタの駆動線は、同一の配線層に配されていることを示している。例えば、三層構成の配線層であれば、図１に示した画素トランジスタの駆動線は二層目の配線層に配される。

【0030】

図１では、第１の転送トランジスタ１４、第２の転送トランジスタ１５、リセットトランジスタ１６のゲート駆動線等が、撮像領域の行方向に延在するように、電荷蓄積部３の上に設けられている。また、これらのゲート駆動線は周期的な配置パターンで設けられている。

【0031】

ゲート駆動線ｐＴＸ１（ｎ）の近傍にはリセットトランジスタ１６のゲート駆動線ｐＲＥＳ（ｎ）のみを配置しており、第２の転送トランジスタ１５のゲート駆動線ｐＴＸ２（ｎ＋１）は遠くに配置されている。このような配置によれば、ｐＴＸ１（ｎ）は、ｐＴＸ１（ｎ）の両側に画素トランジスタのゲート駆動線が近接して配置されている場合に比べて、寄生容量を低減することが可能となる。

【0032】

図１１は、図１に示した駆動配線の配置を模式的に示した図である。各駆動配線間の距離はＤｘで表記している。

【0033】

ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、第１の転送トランジスタのゲート駆動線と、第１の転送トランジスタのゲート駆動線の両側に配置された画素トランジスタのゲート駆動線との配線距離の合計をＤＴＸ１_{Ｔｏｔａｌ}とする。

【0034】

同様に、第１の転送トランジスタ以外の画素トランジスタのゲート駆動線と、このゲート駆動線の両側に配置された画素トランジスタのゲート駆動線との配線距離の合計を以下のようにする。すなわち、第２の転送トランジスタに関しては、ＤＴＸ２_{Ｔｏｔａｌ}、リセットトランジスタに関しては、ＤＲＥＳ_{Ｔｏｔａｌ}、行選択トランジスタに関しては、ＤＳＥＬ_{Ｔｏｔａｌ}とする。

【0035】

この場合、ＤＴＸ１_{Ｔｏｔａｌ}は、ＤＴＸ２_{Ｔｏｔａｌ}、ＤＲＥＳ_{Ｔｏｔａｌ}、ＤＳＥＬ_{Ｔｏｔａｌ}、のいずれかよりも大きい値となる。

【0036】

図１１において、ｎ−１行、ｎ行、ｎ＋１行の駆動配線の間隔をＤ_１からＤ_１１とする。

【0037】

ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、ＤＴＸ１_{Ｔｏｔａｌ}は、Ｄ_１＋Ｄ_３＋Ｄ_６＋Ｄ_８＋Ｄ_９である。他方、ＤＲＥＳ_{Ｔｏｔａｌ}は、Ｄ_１＋Ｄ_２＋Ｄ_７＋Ｄ_８＋Ｄ_９＋Ｄ_１０である。また、ＤＳＥＬ_{Ｔｏｔａｌ}は、Ｄ_２＋Ｄ_４＋Ｄ_５＋Ｄ_７＋Ｄ_１０＋Ｄ_１１である。

【0038】

Ｄ_３とＤ_６は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１_{Ｔｏｔａｌ}は、ＤＲＥＳ_{Ｔｏｔａｌ}およびＤＳＥＬ_{Ｔｏｔａｌ}よりも大きい値となっている。なお、本願明細書において、駆動配線間の配線距離とは、図１２に示すように、例えば、ｐＴＸ１（ｎ）の端部とｐＲＥＳ（ｎ）の端部との距離で定義される。

【0039】

以上説明した構成によれば、ゲート駆動線ｐＴＸ１に生じる寄生容量を低減し、伝搬遅延を小さくすることで蓄積タイミングのずれを小さくすることができる。

【0040】

また、上記説明した駆動線の配置に関しては、表面照射型（ＦＳＩ：Ｆｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）のみならず、裏面照射型（ＢＳＩ：Ｂｒｏｎｔ Ｓｉｄｅ Ｉｌｌｕｍｉｎａｔｉｏｎ）にも適用することが可能である。すなわち、裏面照射型であっても、画素の各行に対応して各画素トランジスタの駆動線を配置することが想定されるため、その場合に上記説明した駆動線の配置例を適宜採用することができる。

【0041】

ところで、図１では表面照射型の画素平面図を示しており、表面照射型では、各画素トランジスタの各駆動線は光電変換部が形成されていない領域に配されるのが一般的である。たとえば、図１では、電荷蓄積部の上部に各画素トランジスタのゲート駆動線が配されている。したがって、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１の寄生容量を低減する目的で、駆動線のレイアウトを考えると、画素トランジスタのゲート駆動線のうち、ゲート駆動線ｐＴＸ１は、光電変換部１に近接して配置されることになる。この結果、ゲート駆動線ｐＴＸ１は、駆動線領域の端部に配置され、ゲート駆動線ｐＴＸ１は、駆動線領域において片側にのみ導電体が配置された構成となる。

【0042】

（ｐＴＸ１とｐＴＸ２の配置）
本実施形態においては、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させない構成としている。ここで、「近接させない」とは、ｐＴＸ１の両側のいずれにもｐＴＸ２が配置されていないことをいう。あるいは、ｐＴＸ１の片側にｐＴＸ２が配置されていた場合でも、ｐＴＸ１とｐＴＸ２との距離が、ｐＴＸ１の他方の片側に配置されている駆動線との距離よりも、例えば３倍以上離れていることをいう。

【0043】

ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させた場合の問題を以下に示す。

【0044】

ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とが容量結合していると、ゲート駆動線ｐＴＸ１のレベルを変更するタイミングで、ゲート駆動線ｐＴＸ２の電位にも変動が生じる。例えば、図４に示した時刻ｔ１において、ゲート駆動線ｐＴＸ２のレベルは本来Ｌレベルとなっているが、ゲート駆動線ｐＴＸ１をＬレベルからＨレベルの方向に変化させると、ゲート駆動線ＴＸ２の電位もＬレベルからＨレベルの方向へ変動する。これにより、電荷蓄積部３からＦＤ６へのポテンシャル障壁が低下するため、電荷蓄積部３の飽和信号量が低下することとなる。この電位変動の影響は、撮像領域内の寄生容量のばらつきにより変化するため、電荷蓄積部３の飽和信号量が撮像領域内でばらつく要因となってしまう。この現象は、ゲート駆動線ｐＴＸ１の動作を時刻ｔ０から時刻ｔ１の間で間欠的に複数回行う場合にはより顕著となる。

【0045】

ところで、例えばＮＭＯＳである第２の転送トランジスタ１５がオフの期間中に、ゲート駆動線ＴＸ２を負の電位に設定する場合がある。これにより、チャネル部分にホールを励起することができるため、電子が発生したとしても、電子とホールとの再結合によって暗電流を抑制することができる。この際に、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２が容量結合していると、ゲート駆動線ｐＴＸ１のレベルをＬレベルからＨレベルにするタイミングで、ゲート駆動線ｐＴＸ２の電位が高くなる方向に変動し、ホールの励起が不十分となりうる。この結果、暗電流の抑制が不十分になる可能性もある。

【0046】

そこで、本実施形態では、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２とを近接させないように配置されている。特に、図１および図１１では、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、画素トランジスタのゲート駆動線間における配線距離のうち、配線距離が最大となるのは、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＴＸ２との配線距離となっている。

【0047】

ところで、図４から理解されるように、第１の転送トランジスタをオンするタイミングでは、リセットトランジスタもオンになっており、ＬレベルからＨレベルになる方向にリセットトランジスタの電位変動が生じたとしても影響が生じにくい。そのため、ゲート駆動線ｐＲＥＳを、ゲート駆動線ｐＴＸ１に近接して配置することが可能である。

【0048】

また、ゲート駆動線ｐＲＥＳの代わりに、ゲート駆動線ｐＳＥＬをゲート駆動線ｐＴＸ１に近接して配置することも可能である。第１の転送トランジスタをオンするタイミングで、行選択トランジスタがオフであったとしても、定電流源がオフであれば、信号電荷の転送経路がなく、撮像領域内での信号のばらつきを生じさせないからである。

【0049】

さらに、ゲート駆動線ｐＲＥＳの代わりに、電源線や接地線をゲート駆動線ｐＴＸ１に近接して配置して、電位変動を抑制することも可能である。電源線や接地線は信号電荷の転送経路とは直接関係がなく、撮像領域内での信号ばらつきを生じさせないからである。

【0050】

本実施形態においては、ＦＤ６を各画素で個別に有する構成において説明を行ったが、複数の画素でＦＤ６を共有する画素の構成を採用してもよい。この場合でも第１の転送トランジスタのゲート駆動線ｐＴＸ１を上記のように配置することで、同様の効果を得ることができる。また、複数画素でＦＤ６を共有することで、駆動線の本数を減らすことも可能であるため、より第１の転送トランジスタのゲート駆動線ｐＴＸ１を他の駆動線から遠ざけることができ、寄生容量を低減することも可能である。

【0051】

〔実施形態２〕
本発明の実施形態２について、図５から図８および図１３を用いて説明する。先の実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。図５は本実施形態の固体撮像装置の３行３列分の画素平面図である。図６は図５中のＣ点からＤ点に沿った部分の画素断面図である。図７は図５に対応した３行３列分の画素の等価回路図である。図８は本実施形態の固体撮像装置を動作させるための駆動タイミング図である。

【0052】

ＶＯＦＤの構成を採用せず、別途オーバーフロートランジスタが設けられていることが実施形態１と異なる点である。すなわち、図６および図７に示すように、オーバーフロートランジスタ１９が設けられ、オーバーフロートランジスタのゲートＯＦＧがオンされることにより、プラグ１２を通じて、電源２０に電荷が転送される構成となっている。

【0053】

図８にタイミングチャートを示す。時刻ｔ０において、オーバーフロートランジスタ１９のゲート駆動線ｐＯＦＧのレベルをＬレベルにすることで、オーバーフロートランジスタ１９をオフする。

【0054】

次に、時刻ｔ１において、第１の転送トランジスタ１４のゲート駆動線ｐＴＸ１のレベルをＨレベルにし、第１の転送トランジスタ１４をオンさせることで、電荷蓄積部３へ電子を転送する。所定の時間が経過した後に、第１の転送トランジスタ１４をオフにすることで、電荷蓄積部３への電子の転送を終了する。

【0055】

次に、時刻ｔ２において、ゲート駆動線ｐＯＦＧのレベルをＨレベルにすることで、オーバーフロートランジスタ１９をオンさせる。これにより、光電変換部１からオーバーフロードレインである電源２０へ電荷を排出させることができる。

【0056】

時刻ｔ０においてゲート駆動線ｐＯＦＧのレベルをＬレベルにしてから、時刻ｔ１において第１の転送トランジスタ１４をオン動作させるまでの期間を適宜設定することで、任意の蓄積時間の画像を得ることができる。

【0057】

図１３は、図５に示した駆動配線の配置を模式的に示した図である。ｎ−１行、ｎ行、ｎ＋１行の駆動配線の間隔をＤ_１からＤ_１２とする。なお、ｐＯＦＧ（ｎ−２）はｎ−２行目の画素に対応する駆動配線であるため、ｐＯＦＧ（ｎ−２）と隣り合う駆動線との間隔は、考慮に入れない。また、不図示であるが、ｐＯＦＧ（ｎ＋１）も、ｐＲＥＳ（ｎ＋２）およびｐＳＥＬ（ｎ＋２）の間に配置されているため、考慮にいれない。

【0058】

ここで、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１_{Ｔｏｔａｌ}は、Ｄ_１＋Ｄ_３＋Ｄ_８＋Ｄ_１０＋Ｄ_１１である。他方、ＤＲＥＳ_{Ｔｏｔａｌ}は、Ｄ_１＋Ｄ_２＋Ｄ_９＋Ｄ_１０＋Ｄ_１１である。また、ＤＳＥＬ_{Ｔｏｔａｌ}は、Ｄ_４＋Ｄ_５＋Ｄ_６＋Ｄ_７＋Ｄ_１２である。さらにＤＯＦＧ_{Ｔｏｔａｌ}は、Ｄ_２＋Ｄ_４＋Ｄ_７＋Ｄ_９である。

【0059】

Ｄ_３とＤ_８は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１_{Ｔｏｔａｌ}は、ＤＲＥＳ_{Ｔｏｔａｌ}、ＤＳＥＬ_{Ｔｏｔａｌ}、ＤＯＦＧ_{Ｔｏｔａｌ}よりも大きい値となる。このような構成によれば、ゲート駆動線ｐＴＸ１に生じる寄生容量を低減し、伝搬遅延を小さくすることで蓄積タイミングのずれを小さくすることができる。

【0060】

また、このような配線配置は、ｐＴＸ１とｐＴＸ２とを近接させないで配置されていると表現することも可能である。さらに、ｎ−１行、ｎ行、ｎ＋１行において、ｐＴＸ１とｐＴＸ２の距離は、画素トランジスタのゲート駆動線間における配線距離のうち、最大の配線距離と表現することも可能である。

【0061】

（ｐＴＸ１とｐＯＦＧの配置）
また、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧが容量結合している場合にも課題が生じうる。すなわち、図８の時刻ｔ１において、ゲート駆動線ｐＴＸ１のレベルをＬレベルからＨレベルにするタイミングでは、ゲート駆動線ｐＯＦＧのレベルはＬレベルとなっている。しかし、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧが容量結合している場合には、時刻ｔ１において、ＬレベルからＨレベルになる方向にゲート駆動線ｐＯＦＧの電位に変動が生じる。これにより、光電変換部１からオーバーフロードレインである電源２０へのポテンシャル障壁が低下し、光電変換部１から電源２０に電子が転送されて光電変換部１の飽和信号量が減少する可能性があり、撮像領域内でのばらつきの原因となる。

【0062】

したがって、図５および図１３に示すように、本実施形態では、同一の駆動配線領域において、ゲート駆動線ＴＸ１とゲート駆動線ＯＦＧを近接させないように、両駆動線間に駆動線ｐＲＥＳが設けられている。

【0063】

ところで、本実施形態では、オーバーフロートランジスタを採用し、実施形態１ではＶＯＦＤの構成を採用する。長波長側の感度を高める目的で深さが深い光電変換部１を採用すると、ＶＯＦＤでは電荷排出が困難となる。しかし、このような場合であっても、オーバーフロートランジスタを採用すれば、電荷排出を行うことができる。また、ＶＯＦＤでは、光電変換部１と半導体基板７とをパンチスルーさせるために埋め込み層９をある程度低濃度にしておく必要がある。これに対して、オーバーフロートランジスタを採用すれば、埋め込み層９を高濃度にすることも可能である。これにより、光電変換部１の感度向上や、電荷蓄積部３への転送効率向上を図ることが可能となる。

【0064】

他方、ＶＯＦＤの構成を取ることでオーバーフロートランジスタのゲートＯＦＧとゲート駆動線ｐＯＦＧがなくなるため、空いた領域を他の構成要素に振り分けることも可能となる。たとえば、光電変換部１の大きさを維持したままで、各駆動線が配置されている間隔を拡げることができ、第１の転送トランジスタのゲート駆動線ｐＴＸ１の寄生容量を実施形態１よりもさらに低減させることができる。また、光電変換部１の面積を増加させることで、光電変換部１の飽和電荷量を増大させたり、感度を高めたりすることができる。

【0065】

〔実施形態３〕
本発明の実施形態３について、図６、図７、図９、図１４を用いて説明する。上記実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。

【0066】

図９は本実施形態の固体撮像装置の３行３列分の画素平面図である。実施形態２と異なる点は、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２が設けられている位置である。

【0067】

図９において、画素トランジスタのゲート駆動線間における配線距離のうち配線距離が最大となるのは、ゲート駆動線ｐＴＸ１とゲート駆動線ｐＯＦＧとの配線距離となっている。このような配置とすることにより、ゲート駆動線ｐＴＸ１と他のゲート駆動線との寄生容量のみならず、ゲート駆動線ｐＯＦＧと他のゲート駆動線との寄生容量を低減することが可能である。

【0068】

グローバル電子シャッタにおける蓄積タイミングは、上述のとおりオーバーフロートランジスタ１９のゲートＯＦＧへの駆動パルスの入力によっても制御される。したがって、オーバーフロートランジスタ１９のゲート駆動線ｐＯＦＧの寄生容量を低減し、伝搬遅延を小さくすることで、蓄積タイミングのずれを小さくすることができる。

【0069】

本実施形態においては、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２とを近接させない構成としている。仮にこれらを近接して配置した場合、電荷蓄積部３の飽和信号量を減少させ、撮像領域内で電荷蓄積部３の飽和信号量をばらつかせる要因となる。

【0070】

また、ＮＭＯＳである第２の転送トランジスタ１５のゲート駆動線ＴＸ２がオフの期間中に、ゲート駆動線ＴＸ２を負の電位に設定する場合がある。これにより、チャネル部分にホールを励起し、電子とホールとの再結合を生じさせ、暗電流を抑制することができる。この際に、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２が容量結合していると、ゲート駆動線ｐＯＦＧのレベルをＬレベルからＨレベルにするタイミングで、ゲート駆動線ＴＸ２の電位が高くなる方向に変動する。この結果、暗電流の抑制が不十分になる可能性もある。

【0071】

そこで、同一の駆動配線領域において、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ２との間にリセットトランジスタのゲート駆動線ｐＲＥＳを配置している。ゲート駆動線ｐＲＥＳの代わりに、行選択トランジスタのゲート駆動線ｐＳＥＬ、電源線、接地線、などを配置してもよい。

【0072】

図１４は、図９に示した駆動配線の配置を模式的に示した図である。

【0073】

ここで、ｎ−１行、ｎ行、ｎ＋１行の駆動配線について、ＤＴＸ１_{Ｔｏｔａｌ}は、Ｄ_１＋Ｄ_３＋Ｄ_８＋Ｄ_１０＋Ｄ_１１＋Ｄ_１３である。他方、ＤＲＥＳ_{Ｔｏｔａｌ}は、Ｄ_１＋Ｄ_２＋Ｄ_９＋Ｄ_１０＋Ｄ_１１＋Ｄ_１２である。また、ＤＳＥＬ_{Ｔｏｔａｌ}は、Ｄ_４＋Ｄ_５＋Ｄ_６＋Ｄ_７＋Ｄ_１４である。さらに、ＤＴＸ２_{Ｔｏｔａｌ}は、Ｄ_２＋Ｄ_４＋Ｄ_７＋Ｄ_９＋Ｄ_１２＋Ｄ_１４である。

【0074】

Ｄ_３、Ｄ_８、Ｄ_１３は、他の配線間の間隔よりも例えば３倍以上も大きいため、ｎ−１行、ｎ行、ｎ＋１行において、ＤＴＸ１_{Ｔｏｔａｌ}は、ＤＲＥＳ_{Ｔｏｔａｌ}、ＤＳＥＬ_{Ｔｏｔａｌ}、ＤＴＸ２_{Ｔｏｔａｌ}よりも大きい値となる。

【0075】

また、上記の理由から、図１４においては、ｐＴＸ１とｐＯＦＧとは近接して配置されておらず、ｐＴＸ２とｐＯＦＧとは近接して配置されておらず、ｐＴＸ１とｐＴＸ２とは近接して配置されていない。

【0076】

さらに、ｐＯＦＧが光電変換部１に対して近接するように配された構成となっている。

【0077】

加えて、上記のように、ｐＴＸ１とｐＯＦＧの配線距離は、画素トランジスタのゲート駆動線間における配線距離のうち、最大の配線距離とした構成となっている。

【0078】

〔実施形態４〕
本発明の実施形態４について、図６から図８および図１０を用いて説明する。上記実施形態と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。

【0079】

図１０は本実施形態の固体撮像装置の３行３列分の画素平面図である。実施形態２および３と異なる点は、ゲート駆動線ｐＯＦＧの配線幅とゲート駆動線ｐＴＸ１の配線幅が、他の駆動線の配線幅よりも広くなっていることである。また、各駆動配線の配置場所も適宜変更している。

【0080】

導電体中を伝達する各駆動パルスの伝搬遅延は、寄生的な容量と導電体の持つ電気抵抗との積により表現される。したがって、電気抵抗を低減することで寄生容量を低減したのと同様の効果を得ることができる。すなわち、ゲート駆動線ｐＯＦＧの配線幅とゲート駆動線ｐＴＸ１の配線幅を広くすることで、伝搬遅延を小さくでき、蓄積タイミングのずれを小さくすることができる。

【0081】

本実施形態においては、ゲート駆動線ｐＯＦＧとゲート駆動線ｐＴＸ１の配線幅を共に広くしているが、どちらか一方のみを広くする構成としてもよい。また、いずれか一方をさらに広くする構成としてもよい。

【0082】

配線幅を広く構成した場合、駆動線が配置されない配線開口部分の幅を低減するか、または配線開口部分の幅を維持した上で各駆動線の配置間隔を短くする必要がある。そのため、寄生容量の低減効果と電気抵抗の低減効果とを考慮して、効果の高い構成をとるのが好ましい。

【符号の説明】

【0083】

１ 光電変換部
３ 電荷蓄積部
６ フローティングディフュージョン
９ 埋め込み層
１４ 第１の転送トランジスタ
１５ 第２の転送トランジスタ
１６ リセットトランジスタ
１７ ソースフォロワトランジスタ
１８ 行選択トランジスタ
１９ オーバーフロートランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】