特許 6246613 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6246613

(24)【登録日】2017年11月24日

(45)【発行日】2017年12月13日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20171204BHJP

   H01L 29/12 20060101ALI20171204BHJP

   H01L 29/739 20060101ALI20171204BHJP

   H01L 21/336 20060101ALI20171204BHJP

【ＦＩ】

   H01L29/78 652B

   H01L29/78 652T

   H01L29/78 653A

   H01L29/78 655A

   H01L29/78 652D

   H01L29/78 658A

【請求項の数】11

【全頁数】22

(21)【出願番号】特願2014-27937(P2014-27937)

(22)【出願日】2014年2月17日

(65)【公開番号】特開2015-153959(P2015-153959A)

(43)【公開日】2015年8月24日

【審査請求日】2016年8月26日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100088487

【弁理士】

【氏名又は名称】松山 允之

(72)【発明者】

【氏名】清水 達雄

(72)【発明者】

【氏名】飯島 良介

(72)【発明者】

【氏名】四戸 孝

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／００５９８１９（ＵＳ，Ａ１）

【文献】 特開２０１２−１８６３２４（ＪＰ，Ａ）

【文献】 特開２０１３−２１４６６０（ＪＰ，Ａ）

【文献】 特開２０１３−２５１４９４（ＪＰ，Ａ）

【文献】 国際公開第２０１３／００１７８２（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、
前記ＳｉＣ層に設けられるｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣの第２のＳｉＣ領域と、
前記ＳｉＣ層との間、および、前記第１のＳｉＣ領域との間にゲート絶縁膜を介して設けられるゲート電極と、
前記第２のＳｉＣ領域の上に設けられる第１の電極と、
前記半導体基板の前記ＳｉＣ層と反対側に設けられる第２の電極と、
を備える半導体装置。

【請求項2】

半導体基板と、
前記半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、
前記ＳｉＣ層に設けられるｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属の第２のＳｉＣ領域と、
前記ＳｉＣ層との間、および、前記第１のＳｉＣ領域との間にゲート絶縁膜を介して設けられるゲート電極と、
前記第２のＳｉＣ領域の上に設けられる第１の電極と、
前記半導体基板の前記ＳｉＣ層と反対側に設けられる第２の電極と、
を備え、
前記元素の前記第２のＳｉＣ領域中の濃度が、１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である半導体装置。

【請求項3】

半導体基板と、
前記半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、
前記ＳｉＣ層に設けられるｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属の第２のＳｉＣ領域と、
前記ＳｉＣ層との間、および、前記第１のＳｉＣ領域との間にゲート絶縁膜を介して設けられるゲート電極と、
前記第２のＳｉＣ領域の上に設けられる第１の電極と、
前記半導体基板の前記ＳｉＣ層と反対側に設けられる第２の電極と、
を備え、
前記第２のＳｉＣ領域のシート抵抗が、０．５Ω／□以下である半導体装置。

【請求項4】

半導体基板と、
前記半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、
前記ＳｉＣ層に設けられるｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属の第２のＳｉＣ領域と、
前記ＳｉＣ層との間、および、前記第１のＳｉＣ領域との間にゲート絶縁膜を介して設けられるゲート電極と、
前記第２のＳｉＣ領域の上に設けられる第１の電極と、
前記半導体基板の前記ＳｉＣ層と反対側に設けられる第２の電極と、
を備え、
前記第２のＳｉＣ領域の仕事関数が３．７ｅＶ以下である半導体装置。

【請求項5】

前記元素がＣａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）またはＹ（イットリウム）である請求項１ないし請求項４いずれか一項記載の半導体装置。

【請求項6】

前記ＳｉＣ層に設けられ、前記第１のＳｉＣ領域に接するｐ型の第３のＳｉＣ領域をさらに備え、前記第３のＳｉＣ領域の上に前記第１の電極が設けられる請求項１ないし請求項５いずれか一項記載の半導体装置。

【請求項7】

前記半導体基板がｎ型半導体である請求項１ないし請求項６いずれか一項記載の半導体装置。

【請求項8】

前記半導体基板がｐ型半導体である請求項１ないし請求項６いずれか一項記載の半導体装置。

【請求項9】

半導体基板の一方の側にｎ型のＳｉＣ層を形成し、
前記ＳｉＣ層にｐ型不純物をイオン注入してｐ型の第１のＳｉＣ領域を形成し、
前記ＳｉＣ層、前記第１のＳｉＣ領域の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に設けられるゲート電極を形成し、
前記第１のＳｉＣ領域に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入し、
前記元素をイオン注入した後に、熱処理を行い、前記元素が注入された前記第１のＳｉＣ領域を金属化して第２のＳｉＣ領域を形成し、
前記第２のＳｉＣ領域の上に第１の電極を形成し、
前記半導体基板の前記ＳｉＣ層と反対側に第２の電極を形成し、
前記第１のＳｉＣ領域に、ｐ型不純物をイオン注入してｐ型の第３のＳｉＣ領域を形成し、前記第３のＳｉＣ領域の上に前記第１の電極を形成する半導体装置の製造方法。

【請求項10】

半導体基板の一方の側にｎ型のＳｉＣ層を形成し、
前記ＳｉＣ層にｐ型不純物をイオン注入してｐ型の第１のＳｉＣ領域を形成し、
前記ＳｉＣ層、前記第１のＳｉＣ領域の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に設けられるゲート電極を形成し、
前記第１のＳｉＣ領域に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入し、
前記元素をイオン注入した後に、熱処理を行い、前記元素が注入された前記第１のＳｉＣ領域を金属化して第２のＳｉＣ領域を形成し、
前記第２のＳｉＣ領域の上に第１の電極を形成し、
前記半導体基板の前記ＳｉＣ層と反対側に第２の電極を形成し、
前記熱処理の前に、前記第１のＳｉＣ領域に、Ａｌ（アルミニウム）とＮ（窒素）をイオン注入してｐ型の第３のＳｉＣ領域を形成する半導体装置の製造方法。

【請求項11】

前記熱処理の前に、前記第１のＳｉＣ領域の前記元素をイオン注入する領域にＳｉ（シリコン）をイオン注入する請求項９又は請求項１０記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。

【0003】

ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のように、ＭＯＳ構造を備える半導体デバイスにおいて、オン抵抗を低減することが重要である。そこで、ソース領域（エミッタ領域）を金属化してソース領域（エミッタ領域）の寄生抵抗を低減することが考えられる。

【0004】

ソース領域（エミッタ領域）を金属化する場合、オン状態でのソース領域（エミッタ領域）とチャネル領域との、電子に対する障壁を低減することが、オン抵抗低減のために要求される。しかし、ＳｉＣはＳｉと比較してバンドギャップが大きく、伝導帯下端の真空位置から測定したポテンシャルエネルギー（電子親和力に相当）が小さい。このため、ソース領域（エミッタ領域）とチャネル領域との間の障壁が低くなるような仕事関数を備える適当な金属材料がないとされている。したがって、ソース領域（エミッタ領域）を金属化したデバイス構造を採用することが、Ｓｉの場合と比較して困難である。

【先行技術文献】

【非特許文献】

【0005】

【非特許文献1】森根他、「４Ｈ−ＳｉＣへのＭｇのイオン注入と注入層の評価」、第６０回応用物理学会春季学術講演会 講演予稿集（２０１３）

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、オン抵抗を低減した半導体装置およびその製造方法を提供することにある。

【課題を解決するための手段】

【0007】

実施形態の半導体装置は、半導体基板と、前記半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、前記ＳｉＣ層に設けられるｐ型の第１のＳｉＣ領域と、前記ｐ型の第１のＳｉＣ領域に設けられ、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属のＳｉＣの第２のＳｉＣ領域と、前記ＳｉＣ層との間、および、前記第１のＳｉＣ領域との間にゲート絶縁膜を介して設けられるゲート電極と、前記第２のＳｉＣ領域上に設けられる第１の電極と、前記半導体基板の前記ＳｉＣ層と反対側に設けられる第２の電極と、を備える。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態の半導体装置を示す模式断面図である。

【図2】第１の実施形態の半導体装置の製造方法を例示する工程フロー図である。

【図3】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図4】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図5】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図6】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図7】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図8】第１の実施形態の作用を示す図である。

【図9】第１の実施形態の作用を示す図である。

【図10】第２の実施形態の半導体装置の製造方法を例示する工程フロー図である。

【図11】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図12】第２の実施形態の作用を示す図である。

【図13】第３の実施形態の半導体装置の製造方法を例示する工程フロー図である。

【図14】第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【図15】第４の実施形態の半導体装置を示す模式断面図である。

【図16】第５の実施形態の半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

【0010】

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻および、ｐ^＋、ｐ、ｐ⁻の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

【0011】

（第１の実施形態）
本実施形態の半導体装置は、半導体基板と、半導体基板の一方の側に設けられるｎ型のＳｉＣ層と、半導体基板との間にｎ型のＳｉＣ層を介して設けられるｐ型の第１のＳｉＣ領域と、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有し、ｎ型のＳｉＣ層との間に第１のＳｉＣ領域を介して設けられ、第１のＳｉＣ領域と接する金属の第２のＳｉＣ領域と、ｎ型のＳｉＣ層との間、および、第１のＳｉＣ領域との間にゲート絶縁膜を介して設けられるゲート電極と、第２のＳｉＣ領域上に設けられる第１の電極と、半導体基板のｎ型のＳｉＣ層と反対側に設けられる第２の電極と、を備える。

【0012】

さらに、ｎ型のＳｉＣ層との間に第１のＳｉＣ領域を介して設けられ、第１のＳｉＣ領域に接するｐ型の第３のＳｉＣ領域を備え、第３のＳｉＣ領域上に第１の電極が設けられる。

【0013】

図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。

【0014】

このＭＯＳＦＥＴ１００は、第１と第２の面を有するｎ^＋型半導体のＳｉＣ基板（半導体基板）１２を備えている。このＳｉＣ基板１２は、例えば、不純物濃度１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。

【0015】

このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０^１５以上２×１０^１６ｃｍ^−３以下のｎ⁻型のＳｉＣ層（ドリフト層）１４が形成されている。ドリフト層１４の膜厚は、例えば５μｍ以上５０μｍ以下である。

【0016】

ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０^１５ｃｍ^−３以上１×１０^１７ｃｍ^−３以下のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐ型の第１のＳｉＣ領域（ｐウェル領域）１６は、ドリフト層１４に接する。

【0017】

ｐウェル領域１６の深さは、例えば０．６μｍ程度である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。

【0018】

ｐウェル領域１６の一部表面には、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８はｐウェル領域１６に接している。ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。

【0019】

また、ｐウェル領域１６の一部表面であって、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下のｐ^＋型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。ｐウェルコンタクト領域２０は、ｐウェル領域１６に接している。ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅く、例えば０．３μｍ程度である。

【0020】

ドリフト層１４およびｐウェル領域１６の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８は、ドリフト層１４およびｐウェル領域１６に接している。ゲート絶縁膜２８には、例えばＳｉＯ_２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。

【0021】

そして、ドリフト層１４との間、ｐウェル領域１６との間、および、ソース領域１８との間にゲート絶縁膜２８を介して、ゲート電極３０が設けられる。ゲート電極３０はゲート絶縁膜２８上に形成されている。ゲート電極３０には、例えば、ポリシリコン等が適用可能である。ゲート電極３０上には、例えば、ＳｉＯ_２膜で形成される層間絶縁膜３２が形成されている。

【0022】

ゲート電極下のソース領域１８とドリフト層１４とに挟まれる部分のｐウェル領域１６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。

【0023】

そして、ソース領域１８とｐウェルコンタクト領域２０上に、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）２４を備えている。ソース電極２４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。

【0024】

ソース電極２４は、例えば、Ｔｉ（チタン）のバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌ（アルミニウム）のメタル層２４ｂとで構成される。Ｔｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。

【0025】

また、ＳｉＣ基板１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のドレイン電極（第２の電極）３６が形成されている。ドレイン電極３６はＳｉＣ基板１２に電気的に接続される。

【0026】

ドレイン電極３６は、例えば、Ｎｉ（ニッケル）である。ドレイン電極３６の膜厚は、例えば、１μｍ以上１０μｍ以下である。

【0027】

なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）やＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。

【0028】

次に、本実施形態の半導体装置の製造方法について説明する。

【0029】

本実施形態の半導体装置の製造方法は、半導体基板の一方の側にｎ型のＳｉＣ層を形成し、ＳｉＣ層にｐ型不純物をイオン注入してｐ型の第１のＳｉＣ領域を形成し、ｎ型のＳｉＣ層、第１のＳｉＣ領域上にゲート絶縁膜を形成し、ゲート絶縁膜上に設けられるゲート電極を形成し、第１のＳｉＣ領域に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入し、上記元素をイオン注入した後に、熱処理を行い、上記元素が注入された第１のＳｉＣ領域を金属化して第２のＳｉＣ領域を形成し、第２のＳｉＣ領域上に第１の電極を形成し、半導体基板のｎ型のＳｉＣ層と反対側に第２の電極を形成する。

【0030】

さらに、本実施形態の半導体装置の製造方法は、上記元素のイオン注入に先立って、第１のＳｉＣ領域に、ｐ型不純物をイオン注入してｐ型の第３のＳｉＣ領域を形成する。そして、第３のＳｉＣ領域上に第１の電極を形成する。

【0031】

また、ｐ型の第３のＳｉＣ領域を形成するイオン注入の後、上記元素のイオン注入の前に、高温熱処理（第１の熱処理または高温アニール）を行う。そして、上記元素のイオン注入の後の上記熱処理を、高温熱処理よりも低い温度で行う。この熱処理を低温熱処理（第２の熱処理または低温アニール）と称する。

【0032】

図２は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図３〜図７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。

【0033】

図２に示すように、半導体装置の製造方法は、ｎ⁻ＳｉＣ層形成（ステップＳ１００）、Ａｌイオン注入（ステップＳ１０２）、Ａｌイオン注入（ステップＳ１０４）、高温アニール（ステップＳ１０６）、Ｍｇイオン注入（ステップＳ１０８）、低温アニール（ステップＳ１１０）、ゲート絶縁膜形成（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）および電極アニール（ステップＳ１２２）を備える。

【0034】

まず、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度５×１０^１８ｃｍ^−３程度含み、例えば、厚さ３５０μｍであり、４Ｈ−ＳｉＣの低抵抗のｎ^＋型のＳｉＣ基板１２を準備する。

【0035】

ステップＳ１００では、ＳｉＣ基板１２の一方の面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度１×１０^１６ｃｍ^−３程度含み、厚さが１０μｍ程度の高抵抗のｎ⁻ＳｉＣ層（ｎ型のＳｉＣ層）１４をエピタキシャル成長させる。

【0036】

その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ_２の第１のマスク材４２を形成する。ステップＳ１０２では、この第１のマスク材４２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、第１のＳｉＣ領域（ｐウェル領域）１６を形成する（図３）。

【0037】

その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ_２の第２のマスク材４４を形成する。ステップＳ１０４では、この第２のマスク材４４をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０を形成する（図４）。

【0038】

ステップＳ１０６では、ｐウェルコンタクト領域２０を形成した後、ｐウェル領域１６およびｐウェルコンタクト領域２０のｐ型不純物を活性化するための高温アニールを行う。この高温アニールは、例えば、アルゴン（Ａｒ）ガスのような不活性ガスを雰囲気ガスとして用いて、加熱温度１６００℃以上２０００℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。この時、ＳｉＣ内部に導入された不純物の活性化は実現できるが、拡散は僅かである。

【0039】

高温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。

【0040】

その後、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ_２の第３のマスク材４６を形成する。ステップＳ１０８では、この第３のマスク材４６をイオン注入マスクとして用いて、第１のＳｉＣ領域（ｐウェル領域）１６に、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素をイオン注入する（図５）。以後、上記元素がＭｇである場合を例に説明する。

【0041】

ステップＳ１１０では、Ｍｇをイオン注入した後、Ｍｇが注入された第１のＳｉＣ領域（ｐウェル領域）１６を金属化する低温アニールを行う。この低温アニールにより金属の第２のＳｉＣ領域（ソース領域）１８が形成される（図６）。

【0042】

この低温アニールは、ｐウェル領域１６およびｐウェルコンタクト領域２０を活性化する上記高温アニールよりも低温で行われる。例えば、６００℃以上１６００℃未満の温度で熱処理を行う。熱処理温度は、金属化する観点から、１０００℃以下であることが望ましく、８００℃以下であることがより望ましい。熱処理は、窒素ガスやアルゴンガス等の不活性雰囲気で行われることが望ましい。

【0043】

低温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。

【0044】

ステップＳ１１２では、例えば、ＳｉＯ_２膜のゲート絶縁膜２８がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により形成される。そして、ステップＳ１１４では、ゲート絶縁膜２８上に、例えば、ポリシリコンのゲート電極３０が形成される。そして、ステップＳ１１６では、ゲート電極３０上に、例えば、ＳｉＯ_２膜の層間絶縁膜３２が形成される（図７）。

【0045】

その後、ステップＳ１１８で、第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０上に導電性の第１の電極（ソース・ｐウェル共通電極）２４が形成される。第１の電極（ソース・ｐウェル共通電極）２４は、第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０に電気的に接続される。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｔｉ（チタン）とＡｌ（アルミニウム）のスパッタにより形成される。

【0046】

ステップＳ１２０では、ＳｉＣ基板１２のＳｉＣ層１４と反対側（第２の面側）に、導電性の第２の電極（ドレイン電極）３６が形成される。第２の電極（ドレイン電極）３６は、例えば、Ｎｉのスパッタにより形成される。

【0047】

ステップＳ１２２では、第１の電極２４と第２の電極３６のコンタクト抵抗を低減するために、低温での電極アニールが行われる。電極アニールは、上記低温アニールよりも低温で、例えば、アルゴンガス雰囲気で、３００℃以上５００℃以下で行われる。

【0048】

以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。

【0049】

以下、本実施形態の作用および効果について詳述する。

【0050】

発明者らによる第１原理計算による検討の結果、ＳｉＣのＣ（炭素）のサイトに、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる一つの元素が入ることにより、ＳｉＣが金属化することが明らかになった。一方で、Ｃ（炭素）のサイトではなく、Ｓｉ（シリコン）のサイトに上記元素が入った場合、ＳｉＣは金属化せずｐ型の半導体となることも明らかになった。以下、上記元素がマグネシウム（Ｍｇ）である場合を例に説明する。

【0051】

図８は、本実施形態の作用を示す図である。図８（ａ）が、上記元素を含まない場合のＳｉＣのバンド図である。図８（ｂ）が、上記元素がＣ（炭素）のサイトに入った場合のバンド図である。図８（ａ）、図８（ｂ）ともに、準位の密度と、電子による準位の充填状態を示す。図中斜線で示す領域が、準位が電子で充填された状態を示している。

【0052】

第１原理計算によれば、マグネシウムが炭素のサイトに入ることによりＳｉＣが金属化し、その仕事関数が３．７電子ボルト（ｅＶ）となる。この仕事関数は、ＳｉＣの伝導帯下端の真空位置から測定したポテンシャルエネルギーである３．６０電子ボルトにほぼ等しくなる。

【0053】

この状態は、図８（ｂ）に示すように、ＳｉＣの禁制帯中に新たに形成される準位に、マグネシウムから電子が供給されて、充填されることにより実現される。ＳｉＣのバンドギャップ中に形成される準位は、炭素欠陥が生ずることにより形成されるシリコンのダングリングボンドに起因すると考えられる。

【0054】

炭素欠陥は、例えば、ＳｉＣ中に不純物を導入するイオン注入のダメージにより生成される。炭素欠陥が生ずると、ＳｉＣの禁制帯中のＳｉＣの伝導帯下端近傍に、空の準位が出現する。この空の準位に、炭素のサイトに入ったマグネシウム、または、結晶格子間に存在するマグネシウムから電子が供給されることで、空の準位が埋まり、ＳｉＣが金属化する。結晶格子間に存在するマグネシウムからも、電子が供給され得るため、ＳｉＣの金属化のためには、必ずしも、マグネシウムが炭素のサイトに入ることが必須ではないと考えられる。

【0055】

マグネシウムが炭素のサイトに入ると、マグネシウムの電子がシリコンのダングリングボンドに受け渡されることで、マグネシウムのサイズが縮小し、結晶格子の歪が緩和される。

【0056】

ＳｉＣ中のマグネシウムは、平衡状態では炭素のサイトよりもシリコンのサイトに入る方がより安定である。マグネシウムがシリコンのサイトに入った場合は、マグネシウムは深い準位を形成し、上述のようにＳｉＣは、ｐ型の半導体となる。

【0057】

ＳｉＣをマグネシウムの導入により金属化させるためには、イオン注入によりマグネシウムを導入することで、イオン注入ダメージにより、炭素欠陥を大量に生成させることが望ましい。炭素欠陥を生成することにより、マグネシウムが炭素のサイトに入りやすくなり、マグネシウムがシリコンのサイトに入ることを抑制する。

【0058】

イオン注入後の熱処理により、マグネシウムが炭素のサイトに入る。炭素のサイトにマグネシウムを入れる観点から、熱処理は６００℃以上であることが望ましく、７００℃以上であることがより望ましい。

【0059】

また、マグネシウムがシリコンのサイトに入ることを抑制する観点から、イオン注入後の熱処理は低温であることが望ましい。したがって、熱処理は１０００℃以下であることが望ましく、８００℃以下であることがより望ましい。

【0060】

以上、ＳｉＣを金属化させる元素としてマグネシウム（Ｍｇ）を例に説明したが、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）においても同様の作用が得られることが、第１原理計算により確認されている。

【0061】

電子のダングリングボンドへの供給量を増やす観点からは、電子を放出しやすい、金属状態での仕事関数が小さい元素であることが望ましい。そして、ＳｉＣの伝導帯下端のポテンシャルエネルギーが３．６ｅＶでありため、伝導帯下端近傍に生成される空の準位に電子を供給するためには、仕事関数が３．６ｅＶ以下であることが望ましい。

【0062】

したがって、Ｍｇの３．７ｅＶより小さい仕事関数を備えるＣａ、Ｂａ、Ｓｒが望ましい。それぞれの仕事関数は、２．８ｅＶ、２．６ｅＶ、２．６ｅＶである。この中でも、原子の大きさが小さく炭素のサイトに入りやすいＣａがより望ましい。ちなみに、Ｌａ、ランタノイド、Ｓｃの仕事関数は、いずれもおよそ３．５ｅＶである。

【0063】

また、電子のダングリングボンドへの供給量を増やす観点からは、価数の大きな元素が望ましい。この観点からは、２価の元素よりも、３価の元素が望ましい。３価の元素の中でもＹは仕事関数が３．１ｅＶと小さく、かつ、原子の大きさも小さいことからも望ましい元素である。

【0064】

ＭＯＳＦＥＴのように、ＭＯＳ構造を備えるパワー半導体デバイスにおいては、オン抵抗を低減することが重要である。そこで、ソース領域を金属化してソース領域の寄生抵抗を低減することが考えられる。しかし、ＳｉＣはＳｉと比較してバンドギャップが大きく、伝導帯下端の真空位置から測定したポテンシャルエネルギーが小さい。このため、ソース領域とチャネル領域との間の障壁が低くなるような仕事関数を備える適当な金属材料がない。よって、ソース領域を金属化してオン抵抗を低減することが困難である。例えば、上述のＭｇ、Ｃａ、Ｂａ、Ｓｒ、Ｌａ、ランタノイド、Ｓｃ等は、金属状態では酸化しやすいため、仮にソース領域に適用しても高抵抗になり適当ではない。

【0065】

また、ソース領域を金属化する際、例えば、ニッケルのようにシリサイド化する金属膜の堆積と熱処理により形成するとする。この場合、ソース領域とｐ型チャネルとの界面に、炭素クラスターが析出する。このような炭素クラスターは、金属化したソース領域とＳｉＣのｐ型チャネルの間の抵抗の上昇や、ソース領域の膜はがれの原因となり得る。

【0066】

本実施形態では、図１に示すように、金属化したＳｉＣを縦型ＭＯＳＦＥＴのソース領域１８に適用している。

【0067】

図９は、本実施形態のＭＯＳＦＥＴの作用を示す図である。図９（ａ）が、ＭＯＳＦＥＴがオフ状態のソースとドレイン間のバンド図である。図９（ｂ）が、ＭＯＳＦＥＴがオン状態のソース領域とドレイン領域間のバンド図である。ドレインはｎ型のＳｉＣ半導体である。

【0068】

上述のように、金属化したＳｉＣの仕事関数は、ＳｉＣの伝導帯下端の真空位置から測定したポテンシャルエネルギーである３．６０電子ボルトにほぼ等しくなる。したがって、図９に示すように、ソース領域の仕事関数と、ＳｉＣのｐ型チャネル領域の伝導帯下端の真空位置から測定したポテンシャルエネルギーがほぼ等しくなる。

【0069】

このため、図９（ｂ）に示すようにＭＯＳＦＥＴ１００のオン状態では、ソース領域１８とｐウェル領域（チャネル領域）１６のエネルギー障壁がなくなるか、又は、極めて小さくなる。よって、オン抵抗の小さなＭＯＳＦＥＴ１００が実現される。更に、ゲート電圧に対する電流の立ち上がり角度が急になるので、ＯＦＦ状態からＯＮ状態に素早く変化出来き、スイッチング損失を低減できる。

【0070】

そして、ソース領域１８が金属であることにより、ソース領域１８自体の抵抗が低減され、ＭＯＳＦＥＴ１００の寄生抵抗が低減される。よって、この点からもオン抵抗の小さなＭＯＳＦＥＴ１００が実現される。

【0071】

また、金属化したＳｉＣは、耐酸化性に優れ、低い抵抗が実現可能である。

【0072】

そして、図９（ａ）に示すようにＭＯＳＦＥＴ１００のオフ状態では、ソース領域１８とｐウェル領域（チャネル領域）１６のエネルギー障壁が、ＳｉＣのバンドギャップに相当する３．２６ｅＶ（電子ボルト）と高くなる。したがって、カットオフ特性に優れたＭＯＳＦＥＴ１００が実現される。

【0073】

さらに、ソース領域１８形成の際には、ｐウェル領域（チャネル領域）１６とソース領域１８との境界は連続的な界面となり、炭素クラスターは形成されない。したがって、炭素クラスターの形成による、界面での抵抗の上昇や膜剥がれの問題を回避できる。

【0074】

なお、本実施形態の半導体装置においては、ソース領域１８を十分金属化し抵抗を低減する観点から、上記元素のソース領域１８中の濃度が１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下であることが望ましい。１×１０^１８ｃｍ^−３未満の場合、上記元素から十分な電子が供給されない恐れがある。また、１×１０^２２ｃｍ^−３以下より大きくなると、ＳｉＣの歪が大きくなりデバイス特性が劣化する恐れがある。

【0075】

そして、上記元素のソース領域１８中の濃度が３×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であることがさらに望ましい。ソース領域１８をイオン注入により形成する場合、十分な炭素欠陥を形成するためには、イオン注入のドーズ量を１×１０^１３ｃｍ^−２以上とすることが望ましい。一方、ドーズ量を上げすぎると、シリコン欠陥が増え、上記元素がシリコン欠陥に入りやすくなる恐れがある。したがって、イオン注入のドーズ量を１×１０^１４ｃｍ^−２以下とすることが望ましい。上記ドーズ量の範囲を、濃度に換算すると、およそ、３×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下となる。

【0076】

また、寄生抵抗を低減し、ＭＯＳＦＥＴのオン抵抗を低減する観点から、ソース領域１８のシート抵抗が、０．５Ω／□以下であることが望ましい。０．１Ω／□以下であることがより望ましく、０．０５Ω／□以下であることが更に望ましい。また、ソース領域１８とｐウェル領域１６との障壁を低減し、ＭＯＳＦＥＴのオン抵抗を低減する観点から、ソース領域１８の仕事関数が３．７ｅＶ（電子ボルト）以下であることが望ましい。３．６ｅＶ（電子ボルト）以下であることが更に望ましい。

【0077】

また、ソース領域１８がｎ型半導体で形成されるＭＯＳＦＥＴの場合、１種類の金属材料で、ｎ型半導体のソース領域１８と、ｐ型半導体のｐウェルコンタクト領域２０に低抵抗の同時コンタクトを形成することが困難である。なぜなら、ＳｉＣのバンドギャップが広いためである。本実施形態においては、ソース領域１８が金属となっているため、ソース領域１８とのコンタクトのことは考えずに、ｐ型半導体のｐウェルコンタクト領域２０と低抵抗コンタクトを形成する金属を選択すれば、低抵抗の同時コンタクトが容易に形成できる。

【0078】

なお、ソース領域１８が金属であるか半導体であるかは、ソース領域１８の抵抗率の温度依存性を測定することで判断が可能である。金属の場合は、温度上昇につれて抵抗が上昇する。半導体の場合は、温度上昇につれて抵抗が低下する。

【0079】

以上、本実施形態の半導体装置およびその製造方法によれば、オン抵抗が低減し、電流立ち上がりが急で、カットオフ性が向上した高性能なＭＯＳＦＥＴが実現される。導通損失の低減だけでなく、スイッチング損失の低減も実現されることになる。また、ソース領域の金属の膜剥がれが抑制され信頼性に優れたＭＯＳＦＥＴが実現される。

【0080】

ここでは、Ｍｇの場合に関する実施例を示したが、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）においても、同等以上の結果が得られる。先に示したように、金属の仕事関数が低い方が良く、原子半径が小さい方が良く、価数が大きい方が良い。以下の実施形態でも同様である。

【0081】

（変形例）
第１の実施形態の変形例の半導体装置は、二つのチャネルに跨ったｎ⁻型のＳｉＣ層１４の一部が金属のＳｉＣである。この半導体装置は、例えば、二つのチャネルに跨ったｎ⁻型のＳｉＣ層１４に、Ｍｇ等をイオン注入することにより形成される。ソース領域１８を形成する際に、同時に形成することが可能である。

【0082】

キャリアがチャネルから抜ける側のｎ型ＳｉＣ層１４は、ＪＦＥＴ抵抗となる。しかし、この領域が金属化したＳｉＣ領域となれば、ＪＦＥＴ抵抗は小さくなる。その結果、ＪＦＥＴ抵抗そのものを半減させることが可能である。更に深くまでＭｇを打ち込めば、ＪＦＥＴ抵抗領域そのものをなくすことも可能である。

【0083】

トレンチ構造のＭＯＳＦＥＴではＪＦＥＴ抵抗がなくなることが良く知られているが、本変形例のように、ＪＦＥＴ領域を、仕事関数の小さな金属領域とすることが出来れば、トレンチ構造と同等の低導通損失のＤｉＭＯＳＦＥＴを実現できる。

【0084】

（第２の実施形態）
本実施形態の半導体装置の製造方法は、熱処理の前に、第１のＳｉＣ領域にＳｉ（シリコン）をイオン注入すること、および、一回の熱処理で、ｐウェルコンタクト領域（第３のＳｉＣ領域）の活性化とソース領域（第２のＳｉＣ領域）の金属化を行うこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0085】

図１０は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図１１は、本実施形態の半導体装置の製造方法を示す模式断面図である。

【0086】

図１０に示すように、半導体装置の製造方法は、ｎ⁻ＳｉＣ層形成（ステップＳ１００）、Ａｌイオン注入（ステップＳ１０２）、Ａｌイオン注入（ステップＳ１０４）、Ｍｇイオン注入（ステップＳ１０８）、Ｓｉイオン注入（ステップＳ１０９）、高温アニール（ステップＳ１０６）、ゲート絶縁膜形成（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）および電極アニール（ステップＳ１２２）を備える。

【0087】

Ａｌイオン注入（ステップＳ１０４）までは、第１の実施形態と同様である。その後、Ｍｇイオン注入を行った後（ステップＳ１０８）、ステップＳ１０９において、Ｓｉイオン注入を行う（図１１）。Ｓｉイオン注入は、Ｍｇイオン注入と同一のマスク材４６をマスクに行う。なお、Ｍｇイオン注入（ステップＳ１０８）の前に、Ｓｉイオン注入（ステップＳ１０９）を行うことも可能である。

【0088】

ステップＳ１０６では、ＭｇおよびＳｉをイオン注入した後、ｐウェル領域１６およびｐウェルコンタクト領域２０のｐ型不純物の活性化と、Ｍｇが注入された第１のＳｉＣ領域（ｐウェル領域）１６を金属化する高温アニールを行う。この高温アニールにより金属の第２のＳｉＣ領域（ソース領域）１８が形成される。

【0089】

この高温アニールは、例えば、アルゴン（Ａｒ）ガスのような不活性ガスを雰囲気ガスとして用いて、加熱温度１６００℃以上１８５０℃以下、加熱時間１０分以上６０分以下といった条件が用いられる。この時、ＳｉＣ内部に導入された不純物の活性化は実現できるが、拡散は僅かである。

【0090】

高温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。

【0091】

その後の、ゲート絶縁膜形成（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）および電極アニール（ステップＳ１２２）は、第１の実施形態と同様である。

【0092】

図１２は、本実施形態の作用を示す図である。以下、上記元素がマグネシウム（Ｍｇ）である場合を例に説明する。

【0093】

図１２（ａ）が、第１の実施形態のＳｉＣのバンド図である。図１２（ｂ）が、本実施形態のバンド図である。図１２（ａ）、図１２（ｂ）ともに、準位の密度と、電子による準位の充填状態を示す。図中斜線で示す領域が、準位が電子で充填された状態を示している。

【0094】

第１原理計算によれば、図１２（ｂ）に示すように、Ｓｉ（シリコン）が導入されることにより、ＳｉＣの禁制帯中に、さらに新たな準位が形成される。この新たに形成される準位は、マグネシウムが導入されることで形成される準位と、価電子帯との間を埋めるように形成される。したがって、金属ＳｉＣの抵抗がより低減される。

【0095】

また、ＭｇとＳｉとを共ドープすることにより、サイトコンペティションの効果により、ＭｇがＳｉＣのシリコンのサイトよりも炭素のサイトに、より入りやすくなる。したがって、金属ＳｉＣの低抵抗化が容易となる。

【0096】

また、Ｍｇが炭素のサイトに入りやすくなるため金属ＳｉＣが１８００℃程度の高温まで安定となる。したがって、ｐウェル領域１６およびｐウェルコンタクト領域２０のｐ型不純物の活性化と、Ｍｇが注入された第１のＳｉＣ領域（ｐウェル領域）１６を金属化するアニールを、同一の高温アニール（ステップＳ１０６）により実現できる。

【0097】

ＭｇがＳｉＣのシリコンのサイトよりも炭素のサイトに入りやすくする観点から、Ｓｉのイオン注入ドーズ量は、Ｍｇのイオン注入のドーズ量の５倍以上が望ましく、１０倍以上がより望ましい。

【0098】

本実施形態の半導体装置の製造方法によれば、第１の実施形態と同様の作用および効果に加え、さらにソース領域１８の低抵抗化が実現される。また、Ｓｉイオン注入により、ソース領域１８の金属化を高温で行うことが可能となり、製造工程が削減される。

【0099】

（第３の実施形態）
本実施形態の半導体装置の製造方法は、ｐウェルコンタクトにＡｌイオン注入に加えてＮ（窒素）のイオン注入をすること、および、一回の熱処理で、ｐウェルコンタクト領域（第３のＳｉＣ領域）の活性化とソース領域（第２のＳｉＣ領域）の金属化を行うこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0100】

図１３は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図１４は、本実施形態の半導体装置の製造方法を示す模式断面図である。

【0101】

図１３に示すように、半導体装置の製造方法は、ｎ⁻ＳｉＣ層形成（ステップＳ１００）、Ａｌイオン注入（ステップＳ１０２）、Ａｌイオン注入（ステップＳ１０４）、Ｎイオン注入（ステップＳ１０５）、Ｍｇイオン注入（ステップＳ１０８）、低温アニール（ステップＳ１１０）、ゲート絶縁膜形成（ステップＳ１１２）、ゲート電極形成（ステップＳ１１４）、層間膜形成（ステップＳ１１６）、第１の電極形成（ステップＳ１１８）、第２の電極形成（ステップＳ１２０）および電極アニール（ステップＳ１２２）を備える。

【0102】

Ａｌイオン注入（ステップＳ１０４）までは、第１の実施形態と同様である。その後、ステップＳ１０５にて、Ｎ（窒素）イオン注入を行う（図１４）。Ｎイオン注入は、ステップＳ１０４のＡｌイオン注入と同一のマスク材４４をマスクに行う。

【0103】

なお、Ａｌイオン注入（ステップＳ１０４）の前に、Ｎイオン注入（ステップＳ１０５）を行うことも可能である。

【0104】

そして、Ｎイオン注入（ステップＳ１０５）の後に、Ｍｇイオン注入（ステップＳ１０８）を行う。

【0105】

ステップＳ１１０では、Ｍｇをイオン注入した後、ｐウェル領域１６およびｐウェルコンタクト領域２０のｐ型不純物の活性化と、Ｍｇが注入された第１のＳｉＣ領域（ｐウェル領域）１６を金属化する低温アニールを行う。この低温アニールにより金属の第２のＳｉＣ領域（ソース領域）１８が形成される。

【0106】

この低温アニールは、例えば、６００℃以上１６００℃未満の温度で熱処理を行う。熱処理温度は、金属化する観点から、１０００℃以下であることが望ましく、８００℃以下であることがより望ましい。熱処理は、窒素ガスやアルゴンガス等の不活性雰囲気で行われることが望ましい。

【0107】

低温アニールの熱処理方法は、特に限定されるものではない。ヒータ加熱、ランプアニール、レーザアニール等任意の方法を適用することが可能である。プロセスコストを低減する観点からはヒータ加熱やランプアニールが望ましい。

【0108】

次に、本実施形態の作用について説明する。発明者らによる第１原理計算の結果、ｐ型半導体において、ＡｌとＮを共ドープすると、余分にあるＡｌが、Ａｌ−Ｎペア構造の近傍のＳｉサイトに入り、Ａｌ−Ｎ−Ａｌの３量体となることで安定化することが明らかになっている。言い換えれば、ｐ型半導体において、ＡｌとＮを共ドープすると、Ｎをドープしない場合に比べて、低い温度でＡｌを活性化することが可能である。

【0109】

したがって、本実施形態によれば、ｐウェル領域１６およびｐウェルコンタクト領域２０のｐ型不純物の活性化と、Ｍｇが注入された第１のＳｉＣ領域（ｐウェル領域）１６を金属化するアニールを同一の低温アニール（ステップＳ１１０）により実現できる。

【0110】

本実施形態の半導体装置の製造方法によれば、ＡｌとＮの共ドープにより、ｐウェルコンタクト領域２０の活性化を低温で行うことが可能となり、製造工程が削減される。

【0111】

なお、共ドープの際に、Ｎイオン注入（Ｓ１０５）のドーズ量の、Ａｌイオン注入（Ｓ１０４）のドーズ量に対する比は、アニール温度を低温化する観点から、０．４０より大きく０．９５より小さいことが望ましい。また、０．４５以上０．７５以下であることがより望ましい。さらに、０．４７以上０．６０以下であることが一層望ましい。

【0112】

（第４の実施形態）
本実施形態の半導体装置は、ゲート絶縁膜とゲート電極がトレンチ内に形成される、いわゆるトレンチＭＯＳＦＥＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0113】

図１５は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。

【0114】

図１５に示すように、本実施形態のＭＯＳＦＥＴ２００は、一端が第２のＳｉＣ領域（ソース領域）１８、他端がｎ⁻型のＳｉＣ層（ドリフト層）１４にあるトレンチ５０内に、ゲート絶縁膜２８およびゲート電極３０が形成されている。ゲート絶縁膜２８は、ドリフト層１４、ｐウェル領域１６、および、ソース領域１８に接している。また、Ｐウェルコンタクト領域２０は、ｐウェル領域１６より深くすることも可能である。

【0115】

本実施形態においても、第１の実施形態同様、オン抵抗が低減し、カットオフ特性が向上した高性能なＭＯＳＦＥＴが実現される。また、ソース領域の金属の膜剥がれが抑制され信頼性に優れたＭＯＳＦＥＴが実現される。

【0116】

さらに、カットオフ特性の向上を利用して、チャネル長を短くすることができる。したがって、オン抵抗のさらに低減したＭＯＳＦＥＴを実現することが可能である。なお、トレンチＭＯＳＦＥＴのチャネル長の短縮は、ｐウェル領域１６の厚さを薄くすることで実現することができる。

【0117】

（第５の実施形態）
本実施形態の半導体装置は、半導体基板がｎ型半導体ではなくｐ型半導体であること、すなわちＭＯＳＦＥＴではなくＩＧＢＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0118】

図１６は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。

【0119】

本実施形態のＩＧＢＴ３００では、第１と第２の面を有するｐ^＋型半導体のＳｉＣ基板５２を備えている。このＳｉＣ基板１２は、例えば、不純物濃度１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下の、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。

【0120】

このＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０^１５以上２×１０^１６ｃｍ^−３以下のｎ⁻型のＳｉＣ層（ドリフト層）１４が形成されている。ドリフト層１４の膜厚は、例えば５μｍ以上５０μｍ以下である。

【0121】

ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０^１５ｃｍ^−３以上１×１０^１７ｃｍ^−３以下のｐ型の第１のＳｉＣ領域（ｐベース領域）６６が形成されている。ｐベース領域６６は、ドリフト層１４に接する。

【0122】

ｐベース領域６６の深さは、例えば０．６μｍ程度である。ｐベース領域６６は、ＩＧＢＴ３００のチャネル領域として機能する。

【0123】

ｐベース領域６６の一部表面には、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群から選ばれる少なくとも一つの元素を含有する金属の第２のＳｉＣ領域（エミッタ領域）６８が形成されている。エミッタ領域６８はｐベース領域６６に接している。エミッタ領域６８の深さは、ｐベース領域６６の深さよりも浅く、例えば０．３μｍ程度である。

【0124】

また、ｐベース領域６６の一部表面であって、エミッタ領域６８の側方に、例えば、ｐ型不純物の不純物濃度１×１０^１８ｃｍ^−３以上１×１０^２２ｃｍ^−３以下のｐ^＋型の第３のＳｉＣ領域（ｐベースコンタクト領域）６０が形成されている。ｐベースコンタクト領域６０は、ｐベース領域６６に接している。ｐベースコンタクト領域６０の深さは、ｐベース領域６６の深さよりも浅く、例えば０．３μｍ程度である。

【0125】

ドリフト層１４およびｐベース領域６６の表面に連続的に、これらの層および領域を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８は、ドリフト層１４およびｐベース領域６６に接している。ゲート絶縁膜２８には、例えばＳｉＯ_２膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。

【0126】

そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、ＳｉＯ_２膜で形成される層間絶縁膜３２が形成されている。

【0127】

ゲート電極下のエミッタ領域６８とドリフト層１４とに挟まれるｐベース領域６６がＩＧＢＴ３００のチャネル領域として機能する。

【0128】

そして、エミッタ領域６８とｐベースコンタクト領域６０上に、エミッタ領域６８とｐベースコンタクト領域６０とに電気的に接続される導電性のエミッタ電極（第１の電極）７４を備えている。エミッタ電極７４は、ｐベース領域６６に電位を与えるｐベース電極としても機能する。

【0129】

エミッタ電極７４は、例えば、Ｔｉ（チタン）のバリアメタル層７４ａと、バリアメタル層７４ａ上のＡｌ（アルミニウム）のメタル層７４ｂとで構成される。Ｔｉのバリアメタル層７４ａとＡｌのメタル層７４ｂとは反応により合金を形成していてもよい。

【0130】

また、ＳｉＣ基板５２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のコレクタ電極（第２の電極）７６が形成されている。コレクタ電極７６はＳｉＣ基板５２に電気的に接続される。

【0131】

コレクタ電極７６は、例えば、Ｎｉ（ニッケル）である。コレクタ電極７６の膜厚は、例えば、１μｍ以上１０μｍ以下である。

【0132】

なお、本実施形態のＩＧＢＴ３００の製造方法は、半導体基板にｐ^＋型半導体のＳｉＣ基板５２を用いること以外は、第１の実施形態と同様である。

【0133】

ＩＧＢＴでは、ＭＯＳＦＥＴに比較して、流れる電流が二桁程度大きくなる。このため、ＭＯＳＦＥＴと比較して、寄生抵抗の低減はさらに重要である。

【0134】

本実施形態では、図１６に示すように、金属化したＳｉＣを縦型ＩＧＢＴのエミッタ領域６８に適用している。これにより、エミッタ領域６８に起因する寄生抵抗が大幅に低減する。したがって、オン抵抗の低減が実現される。

【0135】

以上、本実施形態の半導体装置およびその製造方法によれば、オン抵抗が低減し、電流立ち上がりが急で、カットオフ性が向上した高性能なＩＧＢＴが実現される。導通損失の低減だけでなく、スイッチング損失の低減も実現されることになる。また、エミッタ領域の金属の膜剥がれが抑制され信頼性に優れたＩＧＢＴが実現される。

【0136】

以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。

【0137】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0138】

１２ 半導体基板（ＳｉＣ基板）
１４ ｎ型のＳｉＣ層（ドリフト層）
１６ 第１のＳｉＣ領域（ｐウェル領域）
１８ 第２のＳｉＣ領域（ソース領域）
２０ 第３のＳｉＣ領域（ｐウェルコンタクト領域）
２４ 第１の電極（ソース電極）
２８ ゲート絶縁膜
３０ ゲート電極
３６ 第２の電極（ドレイン電極）
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ
３００ ＩＧＢＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】