特許 6246676 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6246676

(24)【登録日】2017年11月24日

(45)【発行日】2017年12月13日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20171204BHJP

   H01L 21/768 20060101ALI20171204BHJP

   H01L 23/532 20060101ALI20171204BHJP

   H01L 21/285 20060101ALI20171204BHJP

   H01L 21/28 20060101ALI20171204BHJP

【ＦＩ】

   H01L21/88 M

   H01L21/285 C

   H01L21/28 301Z

【請求項の数】9

【全頁数】17

(21)【出願番号】特願2014-167886(P2014-167886)

(22)【出願日】2014年8月20日

(65)【公開番号】特開2016-46324(P2016-46324A)

(43)【公開日】2016年4月4日

【審査請求日】2016年8月26日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構「低炭素社会を実現する超低電圧デバイスプロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】石倉 太志

(72)【発明者】

【氏名】梶田 明広

(72)【発明者】

【氏名】酒井 忠司

(72)【発明者】

【氏名】磯林 厚伸

(72)【発明者】

【氏名】和田 真

(72)【発明者】

【氏名】斎藤 達朗

(72)【発明者】

【氏名】北村 政幸

(72)【発明者】

【氏名】坂田 敦子

【審査官】 佐藤 靖史

(56)【参考文献】

【文献】 特開２０１３−１１５１４３（ＪＰ，Ａ）

【文献】 特開２０１３−２０１３７３（ＪＰ，Ａ）

【文献】 国際公開第２０１４／０９９４２８（ＷＯ，Ａ１）

【文献】 特表２０１５−５３７３９２（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１６９４２４（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／２８５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５３２

(57)【特許請求の範囲】

【請求項1】

互いに材料が異なる第１および第２の層を含み、表面に前記第１および第２の層の境界がある下地層と、
前記下地層の前記表面上に形成され、凸状の領域を含み、前記第１および第２の層上において連続的に設けられた触媒層であって、前記凸状の領域の端部または当該端部を除く前記凸状の領域の一部が前記境界の直上に配置される前記触媒層と、
前記凸状の領域に接して形成されたグラフェン層と
を具備してなることを特徴とする半導体装置。

【請求項2】

前記第２の層は開孔を有し、前記第１の層は前記開孔内に形成されていることを特徴する請求項１に記載の半導体装置。

【請求項3】

互いに材料が異なる第１および第２の層を含み、表面に前記第１および第２の層の境界がある下地層と、
前記下地層の前記表面上に形成され、凸状の領域を含む触媒層と、
前記凸状の領域に接して形成されたグラフェン層と、
表面に溝を有する絶縁膜とを具備してなり、
前記第２の層は、前記溝の内面および前記溝外の前記表面の上に形成され、
前記第１の層は、前記第２の層を介して前記溝を埋めるように、前記溝内に選択的に形成されていることを特徴とする半導体装置。

【請求項4】

前記触媒層は前記第１の層上に選択的に形成され、かつ、前記溝外の前記第２の層上に形成された合金層をさらに具備してなることを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記触媒層の上部が露出するように前記溝外の前記第１の層上に前記合金層は形成されていることを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記グラフェン層は、前記触媒層の前記上部に接し、かつ、前記合金層上に形成されていることを特徴する請求項５に記載の半導体装置。

【請求項7】

前記第２の層は前記第１の層よりも前記触媒層の凝集を起こしやすいことを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。

【請求項8】

表面に溝が形成された絶縁膜と、
前記絶縁膜の前記表面上に形成され、前記溝の底面上の部分の第１の厚さが前記溝の深さよりも厚く、前記溝の外側の部分の第２の厚さが前記第１の厚さよりも薄い触媒層と、
前記触媒層上に形成されたグラフェン層と
を具備してなることを特徴とする半導体装置。

【請求項9】

前記グラフェン層は合わせマークを構成することを特徴とする請求項８に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、グラフェン層を含む半導体装置に関する。

【背景技術】

【0002】

近年、ＬＳＩ配線構造において、配線の微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。ＬＳＩの配線材料として、低抵抗金属である銅が主に用いられているが、配線構造の微細化が進むと、上記問題が依然として発生する。

【0003】

そこで、ＬＳＩの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導（いわゆる、Ballistic伝導）をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−１７２０８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は、高品質のグラフェン層を備えた半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の半導体装置は、互いに材料が異なる第１および第２の層を含み、表面に前記第１および第２の層の境界がある下地層と、前記下地層の前記表面上に形成され、凸状の領域を含む触媒層とを含む。前記触媒層は前記第１および第２の層上において連続的に設けられている。前記凸状の領域の端部または当該端部を除く前記凸状の領域の一部は前記境界の直上に配置される。前記半導体装置は、さらに、前記凸状の領域に接して形成されたグラフェン層を含む。

【0007】

実施形態の他の半導体装置は、表面に溝が形成された絶縁膜と、前記絶縁膜の前記表面上に形成され、前記溝の底面上の部分の第１の厚さが前記溝の深さよりも厚く、前記溝の外側の部分の第２の厚さが前記第１の厚さよりも薄い触媒層とを含む。前記半導体装置は、さらに、前記触媒層上に形成されたグラフェン層を含む。

【図面の簡単な説明】

【0008】

【図1】図１は、第１の実施形態の半導体装置を模式的に示す断面図である。

【図2】図２は、第１の半導体装置の製造方法を説明するための断面図である。

【図3】図３は、図２に続く第１の半導体装置の製造方法を説明するための断面図である。

【図4A】図４Ａは、第２の実施形態の半導体装置の製造方法を説明するための平面図である。

【図4B】図４Ｂは、第２の実施形態の半導体装置の製造方法を説明するための断面図である。

【図5A】図５Ａは、図４Ａに続く第２の実施形態の半導体装置の製造方法を説明するための平面図である。

【図5B】図５Ｂは、図４Ｂに続く第２の実施形態の半導体装置の製造方法を説明するための断面図である。

【図6A】図６Ａは、図５Ａに続く第２の実施形態の半導体装置の製造方法を説明するための平面図である。

【図6B】図６Ｂは、図５Ｂに続く第２の実施形態半導体装置の製造方法を説明するための断面図である。

【図7A】図７Ａは、図６Ａに続く第２の実施形態半導体装置の製造方法を説明するための平面図である。

【図7B】図７Ｂは、図６Ｂに続く第２の実施形態半導体装置の製造方法を説明するための断面図である。

【図8A】図８Ａは、図７Ａに続く第２の実施形態半導体装置の製造方法を説明するための平面図である。

【図8B】図８Ｂは、図７Ｂに続く第２の実施形態半導体装置の製造方法を説明するための断面図である。

【図9A】図９Ａは、第３の実施形態の半導体装置の製造方法を説明するための平面図である。

【図9B】図９Ｂは、第３の実施形態の半導体装置の製造方法を説明するための断面図である。

【図10A】図１０Ａは、図９Ａに続く第３の実施形態の半導体装置の製造方法を説明するための平面図である。

【図10B】図１０Ｂは、図９Ｂに続く第３の実施形態の半導体装置の製造方法を説明するための図である。

【図11A】図１１Ａは、図１０Ａに続く第３の実施形態の半導体装置の製造方法を説明するための平面図である。

【図11B】図１１Ｂは、図１０Ｂに続く第３の実施形態の半導体装置の製造方法を説明するための断面図である。

【図12A】図１２Ａは、図１１Ａに続く第３の実施形態の半導体装置の製造方法を説明するための平面図である。

【図12B】図１２Ｂは、図１１Ｂに続く第３の実施形態の半導体装置の製造方法を説明するための断面図である。

【図13A】図１３Ａは、図１２Ａに続く第３の実施形態の半導体装置の製造方法を説明するための平面図である。

【図13B】図１３Ｂは、図１２Ｂに続く第３の実施形態の半導体装置の製造方法を説明するための断面図である。

【図14】図１４は、第４の実施形態の半導体装置の製造方法を説明するための断面図である。

【図15】図１５は、図１４に続く第４の実施形態の半導体装置の製造方法を説明するための断面図である。

【図16】図１６は、図１５に続く第４の実施形態の半導体装置の製造方法を説明するための断面図である。

【図17】図１７は、図１６に続く第４の実施形態の半導体装置の製造方法を説明するための断面図である。

【図18】図１８は、図１７に続く第４の実施形態の半導体装置の製造方法を説明するための断面図である。

【図19】図１９は、第４の実施形態の他の半導体装置の製造方法を説明するための断面図である。

【図20】図２０は、図１９に続く第４の実施形態の他の半導体装置の製造方法を説明するための断面図である。

【図21】図２１は、図２０に続く第４の実施形態の他の半導体装置の製造方法を説明するための断面図である。

【図22】図２２は、図２１に続く第４の実施形態の他の半導体装置の製造方法を説明するための断面図である。

【図23】図２３は、図２２に続く第４の実施形態の他の半導体装置の製造方法を説明するための断面図である。

【発明を実施するための形態】

【0009】

以下、図面を参照しながら本発明の実施形態を説明する。図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。

【0010】

（第１の実施形態）
図１は、本実施形態の半導体装置を模式的に示す断面図である。

【0011】

本実施形態の半導体装置は、凝集層（下地層）１００と、凝集層１００上に形成された凸状（突起状）の領域２０１ａを含む触媒層２０１と、凸状の領域２０１ａに接して触媒層２０１上に形成されたグラフェン層３０１とを備えている。

【0012】

凝集層１００は、互いに材料が異なる第１および第２の凝集層１０１，１０２を含む。第１および第２の凝集層１０１，１０２は互いに隣り合って接している。凝集層１００の表面には第１および第２の凝集層１０１，１０２の境界１０３が現れている。

【0013】

触媒層２０１の凸状の領域２０１ａは、境界１０３に対応する領域に形成されている。本実施形態では、凸状の領域２０１ａは、境界１０３近傍の第２の凝集層１０２上にある。凸状の領域２０１ａは、境界１０３近傍の第１および第２の凝集層１０１，１０２上にある場合もある。なお、凸状の領域２０１ａに加えて、複数の微細な凸状の領域が境界１０３近傍以外の第２の凝集層１０２上に存在する場合もある。上記微細な凸状の領域は凸状の領域２０１ａよりも小さい。

【0014】

グラフェン層３０１は、第１のグラフェン層３０１ａおよび第２のグラフェン層３０１ｂを含む。第１のグラフェン層３０１ａは、第１の凝集層１０１上の触媒層２０１上に形成されている。第１のグラフェン層３０１ａは切れ目のない連続した層である。第２のグラフェン層３０１ｂは、第２の凝集層１０２上の触媒層２０１上に形成されている。第１のグラフェン層３０１ａは第２のグラフェン層３０１ｂよりも厚い。

【0015】

以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。

【0016】

［図２］
基板（不図示）上に凝集層１００、触媒層２０１が順次形成される。

【0017】

基板は、例えば、シリコン基板等の半導体基板と、半導体基板上に形成された層間絶縁膜とを含む。半導体基板上には、例えば、トランジスタやキャパシタ等の素子が形成されている。

【0018】

凝集層１００は、第１の凝集層１０１および第２の凝集層１０２を含む。第１の凝集層１０１および第２の凝集層１０２は、同一の面内に形成され、かつ、互いに隣り合って接している。第２の凝集層１０２は第１の凝集層１０１よりも触媒層２０１の凝集を起こしやすい。言い換えれば、第２の凝集層１０２上の触媒層２０１は、第１の凝集層１０１上の触媒層２０１よりも動きやすい。

【0019】

触媒層２０１の材料は、例えば、Ｎｉ、Ｃｏ、ＦｅまたはＣｕ等の金属（金属触媒）である。

【0020】

金属触媒を用いた場合、第１の凝集層１０１の材料は、例えば、Ｃｒ、Ｔｃ、Ｒｕ、Ｏｓ、Ｒｅ、Ｃ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ、Ｃｄ、Ｗ等の金属である。この種の金属は金属触媒中を拡散し、金属触媒の融点を高くする。その結果、第１の凝集層１０１上の触媒層２０１は凝集を起こしにくくなる。

【0021】

第２の凝集層１０２の材料は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等の材料（バリアメタル）である。

【0022】

［図３］
ＣＶＤ（Chemical Vapor Deposition）プロセスを用いて触媒層２０１上にカーボンを堆積し、触媒層２０１上にグラフェンを成長させることで、切れ目のない連続したグラフェン３０１ａ、つまり、高品質の第１のグラフェン層３０１ａが形成される。

【0023】

本願明細書において、グラフェンは、単層グラフェン、および、複数の単層グラフェンが堆積された層（積層グラフェン）の少なくとも一方を含む。また、グラフェン層は、グラフェンを含む層である。

【0024】

第１のグラフェン層３０１ａが成長するメカニズムは、次のように考えられる。

【0025】

上記ＣＶＤプロセス中において、境界１０３近傍の第２の凝集層１０２は凝集によって凸状の領域２０１ａを有するようになる。凸状の領域２０１ａはグラフェンの成長起点として働く。より詳細には、グラフェンは、凸状の領域２０１ａの側面を成長起点とした複数の単層グラフェンが側面に対して非平行な面、例えば側面に対して垂直方向の面に広がって成長することによって、形成される。そのため、例えば、グラフェン層３０１ａは、凸状の領域２０１ａの側面と平行な方向に複数の単層グラフェンが積層されることによって形成される。上記ＣＶＤプロセスで使用されるカーボンを含むソースガスは、カーボンの供給源となる。上記ＣＶＤプロセスが行われている間は、凸状の領域２０１ａにはカーボンが供給される。その結果、凸状の領域２０１ａを成長起点としたグラフェンの成長が続き、切れ目のない連続したグラフェン３０１ａ、つまり、高品質の第１のグラフェン層３０１ａが得られる。

【0026】

一方、第２の凝集層１０２上の触媒層２０１の表面には図示しない複数の微細な凸状の領域（突起）が生じ、複数の微細な凸状の領域（突起）を成長起点として例えば複数のグラフェン３０１ｃがフレーク状に成長する（図３）。このような成長が続き、複数のグラフェン３０１ｃが一体になることで、第２の凝集層１０２上の触媒層２０１上にもグラフェン層３０１ｂは形成される（図１）。上記複数の微細な凸状の領域の一部または全ては、図３の工程よりも後に行われる周知の工程で消滅する場合がある。また、図３の工程後に、上記複数の微細な凸状の領域の一部または全てを除去することを目的とする工程が行われる場合もある。

【0027】

第１のグラフェン層３０１ａは、第２のグラフェン層３０１ｂよりも厚く、例えば、配線として用いられる。第２のグラフェン層３０１ｂは、残しておいても構わないし、または、除去しても構わない。第２のグラフェン層３０１ｂ下の触媒層２０１中に電流は流れるので、第２のグラフェン層３０１ｂの長さが短ければ、配線の一部として第２のグラフェン層３０１ｂを利用することができる。

【0028】

（第２の実施形態）
本実施形態の半導体装置では、開孔４０３を有する第１の凝集層１０１と、開孔４０３を埋める第２の凝集層１０２とを含む凝集層が用いられる。以下、図４Ａおよび図４Ｂ〜図８Ａおよび図８Ｂの平面図および断面図を参酌しながら、本実施形態の半導体装置をその製造方法に従いながら説明する。

【0029】

［図４Ａ、図４Ｂ］
基板（不図示）上に層間絶縁膜４０１、バリアメタル膜４０２、第１の凝集層１０１が順次形成される。触媒層や第２の凝集層の材料によっては、バリメタル膜４０２は省くことも可能である。

【0030】

［図５Ａ、図５Ｂ］
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、第１の凝集層１０１中に開孔４０３が形成される。

【0031】

［図６Ａ、図６Ｂ］
ダマシンプロセスを用いて、開孔４０３内に第２の凝集層１０２が埋め込まれるとともに、第１および第２の凝集層１０１，１０２の表面は平坦化される。第２の凝集層１０２の堆積と第２の凝集層１０２のエッチバックとによって、開孔４０３内に第２の凝集層１０２を埋め込んでも構わない。その後、第１および第２の凝集層１０１，１０２上に触媒層２０１が形成される。

【0032】

［図７Ａ、図７Ｂ］
ＣＶＤプロセスを用いて、触媒層２０１上にグラフェン層３０１（３０１ａ，３０１ｂ）が形成される。第１の実施形態と同様に、触媒層２０１の凸状（突起状）の領域２０１ａを成長起点としてグラフェンが成長し、触媒層２０１上には切れ目のない連続した長い第１のグラフェン層３０１ａが形成される。また、第１の実施形態と同様に、触媒層２０１上には第２のグラフェン層３０１ｂも形成される。

【0033】

［図８Ａ、図８Ｂ］
触媒層２０１ａ、グラフェン層３０１上に図示しないレジストパターンが形成され、レジストパターンをマスクにして、グラフェン層３０１、触媒層２０１、第１の凝集層１０１およびバリアメタル膜４０２をエッチングすることにより、触媒層２０１およびグラフェン層３０１（３０１ａ，３０１ｂ）を含むライン状の配線が形成される。

【0034】

ここで、第１のグラフェン層３０１ａと第２のグラフェン層３０１ｂとの厚さの差（段差）は、例えば、１７ｎｍである。このような小さな段差は、レジストパターンを形成するためのフォリソグラフィプロセスの障害にはならない。

【0035】

本実施形態によれば、切れ目のない連続した長い第１のグラフェン層３０１ａを配線に利用できるので、低抵抗の長い配線を実現できるようになる。長い配線は、例えば、ビット線である。

【0036】

（第３の実施形態）
本実施形態の半導体装置では、溝４０４を有する層間絶縁膜４０１上に形成された第１の凝集層１０１と、溝４０４内を第１の凝集層１０１を介して埋める第２の凝集層１０２とを含む凝集層が用いられる。以下、図９Ａおよび図９Ｂ〜図１２Ａおよび図１２Ｂの平面図および断面図を参酌しながら、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。

【0037】

［図９Ａ、図９Ｂ］
基板（不図示）上に層間絶縁膜４０１が形成され、層間絶縁膜４０１の表面に溝４０４が形成され、そして、層間絶縁膜４０１上にバリアメタル膜４０２、第１の凝集層１０１が順次形成される。バリアメタル膜４０２は、溝４０４の底面および側面を覆うように形成される。第１の凝集層１０１は、バリアメタル膜４０２を介して溝４０４の底面および側面を覆うように形成される。

【0038】

［図１０Ａ、図１０Ｂ］
ダマシンプロセスを用いて、溝４０４内に第２の凝集層１０２が埋め込まれるとともに、第１および第２の凝集層１０１，１０２の表面は平坦化される。第２の凝集層１０２の堆積と第２の凝集層１０２のエッチバックとにより、溝４０４内に第２の凝集層１０２を埋め込んでも構わない。その後、第１および第２の凝集層１０１，１０２上に触媒層２０１が形成される。

【0039】

［図１１Ａ、図１１Ｂ］
第２の凝集層１０２上に凸状（突起状）の触媒層２０１ａが形成されるように、加熱処理により、触媒層を合金化させる。２０２は合金化した触媒層（合金層）を示している。触媒層２０１ａの上部は合金層２０２の上面から突出している。すなわち、触媒層２０１ａの上部が露出するように、溝４０４外の第１の凝集層１０１上に合金層２０２は形成される。

【0040】

合金層２０２は、第１の凝集層１０１中の金属（第１の金属）と触媒層中の金属（第２の金属）との合金を含む。上記加熱処理により、触媒層中に第１の金属が拡散し、第１の金属と第２の金属とが反応することにより、合金層２０２は形成される。

【0041】

上記加熱処理後は、溝４０４外の第１の凝集層１０１上には触媒層は存在せず、第２の凝集層１０２上にだけ触媒層２０１は存在する。本実施形態の場合、触媒層２０１は凸状の領域２０１ａである。

【0042】

上記加熱処理によって、第１の凝集層１０１中の第１の金属は減少し、第１の凝集層１０１は薄くなるが、簡単のため、図面では、加熱処理の前後で、第１の凝集層１０１の厚さは変えていない。

【0043】

上記加熱処理は、アルゴンガス等の希ガスを含む雰囲気中や、窒素等の不活性ガスを含む雰囲気中で行われる。また、上記加熱処理は、例えば、３００−１０００℃の温度で行われる。

【0044】

［図１２Ａ、図１２Ｂ］
ＣＶＤプロセスを用いて合金層２０２上にグラフェン層３０１が形成される。本実施形態の場合、触媒層２０１（凸状の領域２０１ａ）を成長起点としてグラフェンが成長し、合金層２０２上には、切れ目のないライン状の厚い第１のグラフェン層３０１ａが形成される。

【0045】

［図１３Ａ、図１３Ｂ］
グラフェン層３０１上に図示しないレジストパターンが形成され、レジストパターンをマスクにして、合金層２０２、触媒層２０１、第１の凝集層１０１およびバリアメタル膜４０１をエッチングすることにより、合金層２０２および第１のグラフェン層３０１ａを含むライン状の配線が形成される。

【0046】

本実施形態によれば、薄い第２のグラフェン層３０１ｂを含まないグラフェン層３０１（３０１ａ）を備えた配線を実現できるので、より低抵抗の長い配線を実現できるようになる。

【0047】

（第４の実施形態）
第１〜第３の実施形態では、互いに材料が異なる第１および第２の凝集層を利用して凸状の領域を有する触媒層を形成し、凸状の領域をグラフェンの成長起点として用いたが、本実施形態では、溝を有する層間絶縁膜を利用して厚さの異なる領域を有する触媒層を形成し、厚さの異なる領域の境界付近の触媒層をグラフェンの成長起点として用いる。

【0048】

［図１４］
基板（不図示）上に層間絶縁膜４０１が形成され、層間絶縁膜４０１の表面に溝４０５が形成される。溝４０５のサイズ（直径または開口面積）は、例えば、第３の実施形態の溝４０４のサイズよりも大きい。

【0049】

［図１５］
層間絶縁膜４０１上に溝４０５の深さよりも厚い触媒層２０１が形成される。溝４０５は凝集層２０１によって埋められる。

【0050】

［図１６］
ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、層間絶縁膜４０１の表面が露出しない程度に触媒層２０１を薄くするともに、触媒層２０１の表面を平坦化する。ＣＭＰプロセスの代わりに、ＲＩＥ（Reactive Ion Etching）プロセスを用いても構わない。

【0051】

溝４０５の外側の部分の触媒層２０１の厚さは、溝４０５の底面上の部分の触媒層２０１の厚さよりも小さい。薄い触媒層は厚い触媒層よりも凝集が起こりやすい。そのため、溝４０５の外側の部分の薄い触媒層２０１と溝４０５の底面上の部分の厚い触媒層２０１との境界付近の触媒層２０１ｂは、グラフェンの成長起点として用いることができる。

【0052】

触媒層２０１ｂをグラフェンの成長起点として利用するためには、溝４０５の底面上の部分の触媒層２０１の厚さｄ１と、溝４０５の外側の部分の層間絶縁膜４０の表面上の触媒層２０１の厚さｄ２との差（ｄ２−ｄ１）は、例えば、２５ｎｍとする。

【0053】

なお、図１６の構造は次の方法でも得られる。すなわち、ＣＭＰプロセスまたはＲＩＥプロセスを用いて、層間絶縁膜４０１の表面が露出するまで触媒層２０１を薄くし、その後、スパッタ法により、露出した層間絶縁膜４０１の表面および触媒層２０１の表面の上に触媒層を堆積することでも、図１６の構造は得られる。

【0054】

他の方法としては、ＲＩＥプロセスにより、層間絶縁膜４０１の表面が露出するまで触媒層２０１をエッチバックし、その後、スパッタ法により、露出した層間絶縁膜４０１の表面および触媒層２０１の表面の上に触媒層を堆積することでも、図１６の構造は得られる。

【0055】

［図１７］
ＣＶＤプロセスを用いて触媒層２０１上にグラフェン層３０１ａ，３０１ｂが形成される。触媒層２０１ｂを成長起点として、溝４０５およびその周囲の層間絶縁膜４０２の表面の上には、切れ目のない連続したサイズの大きい第１のグラフェン層３０１ａが成長する。触媒層２０１ｂの外側の層間絶縁膜４０２の表面上には、薄い第２のグラフェン層３０１ｂが形成される。

【0056】

［図１８］
フォトリソグラフィプロセスおよびエッチングプロセスを用いて、第２のグラフェン層３０１ｂを除去するとともに、第１のグラフェン層３０１ａを所定の形状に加工する。例えば、第１のグラフェン層３０１ａは、アライメントマークの形状を有するように加工される。

【0057】

本実施形態によれば、表面に溝４０５が形成された層間絶縁膜４０１と、層間絶縁膜４０１の表面上に形成され、溝４０５の底面上の部分の第１の厚さｄ１が溝４０５の深さよりも厚く、溝４０５の外側の部分の第２の厚さｄ２が第１の厚さｄ１よりも薄い触媒層２０１と、触媒層２０１上に形成され、所定の形状を有する高品質の第１のグラフェン層３０１ａを実現できるようになる。

【0058】

本実施形態の第１のグラフェン層３０１ａをアライメントマークとして利用する場合、本実施形態の第１のグラフェン層３０１ａは、第３の実施形態の第１のグラフェン層３０１ａと同じ工程で形成することができる。図１９〜図２２の断面図を参酌してさらに説明する。図１９〜図２２において、破断線の左側は第３の実施形態の配線を形成する工程を示し、破断線の右側は本実施形態のアライメントマークを形成する工程を示している。以下、破断線の左側の領域を配線領域、破断線の右側の領域をマーク領域という。

【0059】

［図１９］
層間絶縁膜４０１の表面に溝４０４，４０５が形成される。

【0060】

［図２０］
マーク領域がレジスト等のマスク（不図示）で覆われた状態で、配線領域内にバリアメタル膜４０２、第１の凝集層１０１および第２の凝集層１０２が形成される。マーク領域の上記マスクが除去され、その後、配線領域およびマーク領域の上に触媒層２０１が形成され、そして、ＣＭＰプロセスにより触媒層２０１の表面は平坦化される。

【0061】

［図２１］
配線領域がレジスト等のマスク（不図示）で覆われた状態で、マーク領域の触媒層２０１を薄くすることにより、マーク領域内におけるグラフェンの成長起点である触媒層２０１ｂが形成される。その後、配線領域の上記マスクは除去される。

【0062】

［図２２］
加熱処理により、触媒層を合金化することにより、配線領域内におけるグラフェンの成長起点である触媒層２０１ａが形成される。

【0063】

図２１の工程と図２２の工程の順序は逆でも構わない。

【0064】

［図２３］
触媒層２０１ａおよび触媒層２０１ｂを成長起点としてグラフェンを成長させ、成長したグラフェン（グラフェン層）を加工して、配線領域およびマスク領域内にそれぞれ配線を構成するグラフェン層３０１および合わせマークを構成するグラフェン層３０１が形成される。

【0065】

以上述べた実施形態の半導体装置およびその製造方法の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２０で表現できる。

【0066】

［付記１］
互いに材料が異なる第１および第２の層を含み、表面に前記第１および第２の層の境界がある下地層と、
前記下地層の前記表面上に形成され、凸状の領域を含む触媒層と、
前記凸状の領域に接して形成されたグラフェン層と
を具備してなることを特徴とする半導体装置。

【0067】

［付記２］
前記触媒層の前記凸状の領域は、前記第１および第２の層の前記境界に対応する領域に形成されていることを特徴とする付記１に記載の半導体装置。

【0068】

［付記３］
前記触媒層は、前記第１および第２の層上に形成されていることを特徴とする付記１または２に記載の半導体装置。

【0069】

［付記４］
前記グラフェン層は、前記第１の層上の前記触媒層上に形成されていることを特徴とする付記３に記載の半導体装置。

【0070】

［付記５］
前記グラフェン層は、前記第１の層上の前記触媒層上に形成された第１のグラフェン層と、前記第２の層上の前記触媒層上に形成された第２のグラフェン層を含み、前記第１のグラフェン層は前記第２のグラフェン層よりも厚いことを特徴とする付記３に記載の半導体装置。

【0071】

［付記６］
前記第２の層は開孔を有し、前記第１の層は前記開孔内に形成されていることを特徴する付記３ないし５のいずれか１項に記載の半導体装置。

【0072】

［付記７］
表面に溝を有する絶縁膜をさらに具備してなり、
前記第２の層は、前記溝の内面および前記溝外の前記表面の上に形成され、
前記第１の層は、前記第２の層を介して前記溝を埋めるように、前記溝内に選択的に形成されていることを特徴とする付記３に記載の半導体装置。

【0073】

［付記８］
前記触媒層は前記第１の層上に選択的に形成されていることを特徴とする付記７に記載の半導体装置。

【0074】

［付記９］
前記溝外の前記第２の層上に形成された合金層をさらに具備してなることを特徴とする付記８に記載の半導体装置。

【0075】

［付記１０］
前記触媒層の上部が露出するように前記溝外の前記第１の層上に前記合金層は形成されていることを特徴とする付記９に記載の半導体装置。

【0076】

［付記１１］
前記合金層は、前記第１の層の材料と前記触媒層の材料との合金を含むことを特徴とする付記９または１０に記載の半導体装置。

【0077】

［付記１２］
前記グラフェン層は、前記触媒層の上部に接し、かつ、前記合金層上に形成されていることを特徴する付記９ないし１１のいずれか１項に記載の半導体装置。

【0078】

［付記１３］
前記第２の層は前記第１の層よりも前記触媒層の凝集を起こしやすいことを特徴とする付記１ないし１２のいずれか１項に記載の半導体装置。

【0079】

［付記１４］
前記第１の層の材料は、Ｃｒ、Ｔｃ、Ｒｕ、Ｏｓ、Ｒｅ、Ｃ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ、ＣｄまたはＷであり、
前記第２の層の材料は、Ｔｉ、ＴｉＮ、ＴａまたはＴａＮであり、
前記触媒層の材料は、Ｎｉ、Ｃｏ、ＦｅまたはＣｕであることを特徴とする付記１ないし１３のいずれか１項に記載の半導体装置。

【0080】

［付記１５］
前記触媒層は、前記第１の層の前記材料を含むことを特徴とする付記１４に記載の半導体装置。

【0081】

［付記１６］
前記グラフェン層は配線を構成することを特徴とする付記１ないし１５のいずれか１項に記載の半導体装置。

【0082】

［付記１７］
表面に溝が形成された絶縁膜と、
前記絶縁膜の前記表面上に形成され、前記溝の底面上の部分の第１の厚さが前記溝の深さよりも厚く、前記溝の外側の部分の第２の厚さが前記第１の厚さよりも薄い触媒層と、
前記触媒層上に形成されたグラフェン層と
を具備してなることを特徴とする半導体装置。

【0083】

［付記１８］
前記グラフェン層は合わせマークを構成することを特徴とする付記１７に記載の半導体装置。

【0084】

［付記１９］
互いに材料が異なる第１および第２の層を含み、表面に前記第１および第２の層の境界がある下地層を形成する工程と、
前記下地層の前記表面上に、凸状の領域を含む触媒層を形成する工程と、
前記凸状の領域を成長起点としてグラフェンを成長させ、グラフェン層を形成する工程と
を具備してなることを特徴とする半導体装置の製造方法。

【0085】

［付記２０］
前記グラフェンを成長させる工程は、ＣＶＤ法を用いて行われることを特徴とする付記１９に記載の半導体装置の製造方法。

【0086】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0087】

１００…凝集層、１０１…第１の凝集層、１０２…第２の凝集層、１０３…境界、２０１…触媒層、２０１ａ…凸状の領域、２０１ｂ…境界付近の触媒層、２０２…合金層、３０１…グラフェン層、３０１ａ…第１のグラフェン層、３０１ｂ…第２のグラフェン層、３０１ｃ…グラフェン、４０１…層間絶縁膜、４０２…バリアメタル膜、４０３…開孔、４０４，４０５…溝

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】