特許第6247280号(P6247280)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6247280強誘電性ランダムアクセスメモリ(FRAM)レイアウト装置及び方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6247280
(24)【登録日】2017年11月24日
(45)【発行日】2017年12月13日
(54)【発明の名称】強誘電性ランダムアクセスメモリ(FRAM)レイアウト装置及び方法
(51)【国際特許分類】
   G11C 11/22 20060101AFI20171204BHJP
   G11C 5/02 20060101ALI20171204BHJP
【FI】
   G11C11/22 110
   G11C5/02 100
【請求項の数】15
【全頁数】17
(21)【出願番号】特願2015-503674(P2015-503674)
(86)(22)【出願日】2013年4月1日
(65)【公表番号】特表2015-521336(P2015-521336A)
(43)【公表日】2015年7月27日
(86)【国際出願番号】US2013034785
(87)【国際公開番号】WO2013149235
(87)【国際公開日】20131003
【審査請求日】2016年3月30日
(31)【優先権主張番号】13/435,718
(32)【優先日】2012年3月30日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】デビッド ジェイ トープス
(72)【発明者】
【氏名】マイケル ピー クリントン
【審査官】 酒井 恭信
(56)【参考文献】
【文献】 特開2004−164815(JP,A)
【文献】 米国特許第06829154(US,B1)
【文献】 特開2004−164816(JP,A)
【文献】 米国特許第06836439(US,B1)
【文献】 国際公開第2008/029439(WO,A1)
【文献】 特開平02−264451(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 11/22
G06F 17/50
(57)【特許請求の範囲】
【請求項1】
強誘電性ランダムアクセスメモリ(FRAM)仕様に基づくFRAMレイアウトを有する装置であって、前記FRAMレイアウトが、
第1のアレイセグメントであって、
ローの第1のセットとコラムの第1のセットとに配列される強誘電性メモリセルの第1のアレイであって、前記ローの第1のセットからの各ローが、ビットラインの第1のセットからの少なくとも1つのビットラインとプレートラインの第1のセットからの少なくとも1つのプレートラインとに関連付けられ、前記コラムの第1のセットからの各コラムが、ワードラインの第1のセットからの少なくとも1つのワードラインに関連付けられる、前記強誘電性メモリセルの第1のアレイと、
ビットラインセルの第1のセットであって、各ビットラインセルが、前記ビットラインの第1のセットの少なくとも1つのビットラインに結合される、前記ビットラインセルの第1のセットと、
を有する、前記第1のアレイセグメントと、
第2のアレイセグメントであって、
ローの第2のセットとコラムの第2のセットとに配列される強誘電性メモリセルの第2のアレイであって、前記ローの第2のセットからの各ローが、ビットラインの第2のセットからの少なくとも1つのビットラインとプレートラインの第2のセットからの少なくとも1つのプレートラインとに関連付けられ、前記コラムの第2のセットからの各コラムが、ワードラインの第2のセットからの少なくとも1つのワードラインに関連付けられる、前記強誘電性メモリセルの第2のアレイと、
ビットラインセルの第2のセットであって、各ビットラインセルが、前記ビットラインの第2のセットからの少なくとも1つのビットラインに結合される、前記ビットラインセルの第2のセットと、
を有する、前記第2のアレイセグメントと、
前記第1のアレイセグメントと前記第2のアレイセグメントとの間に位置する感知回路であって、前記感知回路が複数の感知増幅器を含み、各感知増幅器が、前記ビットラインの第1のセットからの少なくとも1つのビットラインに結合され、前記ビットラインの第2のセットからの少なくとも1つのビットラインに結合される、前記感知回路と、
前記プレートラインの第1のセットからの各プレートラインに結合され、前記第1のアレイセグメントに隣接して位置する第1のプレートドライバと、
前記プレートラインの第2のセットからの各プレートラインに結合され、前記第2のアレイセグメントに隣接して位置する第2のプレートドライバと、
前記ワードラインの第1のセットからの各ワードラインに結合され、前記第1のプレートドライバと前記第1のアレイセグメントとの少なくとも1つに隣接して位置する第1のローインタフェース回路と、
前記ワードラインの第2のセットからの各ワードラインに結合され、前記第2のプレートドライバと前記第2のアレイセグメントとの少なくとも1つに隣接して位置する第2のローインタフェース回路と、
前記第1及び第2のローインタフェース回路に結合され、前記第1及び第2のローインタフェース回路の間にあるワードラインブースト回路と、
各感知増幅器に結合され、前記第1及び第2のアレイセグメントの少なくとも1つに隣接して位置する入力/出力(I/O)バスと、
前記I/Oバスに結合され、前記I/Oバスに隣接する誤り訂正符号(ECC)論理回路と、
前記I/Oバスと前記ECC論理回路と前記感知回路と前記第1のローインタフェース回路と前記第2のローインタフェース回路とに結合されるコントローラであって、前記第1及び第2のローインタフェース回路と前記I/Oバスと前記ECC論理回路との少なくとも1つに隣接する、前記コントローラと、
を含む、装置。
【請求項2】
請求項1に記載の装置であって、
各ビットラインセルがプリチャージ回路を更に含む、装置。
【請求項3】
請求項1に記載の装置であって、
各ビットラインセルが一対のビットラインに結合され、
各ビットラインセルが、
ビットラインのその対に結合されるプリチャージ回路と、
前記プリチャージ回路とその感知増幅器とに結合されるマルチプレクサであって、前記コントローラにより制御される、前記マルチプレクサと、
を更に含む、装置。
【請求項4】
請求項3に記載の装置であって、
前記ビットラインの第1及び第2のセットからの各ビットラインが、トゥルービットラインとコンプリメントビットラインとを更に含み、
各強誘電性メモリセルが、
そのドレインでそのトゥルービットラインに、そのゲートでそのワードラインに結合される第1のMOSトランジスタと、
前記第1のMOSトランジスタのソースとそのプレートラインとの間に結合される第1の強誘電性キャパシタと、
そのドレインでそのコンプリメントビットラインに、そのゲートでそのワードラインに結合される第2のMOSトランジスタと、
前記第2のMOSトランジスタのソースとそのプレートラインとの間に結合される第2の強誘電性キャパシタと、
を更に含む、装置。
【請求項5】
請求項4に記載の装置であって、
前記ECC論理回路が、
前記感知回路から未訂正読み取りを受け取るように結合される複数のシンドローム生成器と、
複数の誤り訂正回路と、
複数の誤り訂正パリティ回路と、
を更に含み、
前記複数の誤り訂正回路と前記複数の誤り訂正パリティ回路とが、訂正された読み取りを生成するように前記複数のシンドローム生成器に結合される、装置。
【請求項6】
請求項5に記載の装置であって、
前記第1のローインタフェース回路が前記第1のアレイセグメントに隣接し、前記第2のローインタフェース回路が前記第2のアレイセグメントに隣接する、装置。
【請求項7】
強誘電性ランダムアクセスメモリ(FRAM)仕様に基づくFRAMレイアウトを有するFRAMであって、前記FRAMレイアウトが、
共有回路であって、
前記レイアウトの端部に沿って位置するローインタフェース回路要素と、
前記ローインタフェース回路要素に結合され、前記ローインタフェース回路要素に隣接し、前記レイアウトのコーナーに位置するコントローラと、
を有する、前記共有回路と、
前記ローインタフェース回路要素に隣接するアレイに配列される複数のスケーラブル回路と、
を含み、
各スケーラブル回路が、
ビットラインの第1のセットと、
ビットラインの第2のセットと、
ワードラインの第1のセットであって、前記ワードラインの第1のセットからの各ワードラインが前記ローインタフェース回路要素に結合される、前記ワードラインの第1のセットと、
ワードラインの第2のセットであって、前記ワードラインの第2のセットからの各ワードラインが前記ローインタフェース回路要素に結合される、前記ワードラインの第2のセットと、
プレートラインの第1のセットと、
プレートラインの第2のセットと、
ローの第1のセットとコラムの第1のセットとに配列されるFRAMセルの第1のセットであって、前記FRAMセルの第1のセットからの各FRAMセルが、前記ビットラインの第1のセットからの少なくとも1つのビットラインと、前記ワードラインの第1のセットからの少なくとも1つのワードラインと、前記プレートラインの第1のセットからの少なくとも1つのプレートラインとに結合される、前記FRAMセルの第1のセットと、
ローの第2のセットとコラムの第2のセットとに配列されるFRAMセルの第2のセットであって、前記FRAMセルの第2のセットからの各FRAMセルが、前記ビットラインの第2のセットからの少なくとも1つのビットラインと、前記ワードラインの第2のセットからの少なくとも1つのワードラインと、前記プレートラインの第2のセットからの少なくとも1つのプレートラインとに結合される、前記FRAMセルの第2のセットと、
ビットラインセルの第1のセットであって、各ビットラインセルが前記ビットラインの第1のセットからの少なくとも1つのビットラインに結合される、前記ビットラインセルの第1のセットと、
ビットラインセルの第2のセットであって、各ビットラインセルが前記ビットラインの第2のセットからの少なくとも1つのビットラインに結合される、前記ビットラインセルの第2のセットと、
複数の感知増幅器であって、各感知増幅器が前記ビットラインの第1のセットからの少なくとも1つのビットラインに結合され、それが前記ビットラインの第2のセットからの少なくとも1つのビットラインに結合され、各感知増幅器が前記FRAMセルの第1及び第2のセットの間に位置する、前記複数の感知増幅器と、
第1のプレートドライバであって、前記プレートラインの第1のセットからの各プレートラインに結合され、前記FRAMセルの第1のセットに隣接して位置する、前記第1のプレートドライバと、
第2のプレートドライバであって、前記プレートラインの第2のセットからの各プレートラインに結合され、前記FRAMセルの第2のセットに隣接して位置する、前記第2のプレートドライバと、
I/Oバスであって、各感知増幅器に結合され、前記FRAMセルの第1及び第2のセットの少なくとも1つに隣接して位置する、前記I/Oバスと、
前記I/Oバスに結合され、前記I/Oバスに隣接する、ECC論理回路と、
を含む、FRAM。
【請求項8】
請求項に記載のFRAMであって、
前記ビットラインの第1のセットが、トゥルービットラインの第1のセットとコンプリメントビットラインの第1のセットとを更に含み、前記ビットラインの第2のセットが、トゥルービットラインの第2のセットとコンプリメントビットラインの第2のセットとを更に含む、FRAM。
【請求項9】
請求項に記載のFRAMであって、
前記FRAMセルの第1及び第2のセットからの各FRAMセルが、
そのドレインでそのトゥルービットラインに、そのゲートでそのワードラインに結合される第1のNMOSトランジスタと、
前記第1のMOSトランジスタのソースとそのプレートラインとの間に結合される第1の強誘電性キャパシタと、
そのドレインでそのコンプリメントビットラインに、そのゲートでそのワードラインに結合される第2のNMOSトランジスタと、
前記第2のMOSトランジスタのソースとそのプレートラインとの間に結合される第2の強誘電性キャパシタと、
を更に含む、FRAM。
【請求項10】
請求項に記載のFRAMであって、
前記ビットラインセルの第1及び第2のセットからの各ビットラインセルが、
FRAMセルのその関連するセットにおける2つの隣接するローからのトゥルー及びコンプリメントビットラインに結合されるプリチャージ回路と、
前記プリチャージ回路とその感知増幅器とに結合されるマルチプレクサであって、前記コントローラにより制御される、前記マルチプレクサと、
を更に含む、FRAM。
【請求項11】
請求項10に記載のFRAMであって、
前記ローインタフェース回路要素が、
前記アレイのローにおけるFRAMセルの各第1のセットに結合される第1のロードライバと、
前記第1のロードライバに結合される第1のローデコーダと、
前記アレイの前記ローにおけるFRAMセルの各第2のセットに結合される第2のロードライバと、
前記第2のロードライバに結合される第2のローデコーダと、
前記第1及び第2のロードライバに結合され、前記第1及び第2のロードライバの間に位置するワードラインブースト回路と、
を更に含む、FRAM。
【請求項12】
請求項11に記載のFRAMであって、
前記ECC論理回路が、
その感知回路からの未訂正読み取りを受け取るように結合される複数のシンドローム生成器と、
複数の誤り訂正回路と、
複数の誤り訂正パリティ回路と、
を更に含み、
前記複数の誤り訂正回路と前記複数の誤り訂正パリティ回路とが、訂正された読み取りを生成するように前記複数のシンドローム生成器に結合される、FRAM。
【請求項13】
請求項12に記載のFRAMであって、
前記第1及び第2のロードライバの各々がローシフト回路を更に含む、FRAM。
【請求項14】
請求項13に記載のFRAMであって、
前記FRAMのためのビット長が64ビットである、FRAM。
【請求項15】
請求項14に記載のFRAMであって、
前記アレイが、1024、2048、2048、4096、4096、4096、8192、8192及び16384のそれぞれのワードサイズを有し、8kb、16kb、16kb、32kb、32kb、32kb、64kb、64kb及び128kbのそれぞれのサイズを有する、スケーラブル回路の1×2アレイ、スケーラブル回路の1×4アレイ、スケーラブル回路の2×2アレイ、スケーラブル回路の1×8アレイ、スケーラブル回路の2×4アレイ、スケーラブル回路の4×2アレイ、スケーラブル回路の2×8アレイ、スケーラブル回路の4×4アレイ、及びスケーラブル回路の4×8アレイの1つである、FRAM。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して強誘電性ランダムアクセスメモリ(FRAM)に関し、更に特定して言えば、FRAMレイアウトのための装置及び方法に関連する。
【背景技術】
【0002】
メモリコンパイラは、スタティックランダムアクセスメモリ(SRAM)及びダイナミックランダムアクセスメモリ(DRAM)を設計する際に一般的に用いられる。これらのメモリコンパイラがあれば、メモリ(即ち、DRAM又はSRAMアレイ)及びこのようなメモリのためのレイアウトを自動で生成し得るコンピュータシステム又はパーソナルコンピュータ(PC)に対する設計基準をユーザーが入力することができ、これは、SRAM又はDRAMを含む集積回路(IC)を設計する際のオーバーヘッドを著しく低減する。一方、FRAMは、コンパイラにおいて用いるのに概して適していない設計における複雑性のため、コンパイラを用いて設計されておらず、その結果、FRAMは従来、カスタム設計の焦点となっており、これには時間がかかり、労力を要する。従って、FRAMコンパイラが求められている。
【0003】
従来のシステム及び/又は回路の幾つかの例が、下記文献に記載されている。
【特許文献1】米国特許番号第7,461,371号
【特許文献2】米国特許公開番号2005/0088887
【特許文献3】米国特許公開番号2010/0226162
【発明の概要】
【0004】
本発明の態様が或る装置を提供する。
【0005】
記述される実施例において、この装置は、第1のアレイセグメント、第2のアレイセグメント、感知回路、第1のプレートドライバ、第2のプレートドライバ、第1のローインタフェース回路、第2のローインタフェース回路、ワードラインブースト回路、入力/出力(10)バス、誤り訂正符号(ECC)論理回路、及びコントローラを含む。第1のアレイセグメントは、ローの第1のセット及びコラムの第1のセットに配列される強誘電性メモリセルの第1のアレイであって、ローの第1のセットからの各ローが、ビットラインの第1のセットからの少なくとも1つのビットライン及びプレートラインの第1のセットからの少なくとも1つのプレートラインに関連付けられ、コラムの第1のセットからの各コラムが、ワードラインの第1のセットからの少なくとも1つのワードラインに関連付けられる、強誘電性メモリセルの第1のアレイと、ビットラインセルの第1のセットであって、各ビットラインが、ビットラインの第1のセットの少なくとも1つのビットラインに結合される、ビットラインの第1のセットセルとを有する。第2のアレイセグメントは、ローの第2のセット及びコラムの第2のセットに配列される強誘電性メモリセルの第2のアレイであって、ローの第2のセットからの各ローが、ビットラインの第2のセットからの少なくとも1つのビットライン及びプレートラインの第2のセットからの少なくとも1つのプレートラインに関連付けられ、コラムの第2のセットからの各コラムが、ワードラインの第2のセットからの少なくとも1つのワードラインに関連付けられる、強誘電性メモリセルの第2のアレイと、ビットラインセルの第2のセットであって、各ビットラインが、ビットラインの第2のセットからの少なくとも1つのビットラインに結合される、ビットラインの第2のセットセルとを有する。感知回路は、第1のアレイセグメントと第2のアレイセグメントとの間に位置し、感知回路は複数の感知増幅器を含み、各感知増幅器が、ビットラインの第1のセットからの少なくとも1つのビットラインに結合され、ビットラインの第2のセットからの少なくとも1つのビットラインに結合される。第1のプレートドライバは、プレートラインの第1のセットからの各プレートラインに結合され、且つ、第1のアレイセグメントに実質的に隣接して位置する。第2のプレートドライバは、プレートラインの第2のセットからの各プレートラインに結合され、且つ、第2のアレイセグメントに実質的に隣接して位置する。第1のローインタフェース回路は、ワードラインの第1のセットからの各ワードラインに結合され、且つ、第1のプレートラインドライバ及び第1のアレイセグメントの少なくとも1つに実質的に隣接して位置する。第2のローインタフェース回路は、ワードラインの第2のセットからの各ワードラインに結合され、且つ、第2のプレートラインドライバ及び第2のアレイセグメントの少なくとも1つに実質的に隣接して位置する。ワードラインブースト回路は、第1及び第2のローインタフェース回路に結合され、且つ、第1及び第2のローインタフェース回路間にある。入力/出力(10)バスは、各感知増幅器に結合され、且つ、第1及び第2のアレイセグメントの少なくとも1つに実質的に隣接して位置する。誤り訂正符号(ECC)論理回路は、IOバスに結合され、IOバスに実質的に隣接する。コントローラは、IOバス、ECC論理回路、感知回路、第1のローインタフェース回路、及び第2のローインタフェース回路に結合されるコントローラであって、第1及び第2のローインタフェース回路、IOバス、及びECC論理回路の少なくとも1つに実質的に隣接する。
【0006】
特定の実施例において、各ビットラインセルはプリチャージ回路を含み得る。各ビットラインセルは一対のビットラインに結合され得、各ビットラインセルは、ビットラインのその対に結合されるプリチャージ回路と、プリチャージ回路及びその感知増幅器に結合されるマルチプレクサであって、コントローラにより制御されるマルチプレクサとを更に含む。また、ビットラインの第1及び第2のセットからの各ビットラインは、トゥルービットライン及びコンプリメントビットラインを更に含み得る。各強誘電性メモリセルは、そのドレインでそのトゥルービットラインに及びそのゲートでそのワードラインに結合される第1のMOSトランジスタ、第1のMOSトランジスタのソースとそのプレートラインとの間に結合される第1の強誘電性キャパシタ、そのドレインでそのコンプリメントビットラインに及びそのゲートでそのワードラインに結合される第2のMOSトランジスタ、及び第2のMOSトランジスタのソースとそのプレートラインとの間に結合される第2の強誘電性キャパシタを更に含み得る。
【0007】
特定の実施例において、ECC論理回路は、感知回路から未訂正読み取りを受け取るように結合される複数のシンドローム生成器、複数の誤り訂正回路、及び複数の誤り訂正パリティ回路を更に含み得る。複数の誤り訂正回路及び複数の誤り訂正パリティ回路は、訂正された読み取りを生成するように複数のシンドローム生成器に結合される。
【0008】
特定の実施例において、第1のローインタフェース回路は第1のアレイセグメントに隣接し得、第2のローインタフェース回路は第2のアレイセグメントに隣接し得る。
【0009】
本発明の別の態様が、非一時的(non-transitory)ストレージ媒体上に埋め込まれ、プロセッサにより実行可能な、強誘電性ランダムアクセスメモリ(FRAM)のためのレイアウトを生成するためのコンピュータプログラムを提供する。
【0010】
記述される実施例において、このコンピュータプログラムは、FRAM仕様を受け取るためのコンピュータ符号、非一時的ストレージ媒体からのFRAMフロアプラン及び設計ルールをリトリーブするためのコンピュータ符号、及びFRAM仕様及び設計ルールに基づいてFRAMのためのレイアウトをアセンブルするためのコンピュータ符号を含む。
【0011】
特定の実施例において、FRAM仕様は、ワードサイズ、ビット長、バイトサイズ、及びアレイセグメントレイアウトを更に含み得る。設計ルールは、ローインタフェース回路要素をレイアウトの一端に沿って置くためのコンピュータ符号、及びコントローラをレイアウトの1つのコーナーに置くためのコンピュータ符号を更に含み得、コントローラはローインタフェース回路要素に実質的に隣接する。フロアプランは、共有回路及びスケーラブル回路を更に含み得る。
【0012】
別の態様において、レイアウトを有するFRAMが提供される。
【0013】
記述される実施例において、FRAMは、共有回路、及び複数のスケーラブル回路を含む。共有回路は、レイアウトの端部に沿って位置するローインタフェース回路要素と、ローインタフェース回路要素に結合され、且つ、ローインタフェース回路要素に実質的に隣接し、且つ、レイアウトのコーナーに位置するコントローラとを有する。複数のスケーラブル回路は、ローインタフェース回路要素に隣接するアレイに配列される。各スケーラブル回路は、ビットラインの第1のセットと、ビットラインの第2のセットと、ワードラインの第1のセットであって、ワードラインの第1のセットからの各ワードラインがローインタフェース回路要素に結合される、ワードラインの第1のセットと、ワードラインの第2のセットであって、ワードラインの第2のセットからの各ワードラインがローインタフェース回路要素に結合される、ワードラインの第2のセットと、プレートラインの第1のセットと、プレートラインの第2のセットと、ローの第1のセット及びコラムの第1のセットに配列されるFRAMセルの第1のセットであって、FRAMセルの第1のセットからの各FRAMセルが、ビットラインの第1のセットからの少なくとも1つのビットラインと、ワードラインの第1のセットからの少なくとも1つのワードラインと、プレートラインの第1のセットからの少なくとも1つのプレートラインとに結合される、FRAMセルの第1のセットと、ローの第2のセット及びコラムの第2のセットに配列されるFRAMセルの第2のセットであって、FRAMセルの第2のセットからの各FRAMセルが、ビットラインの第2のセットからの少なくとも1つのビットラインと、ワードラインの第2のセットからの少なくとも1つのワードラインと、プレートラインの第2のセットからの少なくとも1つのプレートラインとに結合される、FRAMセルの第2のセットと、ビットラインセルの第1のセットであって、各ビットラインがビットラインの第1のセットからの少なくとも1つのビットラインに結合される、ビットラインセルの第1のセットと、ビットラインセルの第2のセットであって、各ビットラインがビットラインの第2のセットからの少なくとも1つのビットラインに結合される、ビットラインセルの第2のセットと、複数の感知増幅器であって、各感知増幅器がビットラインの第1のセットからの少なくとも1つのビットラインに結合され、それがビットラインの第2のセットからの少なくとも1つのビットラインに結合され、各感知増幅器がFRAMセルの第1及び第2のセット間に位置する、複数の感知増幅器と、第1のプレートドライバであって、プレートラインの第1のセットからの各プレートラインに結合され、且つ、FRAMセルの第1のセットに実質的に隣接して位置する、第1のプレートドライバと、第2のプレートドライバであって、プレートラインの第2のセットからの各プレートラインに結合され、且つ、FRAMセルの第2のセットに実質的に隣接して位置する、第2のプレートドライバと、IOバスであって、各感知増幅器に結合され、且つ、FRAMセルの第1及び第2のセットの少なくとも1つに実質的に隣接して位置する、IOバスと、IOバスに結合され、前記IOバスに実質的に隣接する、ECC論理回路とを含む。
【0014】
特定の実施例において、ビットラインの第1のセットは更に、トゥルービットラインの第1のセット及びコンプリメントビットラインの第1のセットを更に含み得、ビットラインの第2のセットは、トゥルービットラインの第2のセット及びコンプリメントビットラインの第2のセットを含み得る。FRAMセルの第1及び第2のセットからの各FRAMセルは、そのドレインでそのトゥルービットラインに及びそのゲートでそのワードラインに結合される第1のNMOSトランジスタ、第1のMOSトランジスタのソースとそのプレートラインとの間に結合される第1の強誘電性キャパシタ、そのドレインでそのコンプリメントビットラインに及びそのゲートでそのワードラインに結合される第2のNMOSトランジスタ、及び第2のMOSトランジスタのソースとそのプレートラインとの間に結合される第2の強誘電性キャパシタを更に含み得る。ビットラインセルの第1及び第2のセットからの各ビットラインセルは、FRAMセルのその関連するセットにおける2つの隣接するローからのトゥルー及びコンプリメントビットラインに結合されるプリチャージ回路と、プリチャージ回路及びその感知増幅器に結合されるマルチプレクサであって、コントローラにより制御される、マルチプレクサとを更に含み得る。ローインタフェース回路要素は、アレイのローにおけるFRAMセルの各第1のセットに結合される第1のロードライバ、第1のロードライバに結合される第1のローデコーダ、アレイのローにおけるFRAMセルの各第2のセットに結合される第2のロードライバ、第2のロードライバに結合される第2のローデコーダ、及び第1及び第2のロードライバに結合され、且つ、第1及び第2のロードライバ間に位置するワードラインブースト回路を更に含み得る。
【0015】
特定の実施例において、ECC論理回路は更に、その感知回路からの未訂正読み取りを受け取るように結合される複数のシンドローム生成器、複数の誤り訂正回路、及び複数の誤り訂正パリティ回路を更に含み得る。複数の誤り訂正回路及び複数の誤り訂正パリティ回路は、訂正された読み取りを生成するように複数のシンドローム生成器に結合される。第1及び第2のロードライバの各々はローシフト回路を更に含み得る。FRAMのためのビット長は、64ビットであり得る。アレイは、1024、2048、2048、4096、4096、4096、8192、8192、及び16384のそれぞれのワードサイズを有し、8kb、16kb、16kb、32kb、32kb、32kb、64kb、64kb、及び128kbのそれぞれのサイズを有する、スケーラブル回路の1×2アレイ、スケーラブル回路の1×4アレイ、スケーラブル回路の2×2アレイ、スケーラブル回路の1×8アレイ、スケーラブル回路の2×4アレイ、スケーラブル回路の4×2アレイ、スケーラブル回路の2×8アレイ、スケーラブル回路の4×4アレイ、及びスケーラブル回路の4×8アレイの一つである。
【図面の簡単な説明】
【0016】
図1図1は、コンピュータシステムの一例の図である。
【0017】
図2図2は、図1のコンピュータシステム上で用いることができる、本発明に従ったFRAMコンパイラの一例の図である。
【0018】
図3図3は、FRAMフロアプランの一例の図である。
【0019】
図4図4は、図3のFRAMセルの一例の図である。
【0020】
図5図5は、図3のビットラインセルの一例の図である。
【0021】
図6図6は、図3の感知増幅器の一例の図である。
【0022】
図7図7は、図3のアレイセグメントのためのローシフトの一例の図である。
【0023】
図8図8は、図3のロードライバにおいて用いられるローシフト回路の一例の図である。
【0024】
図9図9は、図3のアレイセグメントのためのコラムシフトの一例の図である。
【0025】
図10図10は、図3の誤り訂正符号(ECC)論理回路の一例の図である。
【0026】
図11図11は、図3のフロアプランを用いる図2のコンパイラにより生成されるFRAMメモリ回路の例の図である。
図12図12は、図3のフロアプランを用いる図2のコンパイラにより生成されるFRAMメモリ回路の例の図である。
図13図13は、図3のフロアプランを用いる図2のコンパイラにより生成されるFRAMメモリ回路の例の図である。
図14図14は、図3のフロアプランを用いる図2のコンパイラにより生成されるFRAMメモリ回路の例の図である。
【発明を実施するための形態】
【0027】
コンピュータネットワーク100を図1に図示する。ネットワーク100は概して、パーソナルコンピュータ(PC)又は端子102‐1〜102‐N、パケットスイッチングネットワーク104、及び大規模演算コンピュータ106を含む。これらのコンピュータ102−1〜102−N及び106の各々は、1つ又は複数のプロセッサ及びストレージ媒体(ランダムアクセスメモリ及びハードディスクドライブなど)を含み、プロセッサは、ストレージ媒体にストアされる、コンピュータプログラムコード又はソフトウエア命令を実行し得る。回路コンパイラ(これらは、概してコンピュータコード又はソフトウエア命令である)は、概して多くの形式を取り、PC102‐1〜102‐Nの1つ又は複数上で又はネットワーク104を介して、動作し得るか或いは実行されるべきである。
【0028】
図2は、FRAMコンパイラ204の一般化された図を図示する。コンパイラ204は概して、FRAMメモリ回路のためのレイアウトを生成するようにコンピュータネットワーク100上で1つ又は複数のコンピュータ102‐1〜102‐N及び106を介して動作する。典型的に、ユーザーが、FRAM仕様(ワードサイズ、ビット長、総サイズ、及びレイアウトアスペクト比など)を定義することができる。エンジン206は、ストレージ媒体208(ハードディスクドライブなど)からリトリーブされたFRAMフロアプラン210をリトリーブすることができ、FRAM仕様202及び設計ルール212に基づいて、エンジン206は、結果218としてFRAMメモリ(概して集積回路又はICに用いるための)を形成することができる。
【0029】
フロアプラン210(この一例を図3において見ることができる)は、FRAMメモリのための一般的な配置を説明し得る。図3の例において図示するように、フロアプラン210は、2つの構成要素、共有回路301及びスケーラブル回路303、を有する。共有回路301は概して、スケーラブル回路303間で共有され得る回路で形成され(及びこれは、部分的に、設計ルール212により記載され得る)、一方、スケーラブル回路303は、所望のサイズ、アスペクト比などを達成するように拡張され得る。図3(これは、最小寸法とされたFRAMメモリ回路の一例を示す)に示した例において、共有回路301は、1つのコーナーにおけるコントローラ322を備えて一端に沿って位置し、ローインタフェース回路要素(即ち、上側および下側アレイセグメント310‐1及び310‐2及びワードラインブースト回路316に対するローインタフェース回路)がコントローラ322に実質的に隣接している。各ローデコーダ302‐1及び302‐2及びロードライバ304‐1及び304‐1(これらのローインタフェース回路に対する)は、水平に拡張される任意の数のアレイセグメント(即ち、310‐1及び310‐2)に対するローを駆動するために用いることができる。スケーラブル回路303は、例えば、感知回路314(これは例えば感知増幅器328を含む)を共有し(及びそれに実質的に隣接し)、且つ、入力/出力(IO)バス318及びECC論理回路320を共有する、アレイセグメント310‐1及び310‐2の対(これらは、概してセルアレイ311‐1及び311‐2及びビットライン回路312‐1及び312‐2である)で概して形成され得る。セルアレイ311‐1及び311‐2(これらは例えば32ビット幅とし得る)はまた概して、ロー及びコラムのアレイに配列されるFRAMセル324、及びビットライン回路312‐1及び312‐2を含み、及び概してビットラインセル326を含む。各セルアレイ311−1及び311−2に関連付けられるプレートドライバ308−1及び308−2もある。
【0030】
FRAMセル324の一例を図4に図示する。図示するように、FRAMセル324は概して、それぞれ、トゥルー及びコンプリメントビットラインBL及び
に結合されるトランジスタQ1及びQ2(これらは、図示するように、NMOSトランジスタである)で形成される。トランジスタQ1及びQ2はまた、概してそのプレートラインドライバ(即ち、308‐1又は308‐2)に結合されるプレートラインPLを共有し、そのロードライバ(即ち、304‐1又は304‐2)に概して結合されるワードラインWLを共有する。これらのトランジスタQ1及びQ2はその後、強誘電性キャパシタC1及びC2の状態の読み取りにおいて又は強誘電性キャパシタC1及びC2の状態の書き込みにおいて制御又はアシストするために用いられ得る。
【0031】
ビットライン回路(即ち、312‐1及び312‐2)があるため、ビットラインセル326がトゥルー及びコンプリメントビットラインBL及び
の複数のセットにより共有されることが望ましい可能性があるが、トゥルー及びコンプリメントビットラインBL及び
の各セットに対して1つのビットラインセル326を用いることが可能である。図5の例において図示するように、一対のトゥルー及びコンプリメントビットラインBL1/
及びBL2/
がビットラインセル324を共有する。この例では、ビットラインセル324は概して、プリチャージ回路402(これは概してトランジスタQ3〜Q8を含む)、回復回路404(これは概してトランジスタQ9〜Q20を含む)、及びマルチプレクサ又はMUX406(これは概してトランジスタQ21〜Q24を含む)を含む。プリチャージ回路402は概して、プリチャージ信号PREを用いてコントローラ322により制御され、ビットラインBL1、BL2、
、及び
をプリチャージし得るようにレールVDDに結合される。回復回路404(これは概して何らかのテスト機能性を提供し得る)は概して、制御信号CNTLでコントローラ322により制御され、レールVSSに結合される。MUX406は、選択信号SELECTでコントローラ322により制御され、MUX406は、出力ビットラインBLO及び
上でトゥルー及びコンプリメントビットラインBL1及び
又はトゥルー及びコンプリメントビットラインBL2及び
からの状態を出力し得る。
【0032】
典型的に、感知増幅器328が、図6の例において図示するように、ビットライン回路312‐1及び312‐2の対の各々からのビットラインセル324に結合される。感知増幅器328は概してトランジスタQ25〜Q28で構成され、感知増幅器328は、通常、コントローラ322により提供される感知イネーブル信号SE(及びそのコンプリメント又は反転信号
)に基づいてイネーブル及びディセーブルされる。感知増幅器328はまた、読み取り/書き込み信号RW(これも、概してコントローラ322により提供される)の状態に基づいて読み取り及び書き込みオペレーションの一部を実施することができ、ビットラインBLO及び
は、信号PRC(これも概してコントローラによって提供される)の状態に基づいて共に結合され得る。
【0033】
製造性及び信頼性を増大するため、幾つかの他の特徴(これらは、例えば、図3及び図7図9において見ることができる)がセルアレイ(即ち、311‐1及び311‐1)に付加され得る。通常、アレイ(即ち、311‐1又は311‐2)間のプロセス勾配の影響を低減するために、ダミーFRAMセル(即ち、324)のストリップがセルアレイ(即ち、311‐1又は311‐2)の周辺で含まれ得る。また、ビットライン(即ち、トゥルー及びコンプリメントビットライン)又はワードラインを使用不能とし得る、誤り又は欠陥があり得、そのため、冗長ビットライン及び冗長ワードラインがアレイ(即ち、311‐1及び311‐2)に導入される。欠陥ビットライン又はワードラインが検出されると、アレイ(即ち、311‐1及び311‐2)はシフトされ得る(図7及び図9に図示するように)。ワードラインシフトでは、ローデコーダ(即ち、304‐1及び304‐2)は、ローシフト回路400(この一例の一部を図8において見ることができる)を備え得る。この例では、NANDゲート502及びインバータ504は概して、信号SHIFT及びSHIFTZを生成することによりシフト制御回路(信号REDZは、シフトを示すアクティブロー信号である)として動作する。信号SHIFT及びSHITFZは、相補的であるか又は互いの反転であり、ドライバ506及び508をアクティブ又はイナクティブにするために用いられる。例えば、信号REDZが低又は「0」であるとき、ドライバ508がイナクティブにされ、一方、ドライバ506がアクティブにされる。また、信号SHIFTZ及びREDZは、ドライバ(即ち、欠陥ワードライン)の出力をレールVDDに結合することができるように、トランジスタQ34及びQ35(これらは、図示するように、PMOSトランジスタである)を制御するために用いることができる。同様の回路がコラムシフトのためにも提供され得る。
【0034】
機能的なスケーラブル回路303を生成することが可能となる別の要因は、ECC論理回路320(この一例を図10において見ることができる)の構成である。図示するように、ECC論理回路320は概して、シンドローム生成器602‐1〜602‐8、誤り訂正回路604‐1〜604‐3、及び誤り訂正パリティ回路606‐1〜606‐3で構成される。例えば、64ビットワードを備えて、8パリティビットが付加され得、64ビットで、未訂正読み取りがシンドローム生成器602‐1〜602‐8に提供され得る。この例では、誤り訂正回路604‐1は、64ビットワードの第1のビット又は最下位ビットに対する誤り訂正を実行し得、誤り訂正回路604‐2及び604‐3は、後続の(それぞれ)62ビット及び最上位ビットに対する誤り訂正を実施する。また、この例では、誤り訂正パリティ回路606‐1〜606‐3は、8パリティビットの第1のビット又は最下位ビット、後続の6ビット、及び8パリティビットの最上位ビットに対する誤り訂正を実施する。そのため、ECC論理回路320は、この例に対して64ビットの訂正された読み取りを生成し得る。代替として、32ビットワードでは、7パリティビットが付加され得、また、32ビットで、未訂正読み取りがシンドローム生成器602‐1〜602‐8(用いられていない入力がレールVSSに結合される)に提供され得る。この例では、誤り訂正回路604‐1は、32ビットワードの第1のビット又は最下位ビットに対する誤り訂正を実行し得、誤り訂正回路604‐2及び604‐3は、後続の30ビット及び最上位ビット(それぞれ)に対する誤り訂正を実施する。また、この例では、誤り訂正パリティ回路606‐1〜606‐3は、7パリティビットの第1のビット又は最下位ビット、後続の5ビット、及び7パリティビットの最上位ビットに対する誤り訂正を実施する。そのため、ECC論理回路320は、この例では32ビットの訂正された読み取りを生成し得る。
【0035】
図11図14は、FRAMメモリ回路700‐A〜700‐Dの例を示す。FRAMメモリ回路700‐A〜700‐Dが、フロアプラン210(例えば、ICにおいて用いられる)を用いてコンパイラ206により生成され得る。これらの例の各々では、最小サイズスケーラブル回路303(即ち、1×1アスペクト比)は、2つのアレイセグメント(これらは図を簡潔にするため310で示される)を含む。同様に、ローデコーダ、ロードライバ、プレートドライバ、及び感知回路は、それぞれ、図を簡潔にするため304、304、308及び314で示される。図示するように、FRAMメモリ回路700‐A〜700‐Dは、それぞれ、異なるメモリサイズとなる、1×2、1×4、4×1、及び4×4のアスペクト比を有し、設計ルール212は、FRAMメモリ回路(即ち、700‐D)のこれらの異なるサイズ(即ち、例えば1Mbまで)に適応するためコントローラ322(これは、タイミング、クロッキング、及びIO回路要素を含み得る)に対する適応を含み得る、これは、FRAM仕様により特定され得る。FRAM仕様(即ち、202)の例は更に、下記表1で見つけることもできる。
【表1】
【0036】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14