(58)【調査した分野】(Int.Cl.,DB名)
発光素子と、第1のスイッチ用トランジスタと、第2のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、
前記画素の行ごとに配置され、前記第1のスイッチ用トランジスタと接続された第1のゲート信号線と、
前記画素の行ごとに配置され、前記第2のスイッチ用トランジスタと接続された第2のゲート信号線と、
前記画素の列ごとに配置されたソース信号線と、
前記第1のゲート信号線および前記第2のゲート信号線に、制御電圧を印加するゲートドライバ回路と、
前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
前記ゲートドライバ回路は、オン電圧、第1のオフ電圧、および第2のオフ電圧の、3つの電圧のいずれかである第1の制御電圧を、前記オン電圧、前記第2のオフ電圧、前記第1のオフ電圧の順に前記第1のゲート信号線に出力し、オン電圧および第1のオフ電圧の、2つの電圧のいずれかである第2の制御電圧を、前記第2のゲート信号線に出力し、
前記第1の制御電圧において、前記オン電圧から前記第2のオフ電圧へ変化する場合の電圧振幅は、前記オン電圧と前記第1のオフ電圧との電位差の絶対値より大きく、前記第2のオフ電圧の印加時間は、1画素行の選択時間である
ことを特徴とする画像表示装置。
発光素子と、第1のスイッチ用トランジスタと、第2のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、
前記画素の行ごとに配置され、前記第1のスイッチ用トランジスタと接続された第1のゲート信号線と、
前記画素の行ごとに配置され、前記第2のスイッチ用トランジスタと接続された第2のゲート信号線と、
前記画素の列ごとに配置されたソース信号線と、
前記第1のゲート信号線および前記第2のゲート信号線に、制御電圧を印加する第1のゲートドライバ回路と、
前記第1のゲート信号線に、制御電圧を印加する第2のゲートドライバ回路と、
前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
前記第1のゲートドライバ回路および前記第2のゲートドライバ回路は、
オン電圧、第1のオフ電圧、および第2のオフ電圧の、3つの電圧のいずれかである第1の制御電圧を、前記オン電圧、前記第2のオフ電圧、前記第1のオフ電圧の順に前記第1のゲート信号線および前記第2のゲート信号線のいずれかに出力する第1のモードと、
オン電圧および第1のオフ電圧の、2つの電圧のいずれかである第2の制御電圧を、少なくとも前記第1のゲート信号線および前記第2のゲート信号線のいずれかに出力する第2のモードを有し、
前記第1のモードにおいて、前記オン電圧から前記第2のオフ電圧へ変化する場合の電圧振幅は、前記オン電圧と前記第1のオフ電圧との電位差の絶対値より大きく、前記第2のオフ電圧の印加時間は、1画素行の選択時間である
ことを特徴とする画像表示装置。
発光素子と、第1のスイッチ用トランジスタと、第2のスイッチ用トランジスタと、前記発光素子に電流を供給する駆動用トランジスタとを有する画素が、マトリックス状に配置された表示画面と、
前記画素の行ごとに配置され、前記第1のスイッチ用トランジスタと接続された第1のゲート信号線と、
前記画素の行ごとに配置され、前記第2のスイッチ用トランジスタと接続された第2のゲート信号線と、
前記画素の列ごとに配置されたソース信号線と、
前記第1のゲート信号線および前記第2のゲート信号線に、制御電圧を印加するゲートドライバ回路と、
前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
前記ゲートドライバ回路は、オン電圧、第1のオフ電圧、および第2のオフ電圧の、3つの電圧のいずれかである第1の制御電圧を、前記オン電圧、前記第2のオフ電圧、前記第1のオフ電圧の順に前記第1のゲート信号線に出力し、前記第1の制御電圧を、複数の前記第1のゲート信号線に行順次に印加し、
前記ゲートドライバ回路は、複数の前記第2のゲート信号線に、オン電圧および第1のオフ電圧の、2つの電圧のいずれかである第2の制御電圧を、行順次に印加し、
前記第1の制御電圧において、前記オン電圧から前記第2のオフ電圧へ変化する場合の電圧振幅は、前記オン電圧と前記第1のオフ電圧との電位差の絶対値より大きく、前記第2のオフ電圧の印加時間は、1画素行の選択時間である
ことを特徴とする画像表示装置。
【発明を実施するための形態】
【0011】
(本開示の基礎となった知見)
以下、本開示を説明する前に、本開示の基礎となった知見について説明する。
【0012】
前述したように、画像表示パネルには、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、1画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。また、1種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえば、XGA仕様の画像表示パネルであれば768本、SXGA仕様の画像表示パネルであれば1024本である。したがって、例えば、画素回路に、4種類のゲート信号線が形成されたSXGA仕様の画像表示パネルであれば、ゲート信号線の総数は、1024×4=4096本である。
【0013】
画像表示装置には、これら多数のゲート信号線を駆動するためのゲート駆動回路が設けられている。そしてゲート駆動回路は、ゲートドライバ集積回路として集積化され、画像表示パネルから引き出されたゲート信号線の端子の付近に実装されている。
【0014】
なお、ゲートドライバ集積回路(ゲートドライブIC)は、半導体チップからなり、本開示の一態様におけるパネルに実装して使用する。しかし、ゲートドライバ集積回路(ゲートドライブIC)は、半導体チップに限定されるものではない。たとえば、ゲートドライバICは、TAOS、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に、表示パネル基板に直接、形成してもよい。つまり、ゲートドライバICとは、半導体チップに限定されるものではなく、ゲートドライバ回路を意味する。また、ソースドライバICについても同様であり、ソースドライバICとは、半導体チップに限定されるものではなく、ソースドライバ回路を意味する。
【0015】
しかしながら、高速で駆動すべきゲート信号線と高速で駆動しなくてもよいゲート信号線とが混在し、さらに両側駆動を行うゲート信号線と両側駆動を行わない(片側駆動を行う)ゲート信号線とが混在する場合には、一般に、画像表示パネルの一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。加えて画像表示装置の仕様等が異なると、画素回路仕様が異なり、1画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。画素回路を構成するトランジスタも、高速動作が必要なトランジスタと低速動作で十分なものが混在する。したがって、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数も異なる。そして画像表示パネルから引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバ集積回路を作成すると、多大な費用が発生し、また多大な時間が必要になるといった課題がある。
【0016】
そこで、本発明者らは、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、また、ゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路を有する画像表示装置を創作するに至った。
【0017】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【0018】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【0019】
以下、本発明の実施の形態における画像表示装置について、図面を用いて説明する。画像表示装置は、画素回路を行列状に複数配置した画像表示パネルと、画像表示パネルを駆動する駆動回路とを備える。
【0020】
ここでは、駆動用トランジスタを用いてEL素子を発光させるアクティブマトリクス型の画素回路を複数配置したEL素子を画像表示パネルとして用い、その画像表示パネルを駆動する駆動回路とを備えた画像表示装置について説明する。
【0021】
(実施の形態1)
図1は、実施の形態1に係る画像表示装置10の構成を示す模式図である。本実施の形態に係る画像表示装置10は、画像表示パネル11と、それを駆動する駆動回路とを備えている。駆動回路は、ソース駆動回路16と、第1のゲート駆動回路14と、第2のゲート駆動回路15と、電源回路(図示せず)とを備えている。
【0022】
画像表示パネル11は、画素回路12(i、j)がn行m列の行列状に複数配置されている(1≦i≦n、1≦j≦m)。
図1において列方向に配置された画素回路12(1、j)〜12(n、j)で構成される画素回路列ごとに、独立にソース信号線21(j)が接続されている。また、行方向に配置された画素回路12(i、1)〜12(i、m)で構成される画素回路行ごとに、独立に第1のゲート信号線22(i)と第2のゲート信号線23(i)とが接続されている。以下、第1のゲート信号線22(i)を単にゲート信号線22(i)、第2のゲート信号線23(i)を単にゲート信号線23(i)と呼称する。
【0023】
ソース信号線21(j)のそれぞれは、
図1において画像表示パネル11の上辺から引き出されてソース駆動回路16に接続されている。
【0024】
ゲート信号線22(i)および23(i)は、画像表示パネル11の両側から引き出されて、一方は第1のゲート駆動回路14に接続され、他方は第2のゲート駆動回路15に接続されている。したがって、ゲート信号線22(i)および23(i)は両側駆動される。
【0025】
このように、本実施の形態における画像表示パネル11は、行方向に配置された画素回路12(i、1)〜12(i、m)に共通にゲート信号線22(i)とゲート信号線23(i)とが接続されている。
【0026】
ソース駆動回路16は、ソース信号線21(j)のそれぞれに、独立に画像信号電圧Vsg(j)を供給する。
【0027】
第1のゲート駆動回路14は、ゲート信号線22(i)のそれぞれに第1の制御信号である書込制御信号CNT22(i)を供給し、ゲート信号線23(i)のそれぞれに第2の制御信号である表示制御信号CNT23(i)を供給する。また、第2のゲート駆動回路15も、第1のゲート駆動回路14と同様に、ゲート信号線22(i)のそれぞれにCNT22(i)を供給し、ゲート信号線23(i)のそれぞれにCNT23(i)を供給する。
【0028】
ここで、第2のゲート駆動回路15が供給する書込制御信号CNT22(i)およびCNT23(i)は、それぞれ、第1のゲート駆動回路14が供給する書込制御信号CNT22(i)およびCNT23(i)と同一の電圧波形を有する信号である。
【0029】
このように、本実施の形態においては、ゲート信号線22(i)および23(i)は、両側駆動を行うゲート信号線としている。
【0030】
なお、以下では、第1の制御信号である書込制御信号CNT22(i)を、単に書込制御信号CNT22(i)、第2の制御信号である表示制御信号CNT23(i)を、単に表示制御信号CNT23(i)と呼称する。
【0031】
電源回路は、全ての画素回路12(1、1)〜12(n、m)に共通に接続された高圧側の電源線に電圧Vdd(アノード電圧Vdd)を供給し、低圧側の電源線に電圧Vss(カソード電圧Vss)を供給する。これら電圧Vddおよび電圧Vssの電源は、後述するEL素子を発光させるための電源である。本実施の形態においては、高圧側の電圧Vdd=10(V)、低圧側の電圧Vss=−10(V)である。しかし、これらの数値は画素回路の仕様や各素子の特性に応じて最適に設定することが望ましい。
【0032】
次に画素回路12(i、j)について説明する。
【0033】
図2は、実施の形態1に係る画像表示装置10の画素回路12(i、j)の回路図である。本実施の形態における画素回路12(i、j)は、電流発光素子であるEL素子D20と、駆動用トランジスタQ20と、コンデンサC20と、スイッチとして動作するトランジスタQ22およびトランジスタQ23とを備えている。
【0034】
駆動用トランジスタQ20は、画像信号電圧Vsg(j)に応じた電流をEL素子D20に流す。コンデンサC20は、画像信号電圧Vsg(j)を保持する。トランジスタQ22は、画像信号電圧Vsg(j)をコンデンサC20に書込むためのスイッチである。トランジスタQ23は、EL素子D20に電流を供給して発光させるためのスイッチである。トランジスタQ23をオン(動作状態)させることにより、駆動用トランジスタQ20からの電流をEL素子D20に供給する。トランジスタQ23をオフ(非動作状態)させることにより、駆動用トランジスタQ20からの電流は遮断され、EL素子D20の発光は停止する。
【0035】
画素回路12(i、j)の高圧側のアノード電源線28には電源回路から電圧Vddが供給され、低圧側のカソード電源線29には電源回路から電圧Vssが供給される。そして、駆動用トランジスタQ20のソースはアノード電源線28に接続され、駆動用トランジスタQ20のドレインはトランジスタQ23のソースに接続され、トランジスタQ23のドレインはEL素子D20のアノードに接続され、EL素子D20のカソードはカソード電源線29に接続されている。
【0036】
トランジスタQ22は、ソース信号線21(i)に印加された映像信号を、画素12(i、j)に印加する機能を有する第1のスイッチ用トランジスタである。駆動用トランジスタQ20のゲートとソースとの間にはコンデンサC20が接続されている。トランジスタQ22のドレイン(またはソース)は駆動用トランジスタQ20のゲートに接続され、トランジスタQ22のソース(またはドレイン)は画像信号電圧Vsg(j)を伝達するソース信号線21(j)に接続され、トランジスタQ22のゲートはゲート信号線22(i)に接続されている。上記構成により、トランジスタQ22が導通することにより、駆動用トランジスタQ20のゲートには、画像信号電圧Vsg(j)が供給される。
【0037】
トランジスタQ23は、上述したように駆動用トランジスタQ20のドレインとEL素子D20のアノードとの間に接続された第2のスイッチ用トランジスタである。トランジスタQ23のゲートはゲート信号線23(i)に接続されている。上記構成により、トランジスタQ23が導通することにより、駆動用トランジスタQ20で制御される電流がEL素子D20に供給される。
【0038】
このように本実施の形態における画像表示パネル(画像表示パネル11)は、列方向に配置された画素回路12(1、j)〜12(n、j)で構成される画素回路列ごとに独立に画像信号電圧Vsg(j)を供給するソース信号線21(j)を有する。
【0039】
また、行方向に配置された画素回路12(i、1)〜12(i、m)で構成される画素回路行ごとに独立に、かつ画素回路行の両側から書込制御信号CNT22(i)を供給するゲート信号線22(i)と、画素回路行ごとに独立に、かつ画素回路行の両側から表示制御信号CNT23(i)を供給するゲート信号線23(i)とを有する。
【0040】
なお、本実施の形態においては、駆動用トランジスタQ20、トランジスタQ22およびQ23は、全てPチャンネル薄膜トランジスタであるとして説明したが、本発明はこれに限定されるものではない。たとえば、Nチャンネルの薄膜トランジスタを用いて、画素回路を構成してもよい。
【0041】
図3は、ゲート駆動回路と画素回路との接続状態を表す説明図である。ゲート駆動回路は、2つのゲート信号線駆動部を有する。第1のゲート信号線駆動部は、ゲート信号線22を駆動し、第2のゲート信号線駆動部は、ゲート信号線23を駆動する。
【0042】
本開示のゲートドライバ回路は、画素回路12を構成するゲート信号線数が、m(mは2以上の整数)本としたとき、m個以上のゲート信号線駆動部を有するように構成される。ゲート信号線駆動部32Aは、シフトレジスタ部36Aと電圧出力部38Aとを有する。ゲート信号線駆動部32Bは、シフトレジスタ部36Bと電圧出力部38Bとを有する。
【0043】
第1のゲート駆動回路14のゲート信号線駆動部32Aと、第2のゲート駆動回路15のゲート信号線駆動部32Aとは、ゲート信号線23(i)を駆動する。第1のゲート駆動回路14のゲート信号線駆動部32Bと、第2のゲート駆動回路15のゲート信号線駆動部32Bとは、ゲート信号線22(i)を駆動する。
【0044】
なお、ゲートドライバ回路は、走査方向を反転する機能を有している。たとえば、第1のゲート駆動回路14と、第2のゲート駆動回路15とは、内部のシフトレジスタ回路の走査方向が反転に設定されている。また、ゲートドライバ回路は、シフトレジスタの反転のために、走査方向を指定する端子を有している。
【0045】
図4は、画像表示パネル、ゲート駆動回路およびソース駆動回路などの配置関係を表す図である。
【0046】
ゲートドライバIC30、ソースドライバIC226は、COF(Chip On Film)221に実装されている。画像表示パネル11から発生する光によるハレーションを防止するため、COF221の表面、裏面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成している。また、COFに実装されたドライバICの表面には、放熱板が配置または形成され、ゲートドライバIC30およびソースドライバIC226からの放熱を行っている。また、画像表示パネル11の裏面に放熱用のシャーシ(図示せず)が配置され、ドライバICが発生する熱をシャーシに逃がしている。上記シャーシとドライバICまたはCOFとは、粘着剤などを用いて密着させている。
【0047】
ゲートドライバIC30を実装したCOF221は、画像表示パネル11およびゲートプリント基板224に電気的に接続されている。接続は、ACF(Anisotropic Conductive Film)樹脂で接続される。ソースドライバIC226を実装したCOF221は、画像表示パネル11およびソースプリント基板223に電気的に接続されている。なお、ソース駆動回路16(もしくはソースドライバIC)、第1のゲート駆動回路14および第2のゲート駆動回路15(もしくはゲートドライバIC)は、出力側に、回路(IC)とソース信号線またはゲート信号線とを切り離すスイッチを具備している。ソース駆動回路16(IC)の上記スイッチをオフすることにより、ソース駆動回路16(IC)とソース信号線との間を、ハイインピーダンス状態にすることができる。上記スイッチは、ソース駆動回路16(IC)が設けられた端子に印加されるロジック信号により制御することができる。また、第1のゲート駆動回路14および第2のゲート駆動回路15(IC)の上記スイッチをオフすることにより、第1のゲート駆動回路14および第2のゲート駆動回路15(IC)とゲート信号線との間を、ハイインピーダンス状態にすることができる。上記スイッチは、第1のゲート駆動回路14および第2のゲート駆動回路15(IC)が設けられた端子に印加されるロジック信号により制御することができる。
【0048】
以上の事項は、他の実施例にも適用できることは言うまでもない。
【0049】
次に画素回路12(i、j)の動作について説明する。画素回路12(i、j)のそれぞれは、1フィールド期間を、書込期間Twと表示期間Tdと含む複数の期間に分割し、書込期間Twでは画素回路12(i、j)で表示すべき画像信号電圧Vsg(j)の書込み動作を行い、表示期間Tdでは書込んだ画像信号電圧Vsg(j)に基づきEL素子D20を発光させる。
【0050】
(書込期間Tw)
図5は、実施の形態1に係る画像表示装置10の画素回路12(i、j)の書込期間Twにおける動作を説明するための図である。なお、
図5には、
図1のトランジスタQ22およびQ23をそれぞれスイッチの記号で示している。また、電流の流れない経路については点線で示している。
【0051】
書込み動作を行うには、書込制御信号CNT22(i)をオン電圧レベル(V22on)にしてトランジスタQ22をオン状態とする。すると、駆動用トランジスタQ20のゲート端子に画像信号電圧Vsg(j)が印加され、コンデンサC20の端子間は電圧(Vdd−Vsg(j))に充電される。書込み動作の終了後、書込制御信号CNT22(i)をオフ電圧レベル(V22off)にしてトランジスタQ22をオフ状態とする。
【0052】
本実施の形態においては、トランジスタQ22をオン状態からオフ状態に切換える書込制御信号CNT22(i)の立ち上がりに、振幅が電圧(V22on−V22off)の絶対値を超えるように、オーバードライブ電圧V22ovdを所定の時間印加する。そしてその後、電圧V22offを印加して、トランジスタQ22をオフ状態に保持する。
【0053】
この間、表示制御信号CNT23(i)をオフ電圧レベル(V23off)にしてトランジスタQ23をオフ状態とする。これにより、EL素子D20に電流が流れないのでEL素子D20は発光しない。
【0054】
なお、詳細は後述するが、ソース信号線21(j)を用いて、列方向に配置されたn個の画素回路12(1、j)〜12(n、j)で1フィールド期間内に書込み動作を順次行わなければならない。そのため、1つの画素回路12(i、j)に割り当てられる書込期間Twの時間はわずかであり、たとえば、本実施の形態においては、3.5μsである。
【0055】
(表示期間Td)
図6は、実施の形態1に係る画像表示装置10の画素回路12(i、j)の表示期間Tdにおける動作を説明するための図である。
【0056】
書込制御信号CNT22(i)を電圧V22ovdまたは電圧V22offにしてトランジスタQ22をオフ状態としたまま、表示制御信号CNT23(i)をオン電圧レベル(V23on)にしてトランジスタQ23をオン状態とする。すると、駆動用トランジスタQ20のドレイン電圧が上昇して、ゲート・ソース間の電圧(Vdd−Vsg(j))に応じた電流がEL素子D20に流れる。こうして表示期間Tdでは、書込期間Twで書込んだ画像信号電圧Vsg(j)に応じた輝度でEL素子D20が発光する。
【0057】
なお、表示期間Tdを長く設定することによりEL素子D20の発光期間が長くなるので、画像表示装置10の輝度を向上させることができる。本実施の形態においては、書込期間Twを除く1フィールド期間のほとんどの期間を表示期間Tdとしている。 次に、本実施の形態における画像表示装置10の動作について説明する。
【0058】
図7は、実施の形態1に係る画像表示装置10の動作を示すタイミングチャートである。なお、以下では、行方向に配置されたi行目の画素回路12(i、1)〜12(i、m)の構成する画素行を、ラインiと略記する。
【0059】
本実施の形態においては、ライン1の画素回路12(1、1)〜12(1、m)の書込期間Tw1を1フィールド期間の最初に設定し、書込期間Tw1終了後、次の書込期間Tw1までの所定の期間をライン1の画素回路12(1、1)〜12(1、m)の表示期間Td1に設定している。
【0060】
また、ライン2の画素回路12(2、1)〜12(2、m)の書込期間Tw2を書込期間Tw1の終了直後に設定し、書込期間Tw2終了後、次の書込期間Tw2までの所定の期間をライン2の画素回路12(2、1)〜12(2、m)の表示期間Td2に設定している。
【0061】
以下、同様に、ラインiの画素回路12(i、1)〜12(i、m)の書込期間Twiを書込期間Tw(i−1)の終了直後に設定し、書込期間Twi終了後、次の書込期間Twiまでの所定の期間をラインiの画素回路12(i、1)〜12(i、m)の表示期間Tdiに設定している。
【0062】
このように書込期間Tw1〜Twnを設定することにより、ライン1の画素回路12(1、1)〜12(1、m)からラインnの画素回路12(n、1)〜12(n、m)に至るまで書込み動作を順次行う。また、このように表示期間Td1〜Tdnを設定することにより、画素回路のそれぞれにおいて、書込期間Twを除くほとんどの時間で表示動作を行う。
【0063】
図8は、実施の形態1に係る画像表示装置10の、画像信号電圧Vsg(1)〜Vsg(m)、書込制御信号CNT22(1)〜CNT22(n)、表示制御信号CNT23(1)〜CNT23(n)のタイミングチャートである。
【0064】
なお、
図8には、画像信号電圧Vsg(1)〜Vsg(m)のうち、画像信号電圧Vsg(j)のみを示している。また本実施の形態におけるトランジスタQ22およびQ23は全てPチャンネルトランジスタであるため、各トランジスタをオフ状態とするゲート電圧はオン状態とするゲート電圧よりも高い。
【0065】
ライン1の書込期間Tw1では、ソース駆動回路16は、ソース信号線21(1)〜21(m)に1ライン目の画素回路12(1、1)〜12(1、m)で表示すべき画像信号電圧Vsg(1)〜Vsg(m)をそれぞれ供給する。そして、ゲート駆動回路は、ライン1の書込制御信号CNT22(1)を電圧V22onにしてライン1の画素回路12(1、1)〜12(1、m)で書込み動作を行う。その後、ゲート駆動回路は、ライン1の書込制御信号CNT22(1)にオーバードライブ電圧V22ovdを所定の時間印加する。その後、ゲート駆動回路は、書込制御信号CNT22(1)を電圧V22offに戻す。
【0066】
ライン2の書込期間Tw2では、ソース駆動回路16は、ソース信号線21(1)〜21(m)に2ライン目の画素回路12(2、1)〜12(2、m)で表示すべき画像信号電圧Vsg(1)〜Vsg(m)をそれぞれ供給する。そして、ゲート駆動回路は、ライン2の書込制御信号CNT22(2)を電圧V22onにしてライン2の画素回路12(2、1)〜12(2、m)で書込み動作を行う。その後、ゲート駆動回路は、ライン2の書込制御信号CNT22(2)にオーバードライブ電圧V22ovdを所定の時間印加する。その後、ゲート駆動回路は、書込制御信号CNT22(2)を電圧V22offに戻す。
【0067】
以下、同様に、ラインiの書込期間Twiでは、ソース駆動回路16は、ソース信号線21(1)〜21(m)にiライン目の画素回路12(i、1)〜12(i、m)で表示すべき画像信号電圧Vsg(1)〜Vsg(m)をそれぞれ供給する。そして、ゲート駆動回路は、ラインiの書込制御信号CNT22(i)を電圧V22onにしてラインiの画素回路12(i、1)〜12(i、m)で書込み動作を行う。その後、ゲート駆動回路は、ラインiの書込制御信号CNT22(i)にオーバードライブ電圧V22ovdを所定の時間印加する。その後、ゲート駆動回路は、書込制御信号CNT22(i)を電圧V22offに戻す。
【0068】
上記駆動タイミングにより、ゲート駆動回路は、書込制御信号CNT22(1)〜CNT22(n)のそれぞれにパルス状の電圧V22onを互いに重ならないように順次印加して、ライン1〜nの画素回路で書込み動作を順次行う。
【0069】
また、上記駆動タイミングのように、オーバードライブ電圧(Vovd)を含む3値の電圧(Von、Voff、Vovd)を印加してゲート信号線を駆動する方法を、以下「ゲート電圧3値駆動」と呼称する。 ライン1の表示期間Td1では、ライン1の表示制御信号CNT23(1)を電圧V23onにしてライン1の画素回路12(1、1)〜12(1、m)で表示動作を行う。そして、ゲート駆動回路は、表示期間Td1の最後に表示制御信号CNT23(1)を電圧V23offにして表示動作を終了する。
【0070】
ライン2の表示期間Td2では、ゲート駆動回路は、ライン2の表示制御信号CNT23(2)を電圧V23onにしてライン2の画素回路12(2、1)〜12(2、m)で表示動作を行う。そして表示期間Td2の最後に、ゲート駆動回路は、表示制御信号CNT23(2)を電圧V23offにして表示動作を終了する。
【0071】
同様に、ラインiの表示期間Tdiでは、ゲート駆動回路は、ラインiの表示制御信号CNT23(i)を電圧V23onにしてラインiの画素回路12(i、1)〜12(i、m)で表示動作を行う。そして、ゲート駆動回路は、表示期間Tdiの最後に表示制御信号CNT23(i)を電圧V23offにして表示動作を終了する。
【0072】
上記駆動タイミングにより、ゲート駆動回路は、表示制御信号CNT23(1)〜CNT23(n)のそれぞれに、書込期間Twを除く1フィールド期間のほとんどの時間で電圧V23onを印加して、ライン1〜nの画素回路で表示動作を順次行う。
【0073】
そしてこのように、オーバードライブ電圧(Vovd)を含まない2値の電圧(Von、Voff)を印加してゲート信号線を駆動する方法を、以下「ゲート電圧2値駆動」と呼称する。
【0074】
なお、書込期間Twについては、上述したように、1ラインあたりに割り当てられる書込期間Twの時間はわずかであり、本実施の形態においては3.5μsに設定されている。そしてこの短い書込期間Tw内に書込み動作を行うためには、それぞれの画素回路12(i、j)のトランジスタQ22を高速でオン・オフさせる必要がある。しかしながら、画像表示パネル11の表示画面が大きくなると、ゲート信号線22(i)それぞれのインピーダンスが大きくなり、また、付随する付加容量も大きくなる。
【0075】
そのため、たとえば、画像表示パネル11の左側に配置された第1のゲート駆動回路14のみからゲート信号線22(i)に書込制御信号CNT22(i)を供給したと仮定すると、供給側、すなわち左側に配置された画素回路のトランジスタQ22のゲート端子には第1のゲート駆動回路14の出力波形にほぼ等しい電圧波形が印加される。したがって、トランジスタQ22を高速でオン・オフさせることができる。しかし、供給側から離れるにつれてゲート信号線22(i)の電圧波形が鈍るので、右側に配置された画素回路のトランジスタQ22を高速でオン・オフさせることができなくなる。このため、表示画面の右側に行くほど、クロストークや輝度の傾斜および表示むら等が発生し画像表示品質を低下させることになる。
【0076】
しかしながら、本実施の形態においては、書込制御信号CNT22(i)を供給するゲート信号線22(i)に対して両側駆動を行っている。すなわち、画像表示パネル11の左側に配置された第1のゲート駆動回路14および右側に配置された第2のゲート駆動回路15の両側からゲート信号線22(i)に書込制御信号CNT22(i)を供給している。そのため電圧波形の鈍りを大幅に抑えることができ、表示画面全体の画素回路12(i、j)のトランジスタQ22を高速でオン・オフさせることができるので、品質の高い画像を表示することができる。
【0077】
加えて、本実施の形態においては、トランジスタQ22をオン状態からオフ状態に切換える書込制御信号CNT22(i)の立下りに、振幅が電圧(V22on−V22off)の絶対値を超えるように、オーバードライブ電圧V22ovdを所定の時間印加している。
【0078】
図9は、ゲート電圧3値駆動の第1の例を表すゲート信号線のタイミングチャートである。Von電圧の印加位置は、クロックCkAの立ち上りに同期して、順次、シフトされる。また、
図10は、実施の形態1に係るゲートドライバICの回路構成図である。
図10の選択端子(SelA)が、「ハイ」レベルにされる。これにより、ゲート信号線駆動部32Aがゲート電圧3値駆動に設定される。なお、SelB端子を「ハイ」レベルにすることにより、ゲート信号線駆動部32Bがゲート電圧3値駆動に設定される。
【0079】
なお、「ハイ」は”H”、「ロー」は”L”と表現あるいは図示する場合がある。
【0080】
図10に示されるように、Sel端子は、COF191、あるいは、ゲートドライバIC30内で、抵抗Rなどにより、プルダウン設定にされている。つまり、Sel端子は、デフォルトで「ロー」設定、つまり、ゲート電圧2値駆動に設定されている。
【0081】
また、Voff電圧は、ゲート信号線駆動部32aおよび32bで共通の電圧を印加できるように構成されている。また、Voff電圧は、COF191あるいはゲートドライバIC30の外部電源により設定できるように構成されている。
【0082】
また、Vovd電圧は、ゲート信号線駆動部32aおよび32bで共通の電圧を印加できるように構成されている。また、Vovd電圧は、COF191あるいはゲートドライバIC30の外部電源により設定できるように構成されている(後述する
図28および
図29などを参照)。
【0083】
Von電圧は、ゲート信号線駆動部32aおよび32bで、独立の電圧を印加できるように構成されている(VonA、VonB端子)。また、Von電圧は、COF191あるいはゲートドライバIC30の外部電源により設定できるように構成されている(後述する
図30および
図31などを参照)。たとえば、後述する
図44のトランジスタQ123のVon電圧は、他のトランジスタのVon電圧よりも高くする(トランジスタがnチャンネルの場合)。トランジスタQ123のオン電圧を高くすることにより、トランジスタQ123のオン抵抗を低減でき、Vdd電圧を低下することができ、パネル電力を減少することができるからである。
【0084】
なお、
図10の構成では、ゲート信号線駆動部は、32a、32bの2系統であるが、本発明は、これに限定するものではない。画素回路12のゲート信号線が2本(たとえば、
図2)の場合は、ゲート信号線駆動部は、2系統のゲートドライバIC30を採用する。画素回路12のゲート信号線が4本(図示せず)の場合は、ゲート信号線駆動部は、4系統のゲートドライバIC30を採用する。つまり、画素かいろ12のゲート信号線数をm(mは1以上の整数)の場合は、ゲート信号線駆動部は、m系統のゲートドライバICあるいはゲートドライバ集積回路30を採用する。
【0085】
本実施の形態では、
図9において、オン電圧Vonを印加する期間は1H期間(1画素行選択期間)であり、オーバードライブ電圧Vovdを印加する期間も1H期間(1画素行選択期間)である。他の期間は、オフ電圧Voffがゲート信号線22に印加される。
【0086】
図11は、ゲート電圧3値駆動の第2の例を表すゲート信号線のタイミングチャートである。
図9のタイミングチャートは、トランジスタがpチャンネルの場合であるのに対して、
図11のタイミングチャートは、トランジスタがnチャンネルの場合である。たとえば、画素回路12は、
図12などの場合が例示される。
図12は、実施の形態1の第1の変形例に係る画像表示装置の画素回路の回路図である。
図11に示された駆動シーケンスについては、
図9に示された駆動シーケンスと同一あるいは類似であるので説明を省略する。
【0087】
図13は、ゲート電圧2値駆動の例を表すゲート信号線のタイミングチャートである。ゲート電圧2値駆動の場合、
図10のSel端子(SelA)が、「ロー」レベルとなる。ただし、
図10に示されるように、Sel端子は、COF191あるいは、ゲートドライバIC30内で、抵抗Rなどにより、プルダウン設定にされている。つまり、Sel端子は、デフォルトで「ロー」設定である。したがって、Sel端子は、オープン状態(開放状態)であっても、ゲート電圧2値駆動が選択される。
【0088】
また、Voff電圧は、ゲート信号線駆動部32a及び32bで共通の電圧を印加できるように構成されている。また、Voff電圧は、COF191あるいはゲートドライバIC30の外部電源により設定できるように、構成されている。
【0089】
また、Vovd電圧は、ゲート信号線駆動部32a及び32bで共通の電圧を印加している。しかし、ゲート電圧2値駆動であるから、Vovd電圧は駆動には使用しない。しかし、ゲートドライバIC30の設計上、IC耐圧または構成制約から、Vovd電圧が印加される。
【0090】
なお、トランジスタがnチャンネルの場合、Vovd電圧はVoff電圧以下の電圧となるように設定される。トランジスタがpチャンネルの場合、Vovd電圧はVoff電圧以上の電圧となるように設定される。
【0091】
Von電圧は、ゲート信号線駆動部32a及び32bで、独立の電圧を印加できるように構成されている(VonA、VonB端子)。また、Von電圧は、COF191あるいはゲートドライバIC30の外部電源により設定できるように、構成されている(後述する
図30、
図31などを参照)。
図13のタイミングチャートは、トランジスタがnチャンネルで、ゲート電圧2値駆動のものである。トランジスタがpチャンネルの場合は、
図13のタイミングチャートにおける電圧信号波形が反転する。
【0092】
図14は、ゲート電圧3値駆動の第3の例を表すゲート信号線のタイミングチャートである。同図のタイミングチャートは、トランジスタがnチャンネルで、Von電圧を2H期間印加した場合のものである。Vovd電圧は、Von電圧の印加期間に依存せず、1H期間としている。
【0093】
このように、トランジスタをオン状態からオフ状態に切換える際に、トランジスタのゲート電極にオーバードライブ電圧Vovdを印加することで、ゲート・ソース間容量あるいはゲート・ドレイン間容量の電荷を短時間で放電することができ、トランジスタを速やかにオフ状態に設定することができる。これにより、画像信号電圧の変動や画素回路間のクロストークを抑制でき、輝度の傾斜や表示むら等をさらに抑えることができる。
【0094】
オーバードライブ電圧Vovdを1H期間印加した後に、電圧Voffに戻す理由は、トランジスタのゲート電極に過大なオーバードライブ電圧Vovdを長時間印加し続けることによるトランジスタの特性の変化を防止するためである。
【0095】
なお、ゲート電圧3値駆動は、
図2、
図12のトランジスタQ22および後述する
図44のQ122などの映像信号を画素回路に印加するトランジスタが接続されたゲート信号線に実施される。また、後述する
図44のトランジスタQ125など、駆動用トランジスタQ120のゲート端子に電圧を印加するトランジスタのゲート信号線に実施される。
【0096】
図15は、ゲート電圧3値駆動の第4の例を表すゲート信号線のタイミングチャートである。同図のタイミングチャートは、トランジスタがnチャンネルで、Von電圧を3H期間印加したものである。Vovd電圧は、Von電圧の印加期間に依存せず、1H期間としている。Von電圧を印加する期間を長くすることにより、ソース信号線21の負荷容量が大きくても、また、スイッチ用のトランジスタQ12(
図2)の駆動能力が低くとも、画素回路12に、十分に映像信号電圧を書き込むことができる。
【0098】
また、
図11、
図13、
図14、
図15は、トランジスタがnチャンネルの場合の実施例である。トランジスタがpチャンネルの場合は、電圧振幅の極性を反転させればよいことは言うまでもない。
【0099】
このように、トランジスタをオン状態からオフ状態に切換える際に、トランジスタのゲート電極にオーバードライブ電圧Vovdを印加することで、ゲート・ソース間容量あるいはゲート・ドレイン間容量の電荷を短時間で放電することができ、トランジスタを速やかにオフ状態に設定することができる。また、Von電圧印加を複数のH期間とすることにより、画素回路に映像信号電圧を良好に印加することができる。
【0100】
なお、上述した3値駆動に、後述する
図21などのゲート信号線駆動部を適用できることも言うまでもない。ただし、クロックCk、Din、Out出力の関係は、後述する
図21の回路構成などに適合させる必要があることは言うまでもない。
【0101】
図16は、実施の形態1に係る画像表示装置10の書込制御信号CNT22(i)の詳細を示す駆動波形図である。
【0102】
本実施の形態においては、電圧V22on=−10V、電圧V22off=10V、電圧V22ovd=20Vである。そして、このときのトランジスタQ22のターンオフ時間はおよそ1.5μsである。また、このとき、仮にゲート電圧2値駆動を行った場合のトランジスタQ22のターンオフ時間はおよそ4.2μsである。
【0103】
このように、トランジスタQ22をオン状態からオフ状態に切換える際に、ゲートにオーバードライブ電圧V22ovdを印加することで、ゲート・ソース間容量あるいはゲート・ドレイン間容量の電荷を短時間で放電することができ、トランジスタQ22を速やかにオフ状態に設定することができる。これにより、画像信号電圧の変動や画素回路間のクロストークを抑制でき、輝度の傾斜や表示むら等をさらに抑えることができる。
【0104】
なお、オーバードライブ電圧V22ovdを所定の時間印加した後に、書込制御信号CNT22(i)を電圧V22offに戻す理由は、トランジスタQ22のゲートに過大なオーバードライブ電圧V22ovdを長時間印加し続けることによるトランジスタQ22の特性の変化を防止するためである。
【0105】
また、電圧V22onが印加されている時間は、1水平走査期間(1H:1画素行の選択期間)に限定されるものではない。
図16に示されるように、n(nは、1以上の整数)H期間としてもよい。n値を2以上とすることにより、ゲート信号線22(i)の負荷容量が大きくても、各画素行に十分に画像信号電圧を印加できる。
【0106】
また、aの期間は、1H以下とする。トランジスタQ22のゲートに過大なオーバードライブ電圧V22ovdを長時間印加し続けることによるトランジスタQ22の特性の変化を防止するためである。
【0107】
一方、表示期間Tdについては、表示制御信号CNT23(i)はゲート電圧2値駆動を行っている。したがって、ゲート信号線23に印加される電圧は、Von −> Voffであり、その変化は比較的遅い。しかしながら、表示制御信号CNT23(i)の電圧波形の鈍りは画素回路の表示動作の開始および終了をわずかに遅らせるだけであるので、画像表示品質が低下することはない。
【0108】
また同様の理由で、表示制御信号CNT23(i)はゲート電圧3値駆動を行う必要性がない。
【0109】
次に、第1のゲート駆動回路14および第2のゲート駆動回路15の詳細について説明する。
図8に示されるように、書込制御信号CNT22(1)〜CNT22(n)は、電圧V22onと電圧V22ovdと電圧V22offとを有する電圧波形であって、書込制御信号CNT22(1)を順次シフトすることにより書込制御信号CNT22(2)〜CNT22(n)を生成することができる。
【0110】
また、表示制御信号CNT23(1)〜CNT23(n)は、電圧V23onと電圧V23offとを有する電圧波形であって、表示制御信号CNT23(1)を順次シフトすることにより表示制御信号CNT23(2)〜CNT23(n)を生成することができる。
【0111】
そのため、第1のゲート駆動回路14および第2のゲート駆動回路15は、画像表示パネル11に含まれる画素回路行の数と少なくとも同じ数の長さを有し、デジタル信号をクロック入力毎にシフトして出力するシフトレジスタ部と、シフトレジスタ部の出力のそれぞれを所定の電圧と振幅とを有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる電圧出力部とを、複数用いて構成することができる。なお、本明細書において、「シフトレジスタ部の長さ」とは、「シフトレジスタ部が有するシフトレジスタの段数」と換言することも可能である。
【0112】
ゲート信号線22(i)には、電圧V22onと電圧V22ovdと電圧V22offとの3つの電圧から1つを選択してオーバードライブ電圧を所定の時間印加した書込制御信号CNT22(i)を供給し、ゲート信号線23(i)には電圧V23onと電圧V23offとの2つの電圧から1つを選択してオーバードライブ電圧を印加しない表示制御信号CNT23(i)を供給する。
【0113】
図1および
図2は、ゲート信号線22(i)および23(i)の両側駆動を実施する実施例である。しかし、ゲート信号線23(i)は、トランジスタQ23をオン・オフ制御する信号を印加する信号線である。したがって、トランジスタQ23は、高スルーレート動作の必要がない。したがって、ゲート信号線23(i)は、片側駆動でもよい。以下、ゲート信号線23(i)が片側駆動された画像表示装置の構成について説明する。
【0114】
図17は、実施の形態の第2の変形例に係る画像表示装置の構成を示す模式図である。
【0115】
ゲート信号線22(i)のそれぞれは、
図17において画像表示パネル11の左辺から引き出されて第1のゲート駆動回路14に接続されるとともに、画像表示パネル11の右辺からも引き出されて第2のゲート駆動回路15に接続されている。一方、ゲート信号線23(i)のそれぞれは、
図17において画像表示パネル11の左辺から引き出されて第1のゲート駆動回路14に接続されている。
【0116】
このように、本実施の形態における画像表示パネル11は、行方向に配置された画素回路12(i、1)〜12(i、m)に共通にゲート信号線22(i)とゲート信号線23(i)とが接続されている。
【0117】
ゲート信号線22(i)は画像表示パネル11の両側から引き出されて、一方は、第1のゲート駆動回路14に接続され、他方は第2のゲート駆動回路15に接続されている。したがって、ゲート信号線22(i)は、両側駆動される。ゲート信号線23(i)は、片側駆動される。
【0118】
図18は、実施の形態1の第2の変形例に係るゲート駆動回路と画素回路との接続状態を表す説明図である。同図は、
図3と同様に、ゲート駆動回路と画素回路12との接続状態を示した説明図である。ゲート駆動回路は、2つのゲート信号線駆動部を有する。第1のゲート駆動回路14および第2のゲート駆動回路15は、ゲート信号線22を駆動し、第1のゲート駆動回路14は、さらに、ゲート信号線23も駆動する。
【0119】
第1のゲート駆動回路14のゲート信号線駆動部32Aと、第2のゲート駆動回路15のゲート信号線駆動部32Aとは、ゲート信号線23(i)を駆動する。第1のゲート駆動回路14のゲート信号線駆動部32Bは、ゲート信号線22(i)を駆動する。
【0120】
ゲート信号線23(i)は、トランジスタQ23をオン・オフ制御する信号を印加する信号線である。したがって、トランジスタQ23は、高スルーレート動作の必要がない。したがって、ゲート信号線23(i)は、片側駆動でもよい。
【0121】
左側に配置された第1のゲート駆動回路14は、画像表示パネル11に形成されたすべてのゲート信号線を駆動するのに対して、右側に配置された第2のゲート駆動回路15は、画像表示パネル11に配置されたゲート信号線の半分を駆動する。したがって、右側に配置された第2のゲート駆動回路15は、左側に配置された第1のゲート駆動回路14の個数と比較して、1/2個で良い。以上のことから、
図18に示された画像表示装置は、
図1に示された画像表示装置と比較して、低コスト化を実現できる。
【0122】
図19は、第2の変形例に係る画像表示パネル、ゲート駆動回路およびソース駆動回路などの配置関係を表す図である。具体的には、
図19は、ゲート信号線22(i)を両側駆動にし、ゲート信号線23(i)を片側駆動にした場合の画像表示パネルの模式図である。ゲート信号線の接続状態、ゲートドライバICの左右の個数など以外は、
図4の実施例と同様であるので説明を省略する。
【0123】
本実施の形態においては、ゲート駆動回路を、シフトレジスタ部と電圧出力部とを組み合わせた回路を複数の出力毎にまとめ、1つのモノシリックICとして集積している。以下、このICをゲートドライバ集積回路またはゲートドライバICと呼称する。またシフトレジスタ部と電圧出力部とを組み合わせた回路をゲート信号線駆動部と呼称する。
【0124】
なお、以下では説明のために、画像表示パネル11の行方向の画素数をn=128と仮定する。また、1つのゲートドライバ集積回路は64画素分の出力を有するゲート信号線駆動部が2回路分集積されていると仮定する。しかし、本開示は、画像表示パネル11の行方向の画素数、およびゲート駆動回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。
【0125】
図20は、実施の形態1に係る画像表示装置のゲートドライバ集積回路30の回路図である。ゲートドライバ集積回路30は、2つのゲート信号線駆動部32A及び32Bを有する。ゲート信号線駆動部32Aは、シフトレジスタ部36Aと電圧出力部38Aとを有する。
【0126】
シフトレジスタ部36Aは、64個のDフリップフロップ42と、Dフリップフロップ42の出力のそれぞれに設けられた64個のアンドゲート44とを有する。
【0127】
Dフリップフロップ42のクロック端子のそれぞれはゲートドライバ集積回路30のクロック入力端子CkAに接続されている。64個のDフリップフロップ42はカスケード接続され、先頭のDフリップフロップ42のデータ端子はゲートドライバ集積回路30のデータ入力端子DinAに接続され、最後尾のDフリップフロップ42の出力端子はゲートドライバ集積回路30のデータ出力端子DoutAに接続されている。アンドゲート44それぞれの入力端子の一方は、対応するDフリップフロップ42の出力端子に接続され、他方はゲートドライバ集積回路30のイネーブル入力端子EneAに接続されている。
【0128】
シフトレジスタ部36Aは、データ入力端子DinAに入力されたデジタル信号をクロック毎に順次シフトして、それぞれのDフリップフロップ42の出力端子から出力する。このとき、イネーブル入力端子EneAがハイレベルであれば、Dフリップフロップ42の出力を、対応するアンドゲート44のそれぞれから出力する。また、イネーブル入力端子EneAがローレベルであれば、Dフリップフロップ42の出力にかかわらず、すべてのアンドゲート44からローレベルを出力する。
【0129】
電圧出力部38Aは、64個のトランジスタ制御部46と、64個のトランジスタ47と、64個のトランジスタ48と、64個のトランジスタ49とを有する。トランジスタ制御部46は、対応するアンドゲート44の出力に基づき、トランジスタ47および48をオン・オフ制御するための信号を作成し、それらをトランジスタ47及び48のそれぞれに適合する電圧にレベルシフトする。本実施の形態においては、トランジスタ47はPチャンネルトランジスタであり、トランジスタ48はNチャンネルトランジスタである。
【0130】
図21は、実施の形態1に係る画像表示装置10のトランジスタ制御部46の回路図であり、
図22は、同トランジスタ制御部46の動作を示すタイミングチャートである。トランジスタ制御部46のそれぞれは、遅延部51と、論理ゲート52と、論理ゲート53と、レベルシフト部57〜59とを有する。
【0131】
遅延部51は、例えばDフリップフロップ等で構成され、所定のクロック(図示せず)に基づき、対応するアンドゲート44の出力を所定の時間だけ遅延する。論理ゲート52は、対応するアンドゲート44の出力と遅延部51の出力とがともにローレベルであれば、ハイレベルを出力する。論理ゲート53は、対応するアンドゲート44の出力がローレベルであり遅延部51の出力がハイレベルであれば、ハイレベルを出力する。
【0132】
レベルシフト部57は、対応するアンドゲート44の出力をトランジスタ47に適合する電圧にレベルシフトし、レベルシフト部58は論理ゲート52の出力をトランジスタ48に適合する電圧にレベルシフトし、レベルシフト部59は論理ゲート53の出力をトランジスタ49に適合する電圧にレベルシフトする。なお、本実施の形態においては、トランジスタ47はPチャンネルトランジスタであるので、レベルシフト部57はインバータタイプのレベルシフタである。
【0133】
トランジスタ47はスイッチとして動作させるトランジスタであり、一方の端子はゲートドライバ集積回路30の電源端子VonAに接続され、他方の端子はゲートドライバ集積回路30の出力端子OutAi(1≦i≦64)に接続されている。トランジスタ48もスイッチとして動作させるトランジスタであり、一方の端子はゲートドライバ集積回路30の電源端子VoffAに接続され、他方の端子はゲートドライバ集積回路30の出力端子OutAiに接続されている。また、トランジスタ49もスイッチとして動作させるトランジスタであり、一方の端子はゲートドライバ集積回路30の電源端子VovdAに接続され、他方の端子はゲートドライバ集積回路30の出力端子OutAiに接続されている。
【0134】
そして、トランジスタ47をオン状態にし、トランジスタ48およびトランジスタ49をオフ状態にすることで、電源端子VonAの電圧を選択して出力する。また、トランジスタ48をオン状態にし、トランジスタ47およびトランジスタ49をオフ状態にすることで、電源端子VoffAの電圧を選択して出力する。また、トランジスタ49をオン状態にし、トランジスタ47およびトランジスタ48をオフ状態にすることで、電源端子VovdAの電圧を選択して出力する。
【0135】
そのため、電源端子VovdAの電圧を電圧V22ovdに設定することで、ゲート電圧3値駆動を行うことができる。すなわち、書込制御信号CNT22(i)の立ち上がり、または立下りに電圧(V22on−V22off)の振幅を超えるオーバードライブ電圧V22ovdを所定の時間印加することができる。
【0136】
一方、電源端子VovdAの電圧を電源端子VoffAの電圧と等しく設定することで、ゲート電圧2値駆動を行うことができる。すなわち、オーバードライブ電圧を印加しない制御信号を発生させることができる。または、遅延部51をリセットして出力をローレベルに固定することによってもゲート電圧2値駆動を行うことができる。もちろん専用の制御端子を設けて、ゲート電圧3値駆動とゲート電圧2値駆動とを切り替えてもよい。
【0137】
ゲート信号線駆動部32Bは、ゲート信号線駆動部32Aと同じ構成であるので、詳細な説明は省略する。ただし、ゲート信号線駆動部32Bはクロック入力端子CkBとデータ入力端子DinBとデータ出力端子DoutBとイネーブル入力端子EneBと電源端子VonBと電源端子VoffBと電源端子VovdBと出力端子OutB1〜OutB64とを有し、それぞれゲート信号線駆動部32Aのクロック入力端子CkAとデータ入力端子DinAとデータ出力端子DoutAとイネーブル入力端子EneAと電源端子VonAと電源端子VoffAと電源端子VovdAと出力端子OutA1〜OutA64とに対応する。
【0138】
このように、本実施の形態におけるゲートドライバ集積回路30は、独立したクロック入力端子CkAおよびCkBと、イネーブル入力端子EneAおよびEneBと、データ入力端子DinAおよびDinBとを有し、かつ画像表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部と、シフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる電圧出力部と、をそれぞれ複数ずつ集積されている。このゲートドライバ集積回路を複数用いて、第1のゲート駆動回路14と第2のゲート駆動回路15とを構成している。
【0139】
なお、
図21に示されたトランジスタ制御部46は、遅延部51を用いてVovd電圧を発生させる構成であった。しかし、本開示のゲート電圧3値駆動を実現する回路方式は、
図21に限定されるものではない。たとえば、
図23の実施例が例示される。
【0140】
図23は、実施の形態1の第3の変形例に係る画像表示装置のトランジスタ制御部の回路図である。シフトレジスタ部は、シフトレジスタ回路36aとシフトレジスタ回路36bとで構成される。シフトレジスタ回路36aおよび36bには、同一のクロックClkが入力される。シフトレジスタ36aには、オーバーロード電圧Vovdを印加する画素行位置を示すデータVovd−Dinが入力される。シフトレジスタ36bには、オン電圧Vonを印加する画素行位置を示すデータVon−Dinが入力される。他の構成については、
図1、
図2、
図4、
図18、
図20および
図21などを用いて説明を行っているので説明を省略する。
【0141】
シフトレジスタ36aを構成するDフリップフロップ42の出力をaとし、シフトレジスタ36bを構成するDフリップフロップ42の出力をbとしたとき、選択回路45は、
図24に示す動作を行う。
図24は、選択回路45により選択される電圧を示す図である。
【0142】
なお、選択回路45は、2−3デコーダを構成するロジック回路である。入力a、bにより3つの出力を変化させ、当該出力に接続されたトランジスタ(47、48、49)などをオン・オフ制御する。トランジスタ(46、47、48)のオン・オフ制御により、Von電圧、Voff電圧、Vovd電圧のうち、1つが選択され、OutA端子からゲート信号線22(23)に電圧が出力される。
図24に示されるように、入力a、bに対応して電圧が選択される。
【0143】
一例として、入力a=0(ローレベル)、入力b=0(ローレベル)の場合は、オフ電圧VoffがOutA端子から出力される。入力a=0(ローレベル)、入力b=1(ハイレベル)の場合は、オフ電圧VovdがOutA端子から出力される。入力a=1(ハイレベル)、入力b=0(ローレベル)の場合は、オン電圧VonがOutA端子から出力される。入力a=1(ハイレベル)、入力b=1(ハイレベル)の場合は、オン電圧VonがOutA端子から出力される。
【0144】
図23に示された構成により、遅延部51を用いず、ゲート電圧3値駆動を実施できる。また、Vovd電圧は、1H(1画素行選択期間)単位でクロックClkに同期して設定することができる。また、Vovd−Din、Von−Din端子に入力するデータにより、Von電圧、Voff電圧を1H単位(1クロック単位)で設定することができる。たとえば、Von電圧をnH(nは1以上の整数)に容易に設定することができる。
【0145】
図25は、1つのシフトレジスタ回路で構成されたトランジスタ制御部の回路図である。同図に示されるように、シフトレジスタ部は、1つのシフトレジスタ回路36で構成される。シフトレジスタ回路36には、クロックClkが入力される。シフトレジスタ回路36には、オン電圧Vovdを印加する画素行位置を示すデータVon−Dinが入力される。他の構成については、
図1、
図2、
図4、
図18、
図20および
図21などを用いて説明を行っているので説明を省略する。
【0146】
図26は、実施の形態1に係る画像表示装置の書込制御信号の詳細を示す駆動波形図である。
図26の(b)に示されるように、ゲート電圧3値駆動では、Out端子に、Von電圧を印加した後は、Vovd電圧が印加され、さらに、次の1H期間後は、Voff電圧が印加される。つまり、ゲート電圧3値駆動では、Von電圧から、Voff電圧に遷移するときは、必ず、Vovd電圧が印加される。
【0147】
シフトレジスタ36を構成するDフリップフロップ42の1つの出力をiとし、次のDフリップフロップの出力を(i+1)とした時、選択回路45は、
図27で示された動作を行う。
図27は、選択回路45により選択される電圧の第2の例を示す図である。同図に示されるように、入力i、(i+1)に対応して電圧が選択される。
【0148】
なお、選択回路45は、入力をi、(i+1)とする、2−3デコーダを構成するロジック回路である。入力i、(i+1)により3つの出力を変化させ、当該出力に接続されたトランジスタ(47、48、49)などをオン・オフ制御する。トランジスタ(46、47、48)のオン・オフ制御により、Von電圧、Voff電圧、Vovd電圧のうち、1つが選択され、OutA端子からゲート信号線22(23)に電圧が出力される。
【0149】
一例として、入力i=0(ローレベル)、入力(i+1)=0(ローレベル)の場合は、オフ電圧VoffがOutA端子から出力される。入力i=0(ローレベル)、入力(i+1)=1(ハイレベル)の場合は、オフ電圧VovdがOutA端子から出力される。入力i=1(ハイレベル)、入力(i+1)=0(ローレベル)の場合は、オン電圧VonがOutA端子から出力される。入力i=1(ハイレベル)、入力(i+1)=1(ハイレベル)の場合は、オン電圧VonがOutA端子から出力される。
【0150】
図25に示された構成により、遅延部51を用いず、ゲート電圧3値駆動を実施できる。また、Vovd電圧は、1H(1画素行選択期間)単位でクロックClkに同期して設定することができる。また、Von−Din端子に入力するデータにより、Von電圧、Voff電圧を1H単位(1クロック単位)で、設定することができる。たとえば、Von電圧をnH(nは1以上の整数)に容易に設定することができる。
図25の構成では、1つのシフトレジスタ回路36で、ゲート電圧3値駆動を実現できる。
【0151】
図28は、実施の形態1に係る切り替え回路の説明図である。切り替え回路361aおよび36bは、Voff電圧、Vovd電圧、Von電圧のうち、1つの電圧を選択し、ゲート信号線22に出力する機能を有する。同図に示されたように、切り替え回路361a及び361bのa端子にVovd電圧が印加され、b端子にVoff電圧が印加され、c端子にVon電圧が印加されている。d端子(2ビット)に印加されたロジック信号により、Vovd、Voff、Von電圧のいずれかが選択される。d端子のロジック信号は、シフトレジスタ36に保持されたデータに基づく。
【0152】
切り替え回路361a及び361bが、Von電圧―>Vovd電圧―>Voff電圧と、出力を切り替えることにより、ゲート電圧3値駆動が実現される。一方、切り替え回路361a及び361bが、Von電圧―>Voff電圧と、出力を切り替えることにより、ゲート電圧2値駆動が実現される。
【0153】
図29は、実施の形態1に係るゲートドライバ回路の構成の例を示す図である。同図に示されるように、ドライバ入力端子243aから、Von2電圧またはVon1電圧が印加される。ドライバ入力端子243aから印加された電圧は、COF191に形成されたCOF配線241aにより、出力回路38に伝達される。
【0154】
出力回路38のマイナス電源(−電源)端子には、切り替え回路361が接続されている。一方、出力回路38のプラス電源(+電源)端子には、オン電圧が印加される。
【0155】
ドライバ入力端子243aに印加するオン電圧を変更することにより、Out端子から出力されるオン電圧(Von電圧)を変更できる。また、切り替え回路361には、オーバーロード電圧Vovd、オフ電圧Voff電圧が入力され、切り替え回路361の制御端子C1のロジック信号により、オーバーロード電圧Vovd、またはオフ電圧Voff電圧が選択されて、出力回路38のマイナス電源(−電源)端子に印加されている。
【0156】
以上の構成により、Out端子から、Von電圧、Voff電圧、Vovd電圧のいずれかが出力され、ゲート電圧3値駆動、またはゲート電圧2値駆動が実施される。
【0157】
図30は、実施の形態1に係るゲート信号線駆動部のオン電圧の可変制御を説明する図であり、
図31は、可変制御されたゲート信号線駆動部のオン電圧の波形図である。具体的には、
図31の波形図は、ゲート電圧2値駆動を例示している。
図30に示されるように、ゲート信号線駆動部32aのオン電圧VonAは、COF外部の電圧回路E1で設定される。電圧回路E1は、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路E1は、ゲート信号線駆動部32aのVon電圧を出力する。
【0158】
ゲート信号線駆動部32bのオン電圧VonBは、COF外部の電圧回路E2で設定される。電圧回路E2は、スイッチング電源回路、レギュレータ回路などが該当する。電圧回路E2は、ゲート信号線駆動部32bのVon電圧を出力する。Von端子は、少なくも、ゲートドライバIC30に2カ所以上形成あるいは配置されている。
【0159】
図31に示されるように、Von電圧の大きさを設定することにより、ゲート信号線22に印加する電圧振幅を可変することができる。
図31の上段の図は、オン電圧がVon1としており、下段の図は、オン電圧がVon2としている。Von1<Von2となる。これらの電圧設定は、ゲート信号線駆動部32a及び32bで行うことができる。なお、Von電圧の印加時間は、nH(nは1以上の整数)とし、nはコントローラ(図示せず)により可変できるように構成されている。
【0160】
なお、Von電圧と同様に、VoffおよびVovd電圧も電圧Vonも、ゲート信号線駆動部32a及び32bで可変または調整あるいは設定できるように構成されている。また、これらの構成は、
図30および
図31と同様であるので、説明を省略する。
【0161】
図26は、トランジスタQがpチャンネル(p極性)のゲート信号線22に印加される電圧波形である。
図26の(a)は、ゲート電圧2値駆動の電圧波形である。
図26の(b)は、ゲート電圧3値駆動の電圧波形である。
【0162】
ゲート電圧2値駆動とゲート電圧3値駆動とは、
図10の選択信号線(SelA端子、SelB端子)に印加するロジック電圧で決定する。
【0163】
図26の(a)に示されるように、ゲート電圧2値駆動では、Von電圧からVoff電圧に変化する期間がt1と長時間を必要とする。t1が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。
【0164】
図26の(b)に示すゲート電圧3値駆動を実施すると、図示するように、Von電圧からVoff電圧に変化する期間がt2と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。
【0165】
ゲート電圧3値駆動では、Von電圧の印加期間後、1H期間の間あるいは1Hより短い期間の間、Vovd電圧が印加される。なお、
図23、
図25の構成では、Vovd電圧は、1H期間または1H期間以上である。1H期間とは、1水平走査期間あるいは1画素行の選択期間である。
【0166】
Vovd電圧の印加期間後、選択した画素行に対応するゲート信号線22(i)にVoff電圧が印加され、ゲート信号線22(i)は、次のフレーム期間にVon電圧が印加されるまで期間、Voff電圧に保持される。
【0167】
Sel端子に印加されるロジック電圧が”L”の場合は、ゲート電圧2値駆動モードに設定される。Sel端子に印加されるロジック電圧が”H”の場合は、ゲート電圧3値駆動モードに設定される。
【0168】
なお、Vovd電圧を印加する期間は、1H期間あるいは1H期間より短い期間に設定することが好ましい。Von期間は、少なくとも1H期間とし、1H期間のn倍(nは1以上の整数)とし、nの値は可変できるように構成する。
【0169】
図32は、実施の形態1の第1の変形例に係る画像表示装置の書込制御信号を示す駆動波形図である。具体的には、同図は、トランジスタQが、nチャンネル(n極性)の場合のゲート電圧2値駆動(
図32の(a))、ゲート電圧3値駆動(
図32の(b))の波形図である。
図2のpチャンネルトランジスタの画素構成に対応する画素回路は、たとえば、
図12である。
図12は、画素回路をnチャンネルトランジスタで構成した実施例である。
【0170】
図32に示されるように、トランジスタQがnチャンネルの場合と、
図26に示されるように、トランジスタQがpチャンネルの場合では、電圧波形の極性が反転する。
【0171】
図12では、ゲート信号線22に印加される電圧波形は、
図2とは逆極性となる。たとえば、
図12の画素構成では、
図8のタイミングチャートに対しては、
図33が対応する。
図33は、実施の形態1の第1の変形例に係る画像表示装置の画像信号電圧、書込制御信号および表示制御信号を示すタイミングチャートである。
【0172】
ここで、
図34は、実施の形態1に係る第1のゲート駆動回路の動作を示すタイミングチャートである。
図35は、実施の形態1の第1の変形例に係る第1のゲート駆動回路の動作を示すタイミングチャートである。つまり、
図34は、トランジスタQがpチャンネルの場合の第1のゲート駆動回路14のタイミングチャートであり、
図35は、トランジスタQがnチャンネルの場合の第1のゲート駆動回路14のタイミングチャートである。
【0173】
また、
図36は、実施の形態1に係る第2のゲート駆動回路の動作を示すタイミングチャートの第1例である。
図37は、実施の形態1の第1の変形例に係る第2のゲート駆動回路の動作を示すタイミングチャートの第1例である。つまり、
図36は、トランジスタQがpチャンネルの場合の第2のゲート駆動回路15のタイミングチャートであり、
図35は、トランジスタQがnチャンネルの場合の第2のゲート駆動回路15のタイミングチャートである。ここで、
図12の画素構成では、
図36のタイミングチャートに対しては、
図37が対応する。
【0174】
また、
図38は、実施の形態1に係る第2のゲート駆動回路の動作を示すタイミングチャートの第2例である。
図39は、実施の形態1の第1の変形例に係る第2のゲート駆動回路の動作を示すタイミングチャートの第2例である。つまり、
図38は、トランジスタQがpチャンネルの場合の第2のゲート駆動回路15のタイミングチャートであり、
図39は、トランジスタQがnチャンネルの場合の第2のゲート駆動回路15のタイミングチャートである。ここで、
図12の画素構成では、
図38のタイミングチャートに対しては、
図39が対応する。
【0175】
本開示の画素回路を構成するトランジスタQは、pチャンネルおよびnチャンネルのいずれでもよい。ゲート電圧2値電圧駆動およびゲート電圧3値電圧駆動では、トランジスタQの極性に適応させたゲート電圧がゲート信号線に印加する。
【0176】
以上のように、本発明のゲートドライバ回路あるいはゲートドライバICは、トランジスタの極性(pチャンネル、または、nチャンネル)に対応して、ゲート信号線22に印加する電圧信号を変更できる。
【0177】
3値電圧駆動では、映像信号電圧が印加されるトランジスタQ22のゲート端子が接続されたゲート信号線22(i)に、ゲート電圧が印加される。つまり、ゲート電圧3値電圧駆動は、両側駆動が必要なゲート信号線に実施される。ゲート電圧2値駆動では、トランジスタQ23のゲート端子が接続されたゲート信号線22(i)に、ゲート電圧が印加される。つまり、ゲート電圧2値駆動は、高スルーレートが必要でなく、片側駆動を行うゲート信号線に実施される。
【0178】
前述したように、
図10は、ゲートドライバIC30を、COF191に実装した状態を模式的に図示した説明図である。
【0179】
ゲート信号線駆動部32aには、シフトレジスタ(図示せず)にデータを入力するデータ入力端子(DinA)、シフトレジスタ(図示せず)の出力をイネーブル(ゲート信号線にオン電圧を出力する)、あるいはディセーブル(ゲート信号線にオフ電圧を出力する)にするイネーブル入力端子(EneA)、シフトレジスタ(図示せず)内のデータをシフトするクロックを入力するクロック入力端子(ClkA)が接続または配置されている。
【0180】
ゲート信号線駆動部32bには、シフトレジスタ(図示せず)にデータを入力するデータ入力端子(DinB)、シフトレジスタ(図示せず)の出力をイネーブル(ゲート信号線にオン電圧を出力する)、あるいはディセーブル(ゲート信号線にオフ電圧を出力する)にするイネーブル入力端子(EneB)、シフトレジスタ(図示せず)内のデータをシフトするクロックを入力するクロック入力端子(ClkB)が接続または配置されている。
【0181】
フレキシブル基板(COF)191には、COF配線241a〜241eが形成され、各端子は、COF配線241a〜241eを介して、ドライバ入力端子243a及び243bからゲートドライバIC30に信号あるいは電圧が印加される。
【0182】
ゲートドライバIC30からの出力は、ドライバ出力端子246、COF配線241eを介して出力端子245と接続されている。出力端子245には、ゲート信号線22が接続される。
【0183】
図10に示されるように、ドライバICのチップの長辺側の左右に各1か所以上のドライバ入力端子243aまたは243bが設けられる。上記構成により、電圧の電位降下の影響を受けにくくなり、また、1つのドライバ入力端子(243a、243b)が接続不良となっても、ドライバICの動作に影響を与えない。
【0184】
図10に示されるように、SEL端子、Voff端子は、Von入力端子(VonA、VonB)とドライバ出力端子246との間に配置されている。DinA、EneA、ClkA、DinB、EneB、ClkBなどの制御信号は、ゲートドライバIC30の2カ所以上に形成または配置されている。好ましくは、上記2カ所は、ゲートドライバICの短辺の中央線に対して、線対称になる位置に配置されることが好ましい。
【0185】
DinA、EneA、ClkA、DinB、EneB、ClkBなどの制御信号の入力段には、シュミット回路あるいはヒステリシス回路などの入力段回路を形成している。また、ゲート信号線駆動部32で、入力信号がラッチされるように構成されている。
【0186】
たとえば、ClkBにおいて、接続端子244aに入力されたクロックは、COF配線241aを介して、ドライバ入力端子243aに印加される。ドライバ入力端子243aに印加されたクロック信号は、ゲート信号線駆動部32bのシュミット回路でノイズ成分を除去され、ラッチ回路(図示せず)でラッチされる。ラッチされたクロックデータは、ゲート信号線駆動部32aの内部に形成された配線(図示せず)を介して、ドライバ入力端子243bに出力される。ドライバ入力端子243bから出力されたクロックデータClkBは、COF配線241cを介して接続端子244bから出力される。
【0187】
なお、ドライバ入力端子243aとドライバ入力端子243bとの間にCOF配線(図示せず)を形成してもよい。COF配線により、安定して制御データを伝送することができる。
【0188】
オン電圧Von(VonA、VonB)の入力端子も複数端子が配置または形成されている。
【0189】
図10に示された構成では、ゲートドライバIC30には、ゲート信号線駆動部32a、ゲート信号線駆動部32bが形成または配置されている。ゲート信号線駆動部32aおよび32bには、選択端子(SELA、SELB)が接続され、2つのオフ電圧入力端子(Voff、Vovd)、1つのオン電圧入力端子(ゲート信号線駆動部32aはVonA、ゲート信号線駆動部32bはVonB)が接続されている。
【0190】
SEL端子(SELA、SELB)は、プルダウンされている。SEL端子は、ゲート電圧3値駆動とゲート電圧2値駆動を切り替えるロジック端子である。
【0191】
ゲートドライバIC30のドライバ出力端子246からゲート信号線22に印加するオン電圧およびオフ電圧が出力される。ドライバ出力端子246と出力端子245との間は、COF191に形成されたCOF配線241eで電気的に接続されている。
【0192】
ドライバ入力端子243aと接続端子244aとは、COF191上に形成されたCOF配線241aにより電気的に接続されている。また、ドライバ入力端子243bと接続端子244bとは、COF191上に形成されたCOF配線241cにより電気的に接続されている。
【0193】
SELなどのロジック端子は、パネルから接続端子244cからロジック電圧などの所定電圧が印加される。上記所定電圧は、COF191に形成された、COF内部の一点と接続端子とを接続する配線241dを介して、ゲートドライバIC30の操作端子243cに印加される。
【0194】
ゲートドライバIC30の操作端子247は、ドライバ出力端子246とドライバ入力端子243aとの間、または、ドライバ出力端子246とドライバ入力端子243bとの間、もしくは、その両方間である、ドライバ出力端子246とドライバ入力端子243aとの間、ドライバ出力端子246とドライバ入力端子243bとの間に配置または形成されている。前述したように、
図17は、実施の形態1の第2の変形例に係る画像表示装置10の構成を示す模式図である。
図1に示された構成との差異は、ゲート信号線22(i)の一端が第1のゲート駆動回路14に接続され、ゲート信号線22(i)の他端が第2のゲート駆動回路15に接続されている点、および、ゲート信号線23(i)の一端が第1のゲート駆動回路14に接続されている点である。したがって、ゲート信号線22(i)は両側駆動が実施され、ゲート信号線23(i)は片側駆動が実施される。
【0195】
図40は、実施の形態1の第2の変形例に係る画像表示装置の画素回路の回路図である。ソース信号線21(j)のそれぞれは、
図17において画像表示パネル11の上辺から引き出されてソース駆動回路16に接続されている。ゲート信号線22(i)のそれぞれは、
図17において画像表示パネル11の左辺から引き出されて第1のゲート駆動回路14に接続されるとともに、画像表示パネル11の右辺からも引き出されて第2のゲート駆動回路15に接続されている。ゲート信号線23(i)のそれぞれは、
図17において、画像表示パネル11の左辺から引き出されて第1のゲート駆動回路14に接続されている。
【0196】
以下、第2の変形例に係る画像表示装置について、
図1及び
図2に示された実施の形態1に係る画像表示装置と異なる点を中心に説明する。
【0197】
このように、本実施の形態の第2の変形例に係る画像表示パネル11は、行方向に配置された画素回路12(i、1)〜12(i、m)に共通にゲート信号線22(i)とゲート信号線23(i)とが接続されている。
【0198】
第1のゲート駆動回路14は、ゲート信号線22(i)のそれぞれに第1の制御信号である書込制御信号CNT22(i)を供給し、ゲート信号線23(i)のそれぞれに第2の制御信号である表示制御信号CNT23(i)を供給する。また、第2のゲート駆動回路15は、ゲート信号線22(i)のそれぞれに書込制御信号CNT22(i)を供給する。
【0199】
第1のゲート駆動回路14のゲート信号線駆動部32Aと、第2のゲート駆動回路15のゲート信号線駆動部32Aとは、ゲート信号線23(i)を駆動する。第1のゲート駆動回路14のゲート信号線駆動部32Bは、ゲート信号線22(i)を駆動する。
【0200】
ゲート信号線23(i)は、トランジスタQ23をオン・オフ制御する信号を印加する信号線である。したがって、トランジスタQ23は、高スルーレート動作の必要がない。したがって、ゲート信号線23(i)は、片側駆動でもよい。
【0201】
左側に配置した第1のゲート駆動回路14は、表示パネルに形成されたすべてのゲート信号線を駆動するのに対して、右側に配置した第2のゲート駆動回路15は、表示パネルに配置されたゲート信号線の半分を駆動する。したがって、右側に配置した第2のゲート駆動回路15は、左側に配置した第1のゲート駆動回路14の個数に比較して、1/2個で良い。以上のことから、
図17に示された構成では、
図1に示された構成と比較して、低コスト化を実現できる。
【0202】
他の事項などに関しては、
図1、
図2などで説明を行っているので説明を省略する。
【0203】
図41は、実施の形態1の第2の変形例に係る画像表示装置のゲート駆動回路の構成の一例を示す図である。
【0204】
第1のゲート駆動回路14は、2つのゲートドライバ集積回路30(1)および30(2)で構成され、第2のゲート駆動回路15は、1つのゲートドライバ集積回路30(3)で構成されている。ここで、ゲートドライバ集積回路30(1)〜30(3)のそれぞれは、
図20に示したゲートドライバ集積回路30と同一の回路構成である。
【0205】
画像表示パネル11の左側に引き出されたゲート信号線22(1)〜22(128)およびゲート信号線23(1)〜23(128)には、第1のゲート駆動回路14に搭載されてゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)の出力端子が接続されている。本変形例においては、ゲート信号線22(1)にはゲートドライバ集積回路30(1)の出力端子OutA1が接続され、ゲート信号線22(2)にはゲートドライバ集積回路30(1)の出力端子OutA2が接続され、ゲート信号線22(3)にはゲートドライバ集積回路30(1)の出力端子OutA3が接続され、・・・、ゲート信号線22(64)にはゲートドライバ集積回路30(1)の出力端子OutA64が接続されている。
【0206】
また、ゲート信号線23(1)にはゲートドライバ集積回路30(1)の出力端子OutB1が接続され、ゲート信号線23(2)にはゲートドライバ集積回路30(1)の出力端子OutB2が接続され、・・・、ゲート信号線23(64)にはゲートドライバ集積回路30(1)の出力端子OutB64が接続されている。
【0207】
また、ゲート信号線22(65)にはゲートドライバ集積回路30(2)の出力端子OutA1が接続され、ゲート信号線22(66)にはゲートドライバ集積回路30(2)の出力端子OutA2が接続され、ゲート信号線22(67)にはゲートドライバ集積回路30(2)の出力端子OutA3が接続され、・・・、ゲート信号線22(128)にはゲートドライバ集積回路30(2)の出力端子OutA64が接続されている。
【0208】
また、ゲート信号線23(65)にはゲートドライバ集積回路30(2)の出力端子OutB1が接続され、ゲート信号線23(66)にはゲートドライバ集積回路30(2)の出力端子OutB2が接続され、・・・、ゲート信号線23(128)にはゲートドライバ集積回路30(2)の出力端子OutB64が接続されている。
【0209】
ゲートドライバ集積回路30(1)のクロック入力端子CkAとクロック入力端子CkBとゲートドライバ集積回路30(2)のクロック入力端子CkAとクロック入力端子CkBとは互いに接続されて、第1のクロックCK1が入力される。また、ゲートドライバ集積回路30(1)のイネーブル入力端子EneAとイネーブル入力端子EneBとゲートドライバ集積回路30(2)のイネーブル入力端子EneAとイネーブル入力端子EneBとは互いに接続されて、イネーブル信号EN1が入力される。
【0210】
ゲートドライバ集積回路30(1)のデータ出力端子DoutAとゲートドライバ集積回路30(2)のデータ入力端子DinAとが接続され、ゲートドライバ集積回路30(1)のデータ出力端子DoutBとゲートドライバ集積回路30(2)のデータ入力端子DinBとが接続されている。こうして、ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とがカスケード接続されている。
【0211】
ゲートドライバ集積回路30(1)のデータ入力端子DinAには、書込制御信号22(1)〜22(128)を発生させるための信号DI1が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinBには、表示制御信号23(1)〜23(128)を発生させるための信号DI2が入力される。
【0212】
ゲートドライバ集積回路30(1)の電源端子VonAとゲートドライバ集積回路30(2)の電源端子VonAとが接続されて電圧V22onが印加され、ゲートドライバ集積回路30(1)の電源端子VoffAとゲートドライバ集積回路30(2)の電源端子VoffAとが接続されて電圧V22offが印加され、ゲートドライバ集積回路30(1)の電源端子VovdAとゲートドライバ集積回路30(2)の電源端子VovdAとが接続されて電圧V22ovdが印加される。
【0213】
また、ゲートドライバ集積回路30(1)の電源端子VonBとゲートドライバ集積回路30(2)の電源端子VonBとが接続されて電圧V23onが印加され、ゲートドライバ集積回路30(1)の電源端子VoffBと電源端子VovdBとゲートドライバ集積回路30(2)の電源端子VoffBと電源端子VovdBとがそれぞれ接続されて電圧V23offが印加される。
【0214】
一方、画像表示パネル11の右側に引き出されたゲート信号線22(1)〜22(128)には第2のゲート駆動回路15に搭載されているゲートドライバ集積回路30(3)の出力端子が接続されている。本変形例においては、ゲート信号線22(1)〜22(128)のうち、奇数番目のゲート信号線22(1)にはゲートドライバ集積回路30(3)の出力端子OutA1が接続され、ゲート信号線22(3)にはゲートドライバ集積回路30(3)の出力端子OutA2が接続され、ゲート信号線22(5)にはゲートドライバ集積回路30(3)の出力端子OutA3が接続され、・・・、ゲート信号線22(127)にはゲートドライバ集積回路30(3)の出力端子OutA64が接続されている。
【0215】
また、偶数番目のゲート信号線22(2)にはゲートドライバ集積回路30(3)の出力端子OutB1が接続され、ゲート信号線22(4)にはゲートドライバ集積回路30(3)の出力端子OutB2が接続され、ゲート信号線22(6)にはゲートドライバ集積回路30(3)の出力端子OutB3が接続され、・・・、ゲート信号線22(128)にはゲートドライバ集積回路30(3)の出力端子OutB64が接続されている。
【0216】
ゲートドライバ集積回路30(3)のクロック入力端子CkAとクロック入力端子CkBとは接続されて第2のクロックCK2が入力される。また、ゲートドライバ集積回路30(3)のイネーブル入力端子EneAにイネーブル信号EN2が入力され、イネーブル入力端子EneBにイネーブル信号EN3が入力される。そしてゲートドライバ集積回路30(3)のデータ入力端子DinAとデータ入力端子DinBとが接続され、書込制御信号22(1)〜22(128)を発生させるための信号DI2が入力される。
【0217】
さらに、ゲートドライバ集積回路30(3)の電源端子VonAと電源端子VonBとが接続されて電圧V22onが印加され、電源端子VoffAと電源端子VoffBとが接続されて電圧V22offが印加され、電源端子VovdAと電源端子VovdBとが接続されて電圧V22ovdが印加される。
【0218】
前述した
図34は、実施の形態1の第2の変形例に係る第1のゲート駆動回路の動作を示すタイミングチャートでもある。
【0219】
ゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)のゲート信号線駆動部32Aのクロック入力端子CkAには周期が3.5μsの第1のクロックCK1が入力され、イネーブル入力端子EneAはハイレベルに固定される。ゲートドライバ集積回路30(1)のデータ入力端子DinAには、パルス幅がほぼ7.0μsの信号DI1が入力される。
【0220】
シフトレジスタ部36Aは、クロックCK1が入力する毎に信号DI1をシフトして出力する。そして電圧出力部38Aは、シフトレジスタ部36Aの出力がハイレベルであれば電圧V22onを出力し、シフトレジスタ部36Aの出力がハイレベルからローレベルに遷移した直後から所定の時間にオーバードライブ電圧V22ovdを出力し、その後は、電圧V22offを出力する。こうして、ゲートドライバ集積回路30(1)の出力端子OutA1からは書込制御信号CNT22(1)が出力され、出力端子OutA2からは書込制御信号CNT22(2)が出力され、・・・、出力端子OutA64からは書込制御信号CNT22(64)が出力される。
【0221】
また、ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とはカスケード接続されているので、ゲートドライバ集積回路30(2)の出力端子OutA1からは書込制御信号CNT22(65)が出力され、出力端子OutA2からは書込制御信号CNT22(66)が出力され、・・・、出力端子OutA64からは書込制御信号CNT22(128)が出力される。
【0222】
ゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)のゲート信号線駆動部32Bのクロック入力端子CkBにも、周期が3.5μsの第1のクロックCK1が入力され、イネーブル入力端子EneBがハイレベルに固定される。ゲートドライバ集積回路30(1)のデータ入力端子DinBには、信号DI1のハイレベル期間を除く1フィールド期間のほとんどの期間でハイレベルとなる信号DI2が入力される。
【0223】
シフトレジスタ部36Bは、クロックCK1が入力する毎に信号DI2をシフトして出力する。電圧出力部38Bは、シフトレジスタ部36Bの出力がローレベルであれば電圧V23offを出力し、シフトレジスタ部36Bの出力がハイレベルであれば電圧V23onを出力する。こうしてゲートドライバ集積回路30(1)の出力端子OutB1からは表示制御信号CNT23(1)が出力され、出力端子OutB2からは表示制御信号CNT23(2)が出力され、・・・、出力端子OutB64からは表示制御信号CNT23(64)が出力される。
【0224】
また、ゲートドライバ集積回路30(2)の出力端子OutB1からは表示制御信号CNT23(65)が出力され、出力端子OutB2からは表示制御信号CNT23(66)が出力され、・・・、出力端子OutB64からは表示制御信号CNT23(128)が出力される。
【0225】
前述した
図36は、実施の形態1の第2の変形例に係る第2のゲート駆動回路の動作を示すタイミングチャートでもある。
【0226】
ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aのクロック入力端子CkAには、周期が第1のクロックCK1の2倍である7.0μsの第2のクロックCK2が入力され、イネーブル入力端子EneAにも第2のクロックCK2と同じ形状のイネーブル信号EN2が入力される。データ入力端子DinAには、パルス幅がほぼ14μsの信号DI2が入力される。
【0227】
シフトレジスタ部36Aは、クロックCK2が入力する毎に信号DI2をシフトし、イネーブル信号EN2との論理積を出力する。そして電圧出力部38Aは、シフトレジスタ部36Aの出力がハイレベルであれば電圧V22onを出力し、シフトレジスタ部36Aの出力がハイレベルからローレベルに遷移した直後から所定の時間にオーバードライブ電圧V22ovdを出力し、その後は、電圧V22offを出力する。こうしてゲート信号線駆動部32Aからは奇数ラインの書込制御信号が出力される。すなわち、出力端子OutA1からは書込制御信号CNT22(1)が出力され、出力端子OutA2からは書込制御信号CNT22(3)が出力され、・・・、出力端子OutA64からは書込制御信号CNT22(127)が出力される。
【0228】
一方、ゲートドライバ集積回路30(3)のゲート信号線駆動部32Bのクロック入力端子CkBには第2のクロックCK2が入力されるが、イネーブル入力端子EneBには周期は第2のクロックCK2と同じであり、位相が180°異なる形状のイネーブル信号EN3が入力される。データ入力端子DinBには、信号DI2が入力される。
【0229】
シフトレジスタ部36Bは、クロックCK2が入力する毎に信号DI2をシフトし、イネーブル信号EN3との論理積を出力する。そして電圧出力部38Bは、シフトレジスタ部36Bの出力がハイレベルであれば電圧V22onを出力し、シフトレジスタ部36Bの出力がハイレベルからローレベルに遷移した直後から所定の時間にオーバードライブ電圧V22ovdを出力し、その後は、電圧V22offを出力する。こうしてゲート信号線駆動部32Bからは偶数ラインの書込制御信号が出力される。すなわち、出力端子OutB1からは書込制御信号CNT22(2)が出力され、出力端子OutB2からは書込制御信号CNT22(4)が出力され、・・・、出力端子OutB64からは書込制御信号CNT22(128)が出力される。
【0230】
以上のように、本変形例においては、シフトレジスタ部と電圧出力部とを組み合わせた回路を複数の出力毎にまとめ、1つのモノシリックICとして集積したゲートドライバ集積回路30を用いて、第1のゲート駆動回路14と第2のゲート駆動回路15とを構成している。こうしてゲート駆動回路をIC化することによりゲート駆動回路をコンパクトにまとめることができ実装面積も小さくなり、コストも下げることができる。
【0231】
第1のゲート駆動回路14は、ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とをカスケード接続することにより、画像表示パネルに含まれる画素回路行の数と少なくとも同じ数の長さを有する第1のシフトレジスタ部(すなわち、カスケード接続されたゲートドライバ集積回路30(1)のシフトレジスタ部36Aとゲートドライバ集積回路30(2)のシフトレジスタ部36A)と、第1のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに、当該制御信号の立ち上がりおよび立下りの少なくとも一方に前記振幅を越えるオーバードライブ電圧を所定の時間印加できる第1の電圧出力部とを備え、かつ第1のクロックCK1を用いて第1のシフトレジスタ部と第1の電圧出力部とで作成した第1の制御信号(書込制御信号CNT22(i))を画素回路行の一方から第1のゲート信号線(ゲート信号線22(i))のそれぞれに供給する。
【0232】
また、第2のゲート駆動回路15は、画像表示パネルに含まれる画素回路行の数の少なくとも1/N(本実施の形態においては、N=2)の長さを有する第2のシフトレジスタ部と、第2のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる第2の電圧出力部とをN個(すなわち、ゲートドライバ集積回路30(3)のシフトレジスタ部36Aとシフトレジスタ部36B)ずつ備え、かつ第1のクロックCK1のN倍の周期を持つ第2のクロックCK2を用いて第2のシフトレジスタ部と前記第2の電圧出力部とのそれぞれで作成した第1の制御信号(書込制御信号CNT22(i))を画素回路行の他方から第1のゲート信号線(ゲート信号線22(i))のそれぞれに供給する。
【0233】
なお、ゲートドライバ集積回路30(1)〜30(3)に入力される各種信号は上記に限定されるものではない。前述した
図38は、実施の形態1に係る第2のゲート駆動回路の動作を示すタイミングチャートの第2例である。
【0234】
ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aのクロック入力端子CkAには第2のクロックCK2が入力され、イネーブル入力端子EneAにもクロックCK2と同じ形状のイネーブル信号EN2が入力され、データ入力端子DinAには信号DI2が入力される。
【0235】
ゲートドライバ集積回路30(3)のゲート信号線駆動部32Bのクロック入力端子CkBには、周期は第2のクロックCK2と等しく位相の180°異なるクロックCK3が入力される。イネーブル入力端子EneBにもクロックCK3と同じ形状のイネーブル信号EN3が入力される。データ入力端子DinBには信号DI2が入力される。
【0236】
このようにしても、ゲート信号線駆動部32Aから奇数ラインの書込制御信号を出力し、ゲート信号線駆動部32Bから偶数ラインの書込制御信号を出力させることができる。
【0237】
なお、ゲートドライバ集積回路30(3)と、ゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)とは同じ仕様の集積回路であるので、集積回路のパッケージおよび入出力端子の配置も同じである。そのため、第1のゲート駆動回路14のゲートドライバ集積回路30と、第2のゲート駆動回路15のゲートドライバ集積回路30とは、画像表示面に対して互いに反対側に実装しなければならない。たとえばゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)を、
図41の表面側に実装したとすると、ゲートドライバ集積回路30(3)は、
図41の裏面側に実装しなければならない。
【0238】
しかし、ゲートドライバ集積回路30(1)〜30(3)の出力端子OutA1〜OutA64および出力端子OutB1〜OutB64に出力する信号を反転させる機能を追加しておけば、第1のゲート駆動回路14のゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)と、第2のゲート駆動回路15のゲートドライバ集積回路30(3)とを同一面側に実装することができる。
【0239】
図42は、実施の形態1の第2の変形例に係る画像表示装置のゲート駆動回路の構成の他の例を示す図である。具体的には、出力端子OutA1〜OutA64および出力端子OutB1〜OutB64に出力する信号の順序をそれぞれ反転させる機能を追加したゲートドライバ集積回路60を用いた構成図である。
【0240】
第2のゲート駆動回路15のゲートドライバ集積回路60(3)の出力する信号の順序を反転させることにより、第2のゲート駆動回路15のゲートドライバ集積回路60(3)を第1のゲート駆動回路14のゲートドライバ集積回路60(1)およびゲートドライバ集積回路60(2)と同一面側に実装することができる。
【0241】
図43は、実施の形態1の第2の変形例に係る画像表示装置の他のゲートドライバ集積回路の回路図である。具体的には、出力端子に出力する信号の順序を反転させる機能を追加したゲートドライバ集積回路60の回路図である。
【0242】
ゲートドライバ集積回路60は、2つのゲート信号線駆動部62Aおよび62Bを有する。ゲート信号線駆動部62Aは、シフトレジスタ部66Aと電圧出力部68Aとを有する。ゲート信号線駆動部62Bは、ゲート信号線駆動部62Aと同一の回路構成である。また電圧出力部68Aは、ゲートドライバ集積回路30の電圧出力部38Aと同一の回路構成である。そのため以下では、シフトレジスタ部66Aについて詳細に説明する。
【0243】
シフトレジスタ部66Aは、64個のDフリップフロップ72と、Dフリップフロップ72の入力のそれぞれに設けられたセレクタ73と、Dフリップフロップ72の出力のそれぞれに設けられた64個のアンドゲート74とを有する。
【0244】
Dフリップフロップ72のクロック端子のそれぞれは、ゲートドライバ集積回路60のクロック入力端子CkAに接続されている。64個のDフリップフロップ72は、セレクタ73の選択によりシフトレジスタのシフト方向が反転するように、セレクタ73を介してカスケード接続されている。シフトレジスタ部66Aのデータ入出力端子Din/outAおよびDout/inAは、それぞれ、対応するセレクタ70、71により入出力が切り替えられる。
【0245】
アンドゲート74それぞれの入力端子の一方は、対応するDフリップフロップ72の出力端子に接続され、他方は、ゲートドライバ集積回路60のイネーブル入力端子EneAに接続されている。
【0246】
シフトレジスタ部66Aは、セレクタ70、71および73の制御端子u/dAがハイレベルであれば、データ入出力端子Din/outAに入力されたデジタル信号をクロック毎に順方向に順次シフトして、それぞれのDフリップフロップ42の出力端子から出力する。また、制御端子u/dAがローレベルであれば、データ入出力端子Din/outAに入力されたデジタル信号をクロック毎に逆方向に順次シフトして、それぞれのDフリップフロップ42の出力端子から出力する。
【0247】
このとき、イネーブル入力端子EneAがハイレベルであれば、Dフリップフロップ72の出力をアンドゲート74のそれぞれから出力する。またイネーブル入力端子EneAがローレベルであれば、Dフリップフロップ72の出力にかかわらず、すべてのアンドゲート74からローレベルを出力する。
【0248】
以上のように構成することにより、ゲート信号線駆動部62Aの出力端子OutA1〜OutA64に出力する信号の順序を反転させる機能を追加することができる。
【0249】
なお、本実施の形態においては、説明を簡素化するために、両側駆動かつゲート電圧3値駆動を行うゲート信号線22(j)と、片側駆動かつゲート電圧2値駆動を行うゲート信号線23(j)とをそれぞれ1本ずつ有する画素回路12(i、j)を行列状に複数配置した画像表示パネル11を例に説明した。しかしながら、一般に画素回路のゲート信号線の数は上記に限定されるものではなく、画素回路の構成に応じて、両側駆動を行うゲート信号線および片側駆動を行うゲート信号線の数が最適に設定され、かつゲート電圧3値駆動を行うゲート信号線およびゲート電圧2値駆動を行うゲート信号線の数が最適に設定される。
【0250】
(実施の形態2)
次に、両側駆動かつゲート電圧3値駆動を行うゲート信号線を1本、片側駆動かつゲート電圧2値駆動を行うゲート信号線を3本備えた画素回路を複数配置した画像表示パネル111を用いた画像表示装置の例について説明する。
【0251】
なお、以下では説明のために、画像表示パネル111の行方向の画素数をn=256と仮定する。また、1つのゲートドライバ集積回路は64画素分の出力を有するゲート信号線駆動部が4回路分集積されていると仮定する。しかし本発明は、画像表示パネル111の行方向の画素数、およびゲート駆動回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。
【0252】
図44は、実施の形態2に係る画像表示装置の画素回路の回路図である。本実施の形態における画素回路112(i、j)は、EL素子D120と、駆動用トランジスタQ120と、コンデンサC120と、スイッチとして動作するトランジスタQ122、Q123、Q124およびQ125とを備えている。
【0253】
駆動用トランジスタQ120は、画像信号電圧Vsg(j)に応じた電流をEL素子D120に流す。コンデンサC120は、画像信号電圧Vsg(j)を保持する。トランジスタQ122は、画像信号電圧Vsg(j)をコンデンサC120に書込むためのスイッチである。トランジスタQ123は、EL素子D120に電流を供給して発光させるスイッチである。また、トランジスタQ124は、駆動用トランジスタQ120のソースに電圧Viniを印加するスイッチであり、トランジスタQ125は、駆動用トランジスタQ120のゲートに電圧Vrefを印加するスイッチである。
【0254】
画素回路112(i、j)の高圧側のアノード電源線128には電源回路から電圧Vddが供給され、低圧側のカソード電源線129には電源回路から電圧Vssが供給される。そして、トランジスタQ123のドレインは高圧側のアノード電源線128に接続され、トランジスタQ123のソースは駆動用トランジスタQ120のドレインに接続されている。駆動用トランジスタQ120のソースはEL素子D120のアノードに接続され、EL素子D120のカソードは低圧側のカソード電源線129に接続されている。
【0255】
駆動用トランジスタQ120のゲートとソースとの間には、コンデンサC120が接続されている。トランジスタQ124のドレイン(またはソース)は駆動用トランジスタQ120のソースに接続され、トランジスタQ124のソース(またはドレイン)は電圧Viniの電源線に接続されている。トランジスタQ125のドレイン(またはソース)は駆動用トランジスタQ120のゲートに接続され、トランジスタQ125のソース(またはドレイン)は電圧Vrefの電源線に接続されている。
【0256】
トランジスタQ122のソース(またはドレイン)は画像信号電圧Vsg(j)を供給するソース信号線121(j)に接続され、トランジスタQ122のドレイン(またはソース)は駆動用トランジスタQ120のゲート端子と接続されている。
【0257】
また、トランジスタQ122のゲートはゲート信号線122(i)に接続され、トランジスタQ123のゲートはゲート信号線123(i)に接続され、トランジスタQ124のゲートはゲート信号線124(i)に接続され、トランジスタQ125のゲートはゲート信号線125(i)に接続されている。
【0258】
ここで、ゲート信号線122(i)は、画像表示パネル111の左辺から引き出されて第1のゲート駆動回路114に接続されるとともに、画像表示パネル111の右辺からも引き出されて第2のゲート駆動回路115に接続されている。また、ゲート信号線123(i)、124(i)および125(i)は、画像表示パネル111の左辺から引き出されて第1のゲート駆動回路114に接続されている。
【0259】
このように本実施の形態においては、ゲート信号線122(i)は、両側駆動する第1のゲート信号線であり、ゲート信号線123(i)、124(i)および125(i)は、それぞれ片側駆動する第2のゲート信号線である。
【0260】
なお本実施の形態においては、駆動用トランジスタQ120、トランジスタQ122、Q123、Q124およびQ125は、全てNチャンネル薄膜トランジスタであるとして説明したが、本発明はこれに限定されるものではない。
【0261】
次に画素回路112(i、j)の動作について説明する。
【0262】
図45は、実施の形態2に係る画像表示装置の画素回路の動作を説明するためのタイミングチャートである。具体的には、ラインiの画素回路112(i、1)〜112(i、m)に対するタイミングチャートである。
【0263】
画素回路112(i、j)のそれぞれは、1フィールド期間を、初期化期間Tiと検出期間Toと書込期間Twと表示期間Tdとを含む複数の期間に分割する。そして、初期化期間TiではコンデンサC120の端子間電圧を初期化し、検出期間Toでは駆動用トランジスタQ120のオフセット電圧Vosを検出し、書込期間Twでは画素回路112(i、j)で表示すべき画像信号電圧Vsg(j)の書込み動作を行い、表示期間Tdでは書込んだ画像信号電圧Vsg(j)に基づきEL素子D120を発光させる。
【0264】
(初期化期間Ti)
初期化を行うには、制御信号CNT124(i)を電圧V124onとしてトランジスタQ124をオン状態とし、制御信号CNT125を電圧V125onとしてトランジスタQ125をオン状態とする。また書込制御信号CNT122(i)を電圧V122offとしてトランジスタQ122をオフ状態とし、表示制御信号CNT123を電圧V123offとしてトランジスタQ123をオフ状態とする。すると駆動用トランジスタQ120のソースに電圧Viniが印加され、駆動用トランジスタQ120のゲートに電圧Vrefが印加される。こうしてコンデンサC120の端子間電圧が電圧(Vref−Vini)に設定される。ここで電圧Viniは電圧Vss以下の電圧に設定されているので、EL素子D120が発光することはない。
【0265】
その後、制御信号CNT124を電圧V124offとしてトランジスタQ124をオフ状態とする。
【0266】
(検出期間To)
次に、表示制御信号CNT123(i)を電圧V123onとしてトランジスタQ123をオン状態とする。すると、駆動用トランジスタQ120のゲート−ソース間にはコンデンサC120の電圧(Vref−Vini)が印加されているので、高圧側のアノード電源線128から、トランジスタQ123および駆動用トランジスタQ120を介して電流が流れ始め、コンデンサC120の電荷が放電し始める。そして、コンデンサC120の端子間電圧が駆動用トランジスタQ120のオフセット電圧Vosになり、電流が停止する。このときEL素子D120のアノードは電圧(Vref−Vos)まで上昇する。しかし、この電圧(Vref−Vos)は、EL素子D120に電流が流れ始めるときのアノード・カソード間電圧よりも低いので、EL素子D120が発光することはない。なお、EL素子D120に電流が流れないときは、EL素子D120はアノード・カソード間に大きな容量をもつコンデンサとして動作する。
【0267】
その後、制御信号CNT125を電圧V125offとしてトランジスタQ125をオフ状態とし、表示制御信号CNT123を電圧V123offとしてトランジスタQ123をオフ状態とする。
【0268】
(書込期間Tw)
書込み動作を行うには、トランジスタQ123、トランジスタQ124およびトランジスタQ125をオフ状態としたまま、書込制御信号CNT122(i)を電圧V122onにしてトランジスタQ122をオン状態とする。すると、駆動用トランジスタQ120のゲートが画像信号電圧Vsg(j)となる。このとき、EL素子D120がコンデンサC120に比較して十分大きな容量を持つコンデンサとして動作するので、EL素子D120のアノードは電圧(Vref−Vos)に保たれる。そのため、コンデンサC120の端子間は、電圧(Vsg(j)−(Vref−Vos))、すなわち電圧((Vsg(j)+Vos)−(Vref)に充電される。
【0269】
書込み動作の終了後、書込制御信号CNT122(i)を電圧V122offにしてトランジスタQ122をオフ状態とする。
【0270】
本実施の形態においても、トランジスタQ122をオン状態からオフ状態に切換える書込制御信号CNT122(i)の立下りに、振幅が電圧(V122on−V122off)の絶対値を超えるように、オーバードライブ電圧V122ovdを所定の時間印加する。その後、電圧V122offを印加して、トランジスタQ122をオフ状態に保持する。
【0271】
(表示期間Td)
トランジスタQ122、Q124およびQ125をそれぞれオフ状態としたまま、表示制御信号CNT123(i)を電圧V123onにしてトランジスタQ123をオン状態とする。すると、ゲート・ソース間の電圧(Vsg(j)+Vos)に応じた電流がEL素子D120に流れる。
【0272】
ここで、電圧Vosは駆動用トランジスタQ120のオフセット電圧Vosである。したがってEL素子D120に流れる電流は駆動用トランジスタQ120のゲート・ソース間の電圧(Vsg(j)+Vos)からオフセット電圧Vosを差し引いた電圧Vsg(j)に依存する。こうして、表示期間Tdでは、書込期間Twで書込んだ画像信号電圧Vsg(j)に依存した輝度でEL素子D120を発光させる。一般に駆動用トランジスタQ120のオフセット電圧Vosは大きなばらつきを有するが、本実施の形態においては、オフセット電圧Vosのばらつきの影響を抑えつつ画像を表示することができる。
【0273】
なお、本実施の形態においては、初期化期間Tiおよび検出期間Toを、それぞれ1水平帰線期間に設定し、さらに動作を安定させるために、初期化期間Tiと検出期間Toとの間も1水平帰線期間に設定している。また、画像表示装置110の輝度を向上させるために、本実施の形態においては、初期化期間Tiと検出期間Toと書込期間Twとを除く1フィールド期間のほとんどの期間を表示期間Tdとしている。また、書込期間Twの時間は、実施の形態1と同様に、3.5μsである。
【0274】
次に本実施の形態における画像表示装置110の動作について説明する。
【0275】
図46は、実施の形態2に係る画像表示装置のゲートドライバ集積回路の回路図である。本実施の形態に係るゲートドライバ集積回路130は、4つのゲート信号線駆動部132A、132B、132Cおよび132Dを有する。ゲート信号線駆動部132A、132B、132Cおよび132Dのそれぞれは、実施の形態1におけるゲートドライバ集積回路30のゲート信号線駆動部32Aと同じ構成である。
【0276】
ゲート信号線駆動部132Aは、ゲートドライバ集積回路130のクロック入力端子CkAとデータ入力端子DinAとイネーブル入力端子EneAとデータ出力端子DoutAと電源端子VonAと電源端子VoffAと電源端子VovdAと出力端子OutAi(1≦i≦64)とに接続されている。
【0277】
同様に、ゲート信号線駆動部132Bは、ゲートドライバ集積回路130のクロック入力端子CkBとデータ入力端子DinBとイネーブル入力端子EneBとデータ出力端子DoutBと電源端子VonBと電源端子VoffBと電源端子VovdBと出力端子OutBiとに接続され、ゲート信号線駆動部132Cは、ゲートドライバ集積回路130のクロック入力端子CkCとデータ入力端子DinCとイネーブル入力端子EneCとデータ出力端子DoutCと電源端子VonCと電源端子VoffCと電源端子VovdCと出力端子OutCiとに接続され、ゲート信号線駆動部132Dは、ゲートドライバ集積回路130のクロック入力端子CkDとデータ入力端子DinDとイネーブル入力端子EneDとデータ出力端子DoutDと電源端子VonDと電源端子VoffDと電源端子VovdDと出力端子OutDiとに接続されている。
【0278】
ゲートドライバ集積回路130のデータ出力端子は、OutA1、OutB1、OutC1、OutD1、OutA2、OutB2、OutC2、OutD2、・・・・・・・・・・、OutA64、OutB64、OutC64、OutD64の順に配列されている。
【0279】
図47は、実施の形態2に係る画像表示装置のゲート駆動回路の構成図である。なお、
図47では、電源端子VonA、電源端子VoffA、電源端子VovdA、電源端子VonB、電源端子VoffB、電源端子VovdB、電源端子VonC、電源端子VoffC、電源端子VovdC、電源端子VonD、電源端子VoffDおよび電源端子VovdDを省略した。
【0280】
第1のゲート駆動回路114は、4つのゲートドライバ集積回路130(1)〜130(4)で構成され、第2のゲート駆動回路115は、1つのゲートドライバ集積回路130(5)で構成されている。ここで、ゲートドライバ集積回路130(1)〜130(5)のそれぞれは、
図46に示されたゲートドライバ集積回路130と同一の回路構成である。
【0281】
画像表示パネル111の左側に引き出されたゲート信号線には第1のゲート駆動回路114に搭載されているゲートドライバ集積回路130(1)〜130(4)の出力端子が接続されている。
【0282】
本実施の形態においては、ゲート信号線122(1)〜122(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(1)〜123(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(1)〜124(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(1)〜125(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0283】
また、ゲート信号線122(65)〜122(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(65)〜123(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(65)〜124(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(65)〜125(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0284】
また、ゲート信号線122(129)〜122(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(129)〜123(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(129)〜124(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(129)〜125(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0285】
また、ゲート信号線122(193)〜122(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(193)〜123(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(193)〜124(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(193)〜125(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0286】
ゲートドライバ集積回路130(1)のクロック入力端子CkA、CkB、CkCおよびCkDと、ゲートドライバ集積回路130(2)のクロック入力端子CkA、CkB、CkCおよびCkDと、ゲートドライバ集積回路130(3)のクロック入力端子CkA、CkB、CkCおよびCkDと、ゲートドライバ集積回路130(4)のクロック入力端子CkA、CkB、CkCおよびCkDとは互いに接続されて、第1のクロックCK1が入力される。
【0287】
また、ゲートドライバ集積回路130(1)のイネーブル入力端子EneA、EneB、EneCおよびEneDと、ゲートドライバ集積回路130(2)のイネーブル入力端子EneA、EneB、EneCおよびEneDと、ゲートドライバ集積回路130(3)のイネーブル入力端子EneA、EneB、EneCおよびEneDと、ゲートドライバ集積回路130(4)のイネーブル入力端子EneA、EneB、EneCおよびEneDとは互いに接続されて、イネーブル信号EN1が入力される。
【0288】
ゲートドライバ集積回路130(1)のデータ出力端子DoutA、DoutB、DoutCおよびDoutDのそれぞれには、ゲートドライバ集積回路130(2)のデータ入力端子DinA、DinB、DinCおよびDinDの対応する端子が接続され、ゲートドライバ集積回路130(2)のデータ出力端子DoutA、DoutB、DoutCおよびDoutDのそれぞれには、ゲートドライバ集積回路130(3)のデータ入力端子DinA、DinB、DinCおよびDinDの対応する端子が接続され、ゲートドライバ集積回路130(3)のデータ出力端子DoutA、DoutB、DoutCおよびDoutDのそれぞれには、ゲートドライバ集積回路130(4)のデータ入力端子DinA、DinB、DinCおよびDinDの対応する端子が接続されている。
【0289】
こうして、ゲートドライバ集積回路130(1)〜130(4)が、カスケード接続されている。
【0290】
そして、ゲートドライバ集積回路130(1)のデータ入力端子DinAには信号DI1が入力され、ゲートドライバ集積回路130(1)のデータ入力端子DinBには信号DI2が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinCには信号DI3が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinDには信号DI4が入力される。
【0291】
なお、
図47では省略したが、ゲートドライバ集積回路130(1)〜130(4)の電源端子VonAは互いに接続されて電圧V122onが印加され、同電源端子VoffAは互いに接続されて電圧V122offが印加され、同電源端子VovdAは互いに接続されて電圧V122ovdが印加される。
【0292】
また、同電源端子VonBは互いに接続されて電圧V123onが印加され、同電源端子VoffBおよび電源端子VovdBは互いに接続されて電圧V123offが印加され、同電源端子VonCは互いに接続されて電圧V124onが印加され、同電源端子VoffCおよび電源端子VovdCは互いに接続されて電圧V124offが印加され、同電源端子VonDは互いに接続されて電圧V125onが印加され、同電源端子VoffDおよび電源端子VovdDは互いに接続されて電圧V125offが印加される。
【0293】
一方、画像表示パネル111の右側に引き出されたゲート信号線122(1)〜122(256)は、第2のゲート駆動回路115に搭載されているゲートドライバ集積回路130(5)に接続されている。
【0294】
本実施の形態においては、ゲート信号線122(1)〜122(256)のうち、(4の倍数+1)番目のゲート信号線122(1)にはゲートドライバ集積回路130(5)の出力端子OutA1が接続され、ゲート信号線122(5)にはゲートドライバ集積回路130(5)の出力端子OutA2が接続され、ゲート信号線122(9)にはゲートドライバ集積回路130(5)の出力端子OutA3が接続され、・・・、ゲート信号線122(253)にはゲートドライバ集積回路130(5)の出力端子OutA64が接続されている。
【0295】
また、(4の倍数+2)番目のゲート信号線122(2)にはゲートドライバ集積回路130(5)の出力端子OutB1が接続され、ゲート信号線122(6)にはゲートドライバ集積回路130(5)の出力端子OutB2が接続され、ゲート信号線22(10)にはゲートドライバ集積回路130(5)の出力端子OutB3が接続され、・・・、ゲート信号線122(254)にはゲートドライバ集積回路130(5)の出力端子OutB64が接続されている。
【0296】
また、(4の倍数+3)番目のゲート信号線122(3)にはゲートドライバ集積回路130(5)の出力端子OutC1が接続され、ゲート信号線122(7)にはゲートドライバ集積回路130(5)の出力端子OutC2が接続され、ゲート信号線22(11)にはゲートドライバ集積回路130(5)の出力端子OutC3が接続され、・・・、ゲート信号線122(255)にはゲートドライバ集積回路130(5)の出力端子OutC64が接続されている。
【0297】
また、(4の倍数)番目のゲート信号線122(4)にはゲートドライバ集積回路130(5)の出力端子OutD1が接続され、ゲート信号線122(8)にはゲートドライバ集積回路130(5)の出力端子OutD2が接続され、ゲート信号線22(12)にはゲートドライバ集積回路130(5)の出力端子OutD3が接続され、・・・、ゲート信号線122(256)にはゲートドライバ集積回路130(5)の出力端子OutD64が接続されている。
【0298】
ゲートドライバ集積回路130(5)のクロック入力端子CkA、CkB、CkCおよびCkDは、互いに接続されて第2のクロックCK2が入力される。またゲートドライバ集積回路130(5)のイネーブル入力端子EneAにイネーブル信号EN2が入力され、イネーブル入力端子EneBにイネーブル信号EN3が入力され、イネーブル入力端子EneCにイネーブル信号EN4が入力され、イネーブル入力端子EneDにイネーブル信号EN5が入力される。そしてゲートドライバ集積回路130(5)のデータ入力端子DinA、DinB、DinCおよびDinDは、互いに接続されて、書込制御信号122(1)〜122(256)を発生させるための信号DI5が入力される。
【0299】
さらに、
図47では省略したが、ゲートドライバ集積回路130(5)の電源端子VonA、VonB、VonCおよびVonDは、互いに接続されて電圧V122onが印加され、電源端子VoffA、VoffB、VoffCおよびVoffDは、互いに接続されて電圧V122offが印加され、電源端子VovdA、VovdB、VovdCおよびVovdDは、互いに接続されて電圧V122ovdが印加される。
【0300】
次に、第1のゲート駆動回路114および第2のゲート駆動回路115の動作について説明する。
【0301】
第1のゲート駆動回路114のゲートドライバ集積回路130(1)〜130(4)のクロック入力端子CkA、CkB、CkCおよびCkDには周期が3.5μsの第1のクロックCK1が入力され、イネーブル入力端子EneAはハイレベルに固定される。
【0302】
ゲートドライバ集積回路130(1)のデータ入力端子DinAには書込制御信号CNT122(1)〜CNT122(256)を発生させるための信号DI1が入力され、ゲートドライバ集積回路130(1)のデータ入力端子DinBには表示制御信号CNT123(1)〜CNT123(256)を発生させるための信号DI2が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinCには制御信号CNT124(1)〜CNT124(256)を発生させるための信号DI3が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinDには制御信号CNT125(1)〜CNT125(256)を発生させるための信号DI4が入力される。
【0303】
そして、ゲートドライバ集積回路130(1)〜130(4)のクロック端子にクロックCK1が入力する毎に信号DI1、DI2、DI3、DI4をそれぞれシフトして、対応する制御信号を出力する。こうしてゲートドライバ集積回路30(1))〜130(4)の出力端子OutA1〜OutA64からは第1の制御信号である書込制御信号CNT22(1)〜CNT122(256)が出力され、出力端子OutB1〜OutB64からは表示制御信号CNT23(1)〜CNT123(256)が出力され、出力端子OutC1〜OutC64からは制御信号CNT124(1)〜CNT124(256)が出力され、出力端子OutD1〜OutD64からは制御信号CNT125(1)〜CNT125(256)が出力される。
【0304】
図48は、実施の形態2に係る画像表示装置の第2のゲート駆動回路の動作を示すタイミングチャートである。
【0305】
ゲートドライバ集積回路130(5)のクロック入力端子CkA、CkB、CkCおよびCkDには、周期がクロックCK1の4倍である14μsの第2のクロックCK2が入力される。ゲートドライバ集積回路130(5)のデータ入力端子DinA、DinB、DinCおよびDinDには、書込制御信号CNT122(1)〜CNT122(256)を発生させるための信号DI5が入力される。
【0306】
イネーブル入力端子EneAには、周期がクロックCK2と等しくデューティーが1/4であり立ち上がりのタイミングがクロックCK2と等しいイネーブル信号EN2が入力される。イネーブル入力端子EneBにはイネーブル信号EN2を90°遅延した形状のイネーブル信号EN3が入力され、イネーブル入力端子EneCにはイネーブル信号EN3をさらに90°遅延した形状のイネーブル信号EN4が入力され、イネーブル入力端子EneDにはイネーブル信号EN4をさらに90°遅延した形状のイネーブル信号EN4が入力される。
【0307】
ゲートドライバ集積回路130(5)は、クロックCK2が入力する毎に信号DI5をシフトする。そしてイネーブル信号EN2との論理積をとって、第2の書込制御信号CNT22(1)、CNT22(5)、・・・、CNT22(253)が出力される。また、イネーブル信号EN3との論理積をとって第2の書込制御信号CNT22(2)、CNT22(6)、・・・、CNT22(254)が出力され、イネーブル信号EN4との論理積をとって第2の書込制御信号CNT22(3)、CNT22(7)、・・・、CNT22(255)が出力され、イネーブル信号EN5との論理積をとって第2の書込制御信号CNT22(4)、CNT22(8)、・・・、CNT22(256)が出力される。
【0308】
このように、実施の形態2においても、第1のゲート駆動回路114は、ゲートドライバ集積回路130(1)〜130(4)をカスケード接続することにより、画像表示パネルに含まれる画素回路行の数と少なくとも同じ数の長さを有する第1のシフトレジスタ部(すなわち、カスケード接続されたゲートドライバ集積回路30(1)〜130(4)のシフトレジスタ部136A)と、第1のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに前記制御信号の立ち上がりおよび立下りの少なくとも一方に前記振幅を越えるオーバードライブ電圧を所定の時間印加できる第1の電圧出力部とを備え、かつ第1のクロックCK1を用いて第1のシフトレジスタ部と第1の電圧出力部とで作成された第1の制御信号(書込制御信号CNT122(i))を画素回路行の一方から第1のゲート信号線(ゲート信号線122(i))のそれぞれに供給する。
【0309】
また、第2のゲート駆動回路115は、画像表示パネルに含まれる画素回路行の数の少なくとも1/N(本実施の形態においては、N=4)の長さを有する第2のシフトレジスタ部と、第2のシフトレジスタ部の出力のそれぞれを所定の電圧と振幅を有する制御信号に変換するとともに制御信号の立ち上がりおよび立下りの少なくとも一方に振幅を越えるオーバードライブ電圧を所定の時間印加できる第2の電圧出力部とをN個(すなわち、ゲートドライバ集積回路130(5)のシフトレジスタ部136A、136B、136C、136D)ずつ備え、かつ第1のクロックCK1のN倍の周期を持つ第2のクロックCK2を用いて第2のシフトレジスタ部と第2の電圧出力部とのそれぞれで作成した第1の制御信号(書込制御信号CNT122(i))を画素回路行の他方から第1のゲート信号線(ゲート信号線122(i))のそれぞれに供給する。
【0310】
以上のように、1つの画素回路についてM種類のゲート信号線が形成されており、そのうち、S種類のゲート信号線で両側駆動を行い、(M−S)種類のゲート信号線で片側駆動を行う場合、(第1のゲート駆動回路で用いるゲートドライバ集積回路の個数):(第1のゲート駆動回路で用いるゲートドライバ集積回路の個数)=M:Sを満足させるように設計することができる。
【0311】
なお、実施の形態2において、ゲート信号線124(i)は、両側駆動かつゲート電圧3値駆動を行い、他のゲート信号線123(i)、124(i)および125(i)は、片側駆動かつゲート電圧2値駆動を実施するとしたが、本発明はこれに、限定されるものではない。例えば、両側駆動を行うゲート信号線でゲート電圧2値駆動を行ってもよく、片側駆動を行うゲート信号線でゲート電圧3値駆動を行ってもよい。
【0312】
(その他)
また、実施の形態1および2において示した画素回路の構成、電圧および時間等の各数値は一例を示したものであり、画素回路の構成や各数値はEL素子の特性や画像表示装置の仕様等により適宜最適に設定することが望ましい。
【0313】
また、
図2に示されたトランジスタQ22、
図44に示されたQ122およびQ124、
図40に示されたQ22、ならびに、
図12に示されたQ22のトランジスタに対して、マルチゲート(ディアルゲート以上)を用いることにより、また、LDD構造と組み合わせることにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。
【0314】
特に、画素回路に映像信号を印加するトランジスタ(たとえば、
図12のトランジスタQ22)は、マルチゲート(ディアルゲート以上)を用いることが好ましい。また、画素回路に映像信号を印加するトランジスタが接続されたゲート信号線は、両側駆動を実施することが好ましい。また、画素回路に映像信号を印加するトランジスタが接続されたゲート信号線はゲート電圧3値駆動を実施することが好ましい。
【0315】
上記実施の形態の各々の図で述べた内容(一部でもよい)を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。
【0316】
そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
【0317】
図49は、実施の形態に係る画像表示装置を用いたディスプレイの概観図である。同図に示されたディスプレイは、支柱492と、保持台493と、本開示の画像表示装置(画像表示パネル)491とを含む。
図49に示すディスプレイは、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能を有する。なお、
図49に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
【0318】
図50は、実施の形態に係る画像表示装置を用いたカメラの概観図である。同図に示されたカメラは、シャッター501と、ビューファインダ502と、カーソル503と、本開示の画像表示装置(画像表示パネル)491とを含む。
図50に示すカメラは、静止画および動画を撮影する機能を有する。なお、
図50示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【0319】
図51は、実施の形態に係る画像表示装置を用いたコンピュータの概観図である。同図に示されたコンピュータは、キーボード511と、タッチパッド512と、本開示の画像表示装置(画像表示パネル)491とを含む。
図51に示すコンピュータは、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能を有する。なお、
図51に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【0320】
以上の実施の形態は、他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
【0321】
図49〜
図51に示された情報機器などに、上記実施の形態で説明した画像表示装置(画像表示パネル)もしくは駆動方式を用いて構成とすることで、当該情報機器を高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。
【0322】
なお、上記実施の形態において、画像表示装置として説明をした。しかし、本明細書に記載した技術的思想は、画像表示装置だけでなく、他の表示装置にも適用できることは言うまでもない。
【0323】
本実施の形態に係る画像表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。
【0324】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【0325】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【0326】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。