特許 6248392 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6248392

(24)【登録日】2017年12月1日

(45)【発行日】2017年12月20日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20171211BHJP

   H01L 29/06 20060101ALI20171211BHJP

【ＦＩ】

   H01L29/78 652N

   H01L29/78 652P

   H01L29/78 652Q

   H01L29/78 653A

   H01L29/06 301F

   H01L29/06 301G

   H01L29/06 301V

【請求項の数】7

【全頁数】19

(21)【出願番号】特願2013-6170(P2013-6170)

(22)【出願日】2013年1月17日

(65)【公開番号】特開2014-138090(P2014-138090A)

(43)【公開日】2014年7月28日

【審査請求日】2015年10月14日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】島藤 貴行

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開昭６３−１４８６５９（ＪＰ，Ａ）

【文献】 特開２００４−１５８８４４（ＪＰ，Ａ）

【文献】 特開昭５２−１５６５５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８６−９６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

素子活性部と前記素子活性部の外周に素子周縁部を備えた半導体装置であって、
前記素子活性部は、
半導体基板の第１主面側の第１導電型の半導体層に形成された第２導電型のベース領域と、
前記ベース領域に形成された第１導電型のソース領域と、
前記半導体層と前記ソース領域との間の前記ベース領域の前記半導体基板の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され前記ベース領域、及び前記ソース領域と接続されたソース電極と、
前記層間絶縁膜上に前記ソース電極を囲むように形成され前記ゲート電極と電気的に接続された環状のゲート金属配線とを備え、
前記素子周縁部は、
前記半導体層に離間して形成された第２導電型の少なくとも２つ以上のガードリングと、
前記半導体基板の前記第１主面上に形成された絶縁膜と、
前記絶縁膜上に形成された前記層間絶縁膜と、
前記層間絶縁膜上に前記素子活性部を囲むように形成され前記ガードリングと電気的に接続された少なくとも１つ以上の環状のフィールドプレート電極と、
前記半導体基板の第１主面側の上面を覆い、前記ゲート金属配線を部分的に露出する第１開口部、および前記ソース電極を部分的に露出する第２開口部を備え、前記層間絶縁膜に接する有機保護膜と、
前記ソース電極の開口端から前記ゲート金属配線の前記素子周縁部側端部に亘って、前記ソース電極と前記有機保護膜との間、前記層間絶縁膜と前記有機保護膜との間および前記ゲート金属配線と前記有機保護膜との間に連続して形成された第１無機保護膜と、
を備えることを特徴とした半導体装置。

【請求項2】

前記第１無機保護膜は、前記ゲート金属配線の前記素子周縁部側の側面に形成された前記第１無機保護膜より外周には形成されていないことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１無機保護膜は、前記ゲート金属配線の前記素子周縁部側の側面に形成された前記第１無機保護膜と前記素子周縁部の最外周の前記フィールドプレート電極の側面との間には形成されておらず、
前記素子周縁部の最外周には、
前記半導体層の表面層に形成された第２導電型領域と、
前記層間絶縁膜上に形成され前記半導体層、又は前記第２導電型領域と電気的に接続された環状のチャネルストッパー電極とを備え、
前記チャネルストッパー電極と前記有機保護膜との間に第２無機保護膜を備えることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記第１開口部には前記ゲート金属配線を部分的に露出したゲート電極パッドを備え、
前記第２開口部には前記ソース電極を部分的に露出したソース電極パッドを備えることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記第１無機保護膜は、酸化シリコン膜、又は窒化シリコン膜とすることを特徴とする請求項１に記載の半導体装置。

【請求項6】

前記有機保護膜は、ポリベンゾオキサゾール、又はポリイミドとすることを特徴とする請求項１乃至請求項４いずれか１つに記載の半導体装置。

【請求項7】

前記ゲート金属配線は、アルミニウムを含む合金であることを特徴とする請求項１乃至請求項４いずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、素子活性部と素子周縁部を備えた半導体装置の保護膜に関する。

【背景技術】

【0002】

従来技術では図１４のように、半導体基板１００上面に形成された金属材料からなるゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、フィールドプレート電極１２上に無機保護膜１０として酸化シリコン膜、又は窒化シリコン膜のような無機絶縁膜が形成されている。さらにその上面には有機保護膜としてポリベンゾオキサゾール、又はポリイミドのような有機絶縁膜が形成されている。

【0003】

半導体装置の特性の安定化を図るとともに耐圧を向上させるため、エミッタ電極とゲート電極を跨ぐように第１の絶縁層が形成され、第１絶縁層の上面と側面に第２絶縁層が形成されている。ゲート電極は第１の絶縁層に部分的に覆われている。（例えば、特許文献１参照）。

【0004】

また、外部電荷の影響を小さくするために半導体素子の終端領域のガードリング電極とソース電極が窒化シリコン又はポリイミド等の保護膜で覆われている（例えば、特許文献２参照）。

【0005】

さらに外部電荷の影響を小さくして、素子周縁部を高耐圧化するために、半導体素子の終端領域のフィールドプレート電極が分離用酸化膜又は層間絶縁膜で覆われている（例えば、特許文献３参照）。

【0006】

導電層上にパッシベーション層として無機材料と有機材料からなる誘電層を複数重ねることで、パッシベーション層を開口するためのドライエッチング工程の時間短縮や、窒化シリコン層に加わる機械的応力を緩和している（例えば、特許文献４参照）。

【0007】

また、パッシベーション膜としてシリコン窒化膜上にポリイミド膜を形成し、パッシベーション膜の開口部にある露出した金属配線部の腐食を防ぎ、ポリイミドとモールド樹脂の密着性を向上させるため、ポリイミド膜表面にアッシングを行っている（例えば、特許文献５参照）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１０−１６１２４０号公報

【特許文献2】特開２００８−２２７２３６号公報

【特許文献3】特開２０１１−２０４７１０号公報

【特許文献4】特開２００１−２３０５０５号公報

【特許文献5】特開平８−２９３４９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

図１４に示す従来技術の保護膜は、半導体基板１００表面上に無機保護膜、さらにその上に有機保護膜を形成した２層構造であり、半導体装置の素子周縁部Ｙの表面に異物、又はモールド樹脂中のフィラーによるフィラーアタックからの保護に加え、モールド樹脂中のイオン、及び外部からの水分の侵入を防ぐため、保護膜を形成している。この保護膜は素子周縁部Ｙの電界分布を保持し、耐圧劣化を防止する役割をしている。

【0010】

しかしながら、組立工程において半導体装置に加えられる応力により素子周縁部Ｙの無機保護膜にクラックが発生する場合がある。
素子周縁部Ｙの無機保護膜にクラックが発生した場合、ＴＨＢ試験（Ｔｅｍｐｅｒａｔｕｒｅ，Ｈｕｍｉｄｉｔｙ，Ｂｉａｓ Ｔｅｓｔ）のような高温、高湿雰囲気中での信頼性試験でクラック発生箇所に局所的に電界が集中し、ドレイン電極とソース電極との間に局所的な耐圧低下が起こり、リーク不良が発生する。

【0011】

また、クラック発生の原因となる無機保護膜を形成せずに、有機保護膜のみを形成するとクラックの発生は防ぐことができるが、保護膜と金属配線との界面、及び保護膜との金属電極の界面にＴＨＢ試験のような高温、高湿雰囲気中での信頼性試験において水分やモールド樹脂中のイオンが侵入するため、ゲート電極とソース電極との間でリーク不良が発生する。また、ソース電極にグランド電圧が印加されドレイン電極にマイナスの電圧が印加されている場合は、ゲート電極とドレイン電極との間でリーク不良が発生する。

【0012】

本発明は、信頼性の高い半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

素子活性部Ｘの半導体基板１００の第１導電型のドリフト領域１５には、ｐベース領域１４、ｎ型ソース領域１６が形成され、素子活性部Ｘ側の半導体基板１００上面にはゲート絶縁膜４を介してゲート電極５が形成される。

【0014】

素子周縁部Ｙの半導体基板１００の第１導電型のドリフト領域１５には、少なくとも２つ以上のガードリング１１が形成され、最外周には環状にｐ表面領域１３が形成される。また、素子周縁部Ｙ側の半導体基板１００上面には、絶縁膜７が形成されている。

【0015】

さらに、素子活性部Ｘ、及び素子周縁部Ｙの上面には、層間絶縁膜６が形成され、素子活性部Ｘ側の層間絶縁膜６上面には、ｐベース領域１５とｎ型ソース領域１６に接続されたソース電極３３と、ソース電極３３を囲むように環状にゲート金属配線３１が形成され、ゲート金属配線３１はゲート電極５と接続されている。

【0016】

素子周縁部Ｙ側の層間絶縁膜６上面には、少なくとも１つ以上の環状のフィールドプレート電極１２と、環状のチャネルストッパー電極３２が形成され、フィールドプレート電極１２はガードリング１１と接続されている。また、チャネルストッパー電極３２はｐ型表面領域１３に接続されている。

【0017】

半導体基板１００の第１主面側の上面には開口部を備えた有機保護膜２が形成され、開口部はゲート金属配線３１を部分的に露出したゲート電極パッド４１部と、ソース電極３３を部分的に露出したソース電極パッド４２部となる。

【0018】

ソース電極３０と有機保護膜２との間、層間絶縁膜６と有機保護膜２との間、およびゲート金属配線３１と有機保護膜２との間には、連続して無機保護膜１が形成される。

【発明の効果】

【0019】

本発明では、信頼性の高い半導体装置を提供することができる。

【図面の簡単な説明】

【0020】

【図1】本発明実施の形態１を示す平面図でする。

【図2】本発明実施の形態１の図１のＡ−Ａ’断面図である。

【図3】本発明実施の形態１の図１のＢ−Ｂ’断面図である。

【図4】本発明実施の形態１の図１のＣ−Ｃ’断面図である。

【図5】本発明実施の形態２の図１のＡ−Ａ’断面図である。

【図6】本発明実施の形態２の図５のＤ部拡大図である。

【図7】本発明実施の形態３の図１のＡ−Ａ’断面図である。

【図8】本発明実施の形態４の図１のＡ−Ａ’断面図である。

【図9】本発明実施の形態５の図１のＡ−Ａ’断面図である。

【図10】本発明実施の形態６の図１のＡ−Ａ’断面図である。

【図11】本発明実施の形態７の図１のＡ−Ａ’断面図である。

【図12】本発明実施の形態８の図１のＡ−Ａ’断面図である。

【図13】本発明実施の形態９の図１のＡ−Ａ’断面図である。

【図14】従来技術の図１のＡ−Ａ’断面図である。

【発明を実施するための形態】

【0021】

以下、発明の実施の形態に基づいて説明する。
以下の実施の形態では、半導体装置として主にＭＯＳＦＥＴ（Ｍａｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｏｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）について説明するが、ＭＯＳＦＥＴに限定されるものではなく、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

【0022】

また、以下の実施の形態は組み合わせて実施しても良く、実施の形態に限定されない。
（実施の形態１）
図１、図２、図３、及び図４は、本発明の第１の実施の形態の構成図である。図1は本発明実施の形態１の平面図であり、有機保護膜２が形成されていない場合を示す。図２は有機保護膜２が形成された場合の図１のＡ−Ａ’断面図、図３は有機保護膜２が形成された場合の図１のＢ−Ｂ’断面図、図４は有機保護膜２が形成された場合の図１のＣ−Ｃ’断面図である。

【0023】

図１に示すように半導体装置１０１は、ソース電極３３の一部に形成されたソース電極パッド４２とソース電極３３を囲むように形成された環状のゲート金属配線３１の一部が張り出して形成されたゲート電極パッド４１があり、ソース電極パッド４２とゲート電極パッド４１はソース電極３３とゲート金属配線３１の表面が露出している。ゲート金属配線３１の外周の素子周縁部Ｙには、フィールドプレート電極１２とチャネルストッパー電極３２が環状に形成されている。

【0024】

図２に示すように、素子活性部Ｘの半導体基板１００の第１主面の第１導電型のドリフト領域１５には、ｐベース領域１４が形成され、ｐベース領域１４内に、ｎ型ソース領域１６が形成されている。ドリフト領域１５とｎ型ソース領域１６との間のｐベース領域１４の表面上にはゲート絶縁膜４を介してゲート電極５が形成されている。

【0025】

素子周縁部Ｙの半導体基板１００の第１主面の第１導電型のドリフト領域１５には、少なくとも２つ以上のガードリング１１が形成され、最外周にはｐ表面領域１３が形成される。また、素子周縁部Ｙ側の半導体基板１００の第１主面の上面には、絶縁膜７が形成されている。

【0026】

さらに、半導体基板１００の第１主面側の上面には、層間絶縁膜６が形成され、素子活性部Ｘ側の層間絶縁膜６上面には、ゲート金属配線３１とソース電極３３が形成され、図４に示すようにゲート金属配線３１はゲート電極５と接続され、ソース電極は図２に示すようにｐベース領域１４とｎ型ソース領域１６に接続されている。

【0027】

素子周縁部Ｙ側の層間絶縁膜６上面には、少なくとも１つ以上のフィールドプレート電極１２と、チャネルストッパー電極３２が形成され、フィールドプレート電極１２はガードリング１１と接続されている。また、チャネルストッパー電極３２はｐ型表面領域１３に接続されている。

【0028】

なお、チャネルストッパー電極３２とｐ型表面領域１３の接続箇所は、図１に示すＣ−Ｃ’断面の位置に限定されるものではなく、素子周縁部Ｙのいずれの箇所に設けても良い。

【0029】

また、ｐ型表面領域１３はｎ型としても良く、チャネルストッパー電極３２はドリフト領域１５と電気的に接続しても良い。
ゲート金属配線３１は、無機保護膜１が覆うように形成され、図２、図３に示すように、ゲート金属配線３１とソース電極３３の一部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。有機保護膜２が形成されず表面が露出したゲート金属配線３１とソース電極３３は、ゲート電極パッド４１とソース電極パッド４２となる。

【0030】

半導体基板１００の第２主面側には、ドレイン領域２１が形成され、ドレイン領域２２の上面には、ドレイン電極２２が形成されている。
ゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２は金属材料であり、導電性の良いＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕなどのアルミニウムを含む合金であることが望ましい。

【0031】

無機保護膜１は、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0032】

半導体基板１００の第１主面側の上面には半導体装置１０１を異物やモールド樹脂中のフィラーによるフィラーアタックから保護するために有機保護膜２が形成され、ポリベンゾオキサゾール、又はポリイミドであることが望ましい。

【0033】

絶縁膜７は、熱酸化によって形成された酸化シリコン膜である。層間絶縁膜６は、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によって形成されたＢＰＳＧ膜（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）で形成したがこれに限らず、シリコン酸化膜やシリコン窒化膜またはこれらの積層膜としてもよい。

【0034】

ゲート金属配線３１、ゲート電極パッド４１、ソース電極３３、ソース電極パッド４２、フィールドプレート電極１２、及びチャネルストッパー電極３２は、スパッタリングによって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチング、又はウエットエッチングを行い、ゲート金属配線３１、ゲート電極パッド４１、ソース電極３３、ソース電極パッド４２、フィールドプレート電極１２、及びチャネルストッパー電極３２以外の金属材料膜を除去し、レジストを除去する。

【0035】

無機保護膜１はＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ゲート金属配線３１の側面、及び上面以外の無機保護膜１を除去する。レジスト除去後、ＣＶＤ法により半導体基板１００の第１主面側の上面全体に有機保護膜２を形成する。

【0036】

ゲート金属配線３１の側面と上面が金属材料との密着性が良い無機保護膜１で覆うことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１との界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ソース電極４２にグランド電圧が印加されドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0037】

無機保護膜１はゲート金属配線３１の側面、及び上面にのみ形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。
（実施の形態２）
図５、及び図６は本件発明の第２の実施の形態の構成図である。図５は、図１のＡ−Ａ’断面図であり、図６は、図５のＤ部の拡大図である。

【0038】

第１の実施の形態と異なる点は、ソース電極３３と有機保護膜２との間に無機保護膜１ａをさらに備えている点である。他の構成は、第１の実施の形態と同様である。
図５に示すように、無機保護膜１ａはソース電極３３上面と側面に形成され、無機保護膜１ｂはゲート金属配線３１の上面と側面を覆うように形成される。ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド３１部とソース電極バッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0039】

なお、ソース電極パッド４２部の無機保護膜１ａと有機保護膜２の端部は、図６（ａ）に示すように無機保護膜１ａの端面を覆うように有機保護膜２が形成されているが、図６（ｂ）に示すように無機保護膜１ａと有機保護膜２の端面が同じ面になるように形成されても良い。また、ゲート電極パッド３１も同様に形成することができる。

【0040】

無機保護膜１ａ、１ｂは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0041】

無機保護膜１ａ、１ｂはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ゲート金属配線３１、及びソース電極３３の側面、及び上面以外の無機保護膜を除去することで形成する。

【0042】

ゲート金属配線３１の側面と上面が金属材料との密着性が良い無機保護膜１ｂで覆うことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１ｂとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ソース電極３３にグランド電圧が印加されドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0043】

ソース電極３３に金属材料と密着性の良い無機保護膜１ａを設けることで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ソース電極パッド４２からのモールド樹脂中のイオンや水分の浸入を抑制することができる。ソース電極３３と無機保護膜１ａの界面からのモールド樹脂中のイオンや水分の浸入を防ぐことで、ゲート金属配線３１と無機保護膜１ｂとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間、及びゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制する。

【0044】

ゲート金属配線３１とソース電極３３の側面と上面のみに無機保護膜１ａ、１ｂを形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。

【0045】

このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。
（実施の形態３）
図７は本件発明の第３の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0046】

第１の実施の形態と異なる点は、チャネルストッパー電極３２と有機保護膜２との間に無機保護膜１ｄをさらに備えている点である。他の構成は、第１の実施の形態と同様である。

【0047】

図７に示すように、無機保護膜１ｃはゲート金属配線３１の側面、及び上面を覆うように形成され、無機保護膜１ｄはチャネルストッパー電極３２の側面、及び上面に形成されている。
ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド３１部とソース電極バッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0048】

無機保護膜１ｃ、１ｄは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0049】

無機保護膜１ｃ、１ｄはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ゲート金属配線３１の側面、及び上面とチャネルストッパー電極３２の側面と上面以外の無機保護膜を除去することで形成する。

【0050】

ゲート金属配線３１が金属材料との密着性が良い無機保護膜１ｃで覆われることで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１ｃとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ソース電極４２にグランド電圧が印加されドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0051】

また、チャネルストッパー電極３２に無機保護膜１ｄを形成することにより、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、素子周縁部Ｙの端面からのモールド樹脂中のイオンや水分の侵入を防ぐことができる。

【0052】

ゲート金属配線３１とチャネルストッパー電極の側面と上面のみに無機保護膜１ｃ、１ｄを形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。

【0053】

このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。
（実施の形態４）
図８は本発明の第４の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0054】

第１の実施の形態と異なる点は、ソース電極３３と有機保護膜２との間及びチャネルストッパー電極３２と有機保護膜２との間に無機保護膜をさらに備えている点である。他の構成は、第１の実施の形態と同様である。

【0055】

図８に示すように、無機保護膜１ｅはソース電極３３の上面と側面に形成され、無機保護膜１ｆはゲート金属配線３１の側面、及び上面を覆うように形成され、無機保護膜１ｇはチャネルストッパー電極３２の側面、及び上面に形成されている。
ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド３１部とソース電極バッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0056】

なお、ゲート電極パッド３１部とソース電極パッド４２部の無機保護膜１ｅ、有機保護膜２の端部は、図６（ｂ）に示すように無機保護膜１ｅと有機保護膜２の端面が同じ面となるように形成しても良い。

【0057】

無機保護膜１ｅ、１ｆ、１ｇは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0058】

無機保護膜１ｅ、１ｆ、１ｇはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ソース電極３３の上面及び側面と、ゲート金属配線３１の側面及び上面と、チャネルストッパー電極３２の側面、及び上面以外の無機保護膜を除去することで形成する。

【0059】

ゲート金属配線３１が金属材料との密着性が良い無機保護膜１ｆで覆われることで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１ｆとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ソース電極４２にグランド電圧が印加されドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0060】

ソース電極３３に金属材料と密着性の良い無機保護膜１ｅを設けることで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ソース電極３３と無機保護膜１ｅの界面からのモールド樹脂中のイオンや水分の浸入を抑制することができる。ソース電極３３と無機保護膜１ｅの界面からのモールド樹脂中のイオンや水分の浸入を防ぐことで、ゲート金属配線３１と無機保護膜１ｆとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間、及びゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制する。

【0061】

さらに、チャネルストッパー電極３２に無機保護膜１ｇを形成することにより、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、素子周縁部Ｙの端面からのモールド樹脂中のイオンや水分の侵入を防ぐことができる。

【0062】

ソース電極３３の上面と側面、ゲート金属配線３１とチャネルストッパー電極の側面と上面のみに無機保護膜１ｅ、１ｆ、１ｇを形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。

【0063】

このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。
（実施の形態５）
図９は本発明の第５の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0064】

第１の実施の形態と異なる点は、ソース電極３３と有機保護膜２との間からゲート金属配線３１に亘って連続した無機保護膜１ｈを備えている点である。他の構成は、第１の実施の形態と同様である。

【0065】

図９に示すように、無機保護膜１ｈがソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側端部に亘って連続して形成されている。ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド４１部とソース電極パッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0066】

なお、ゲート電極パッド３１部とソース電極パッド４２部の無機保護膜１ｈ、有機保護膜２の端部は、図６（ｂ）に示すように無機保護膜１ｈと有機保護膜２の端面が同じ面となるように形成しても良い。

【0067】

無機保護膜１ｈは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0068】

無機保護膜１ｈはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側の端部に亘る連続した面以外の無機保護膜を除去することで形成する。

【0069】

ソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側端部に亘って連続して金属材料との密着性が良い無機保護膜１ｈで覆われることで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ソース電極３３と無機保護膜１ｈの界面からのモールド樹脂中のイオン、及び水分の侵入を防ぐことができ、ゲート金属配線３１と無機保護膜１ｈとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0070】

ソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側端部に亘る部分にのみ無機保護膜１ｈを形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。
（実施の形態６）
図１０は本発明の第６の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0071】

第５の実施の形態と異なる点は、チャネルストッパー電極３２と有機保護膜２との間に無機保護膜１ｊをさらに備えている点である。他の構成は、第５の実施の形態と同様である。

【0072】

図１０に示すように、無機保護膜１ｉがソース電極３３の開口端からゲート金属配線３１とゲート金属配線３１の素子周縁部Ｙ側端部に亘って連続して形成され、チャネルストッパー電極３２の側面、及び上面にも無機保護膜１ｊが形成されている。ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド４１部とソース電極パッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0073】

無機保護膜１ｉ、１ｊは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0074】

無機保護膜１ｉ、１ｊはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側の端部に亘る連続した面とチャネルストッパー電極３２の側面、及び上面以外の無機保護膜を除去することで形成する。

【0075】

ソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側端部に亘って連続して金属材料との密着性が良い無機保護膜１ｉで覆われることで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ソース電極３３と無機保護膜１ｉの界面からのモールド樹脂中のイオン、及び水分の侵入を防ぐことができ、ゲート金属配線３１と無機保護膜１ｉとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ソース電極４２にグランド電圧が印加されドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0076】

さらに、チャネルストッパー電極３２の側面、及び上面に無機保護膜１ｊを形成することでＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、素子周縁部Ｙの端面からのモールド樹脂中のイオンや水分の侵入を防ぐことができる。

【0077】

ソース電極３３の開口端からゲート金属配線３１の素子周縁部Ｙ側端部に亘って連続して形成された無機保護膜１ｉとチャネルストッパー電極３２の素子活性部Ｘ側の側面と上面に形成された無機保護膜１ｊのみに無機保護膜を形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。
（実施の形態７）
図１１は、本発明の第７の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0078】

第１の実施の形態と異なる点は、半導体基板１００の第２主面側にエミッタ領域６１を備えＩＧＢＴとした点である。他の構成は、第１の実施の形態と同様である。
図１１に示すように、ゲート金属配線３１の側面、及び上面には、無機保護膜１ｋが形成され、ゲート金属配線３１とエミッタ電極６４の一部を露出させて形成するゲート電極パッド４１部とエミッタ電極パッド６５部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0079】

半導体基板１００の第２主面側には、バッファ領域６３が形成され、バッファ領域６３の上面にはコレクタ領域６１が形成されている。さらにコレクタ領域６１の上面にはコレクタ電極６２が形成されている。

【0080】

無機保護膜１ｋは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0081】

無機保護膜１ｋはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ゲート金属配線３１の側面、及び上面以外の無機保護膜を除去することで形成される。

【0082】

ゲート金属配線３１の側面と上面が金属材料との密着性が良い無機保護膜１ｋで覆うことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１ｋとの界面の剥離を抑制し、ゲート金属配線３１とエミッタ電極６４との間のリーク不良を抑制することができる。

【0083】

なお、エミッタ電極６４にグランド電圧が印加されコレクタ電極６２にマイナスの電圧が印加された場合には、ゲート金属配線３１とコレクタ電極６２との間のリーク不良は発生しない。

【0084】

無機保護膜１ｋはゲート金属配線３１の側面、及び上面にのみ形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、コレクタ電極６２とエミッタ電極６４との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。

【0085】

図１１のようなＩＧＢＴ構造とすることは実施の形態１から実施の形態６にも適用することができる。
（実施の形態８）
図１２は、本発明の第８の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0086】

第１の実施の形態と異なる点は、素子活性部Ｘをトレンチ構造とした点である。他の構成は、第１の実施の形態と同様である。
図１２に示すように、素子活性部Ｘの半導体基板１００の第１主面の第１導電型のドリフト領域１５には、ｐベース領域１４が形成され、半導体基板１００表面からドリフト領域１５に達するトレンチ５１が形成されている。トレンチ５１内にはゲート絶縁膜４を介してゲート電極５２が埋め込まれている。ゲート電極５２は、不純物がドープされた多結晶シリコンからなり、層間絶縁膜６で覆われている。トレンチ５１に隣接してｎ型ソース領域１６が形成され、ｎ型ソース領域１６とｐベース領域１４には、ソース電極３３が接続している。

【0087】

ゲート金属配線３１の側面、及び上面には、無機保護膜１ｍが形成され、ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド４１部とソース電極パッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0088】

無機保護膜１ｍは、金属材料との密着性の良い酸化シリコン膜、又は窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0089】

無機保護膜１ｍはＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、レジストでパターニングした後、ドライエッチングを行い、ゲート金属配線３１の側面、及び上面以外の無機保護膜を除去することで形成される。

【0090】

ゲート金属配線３１の側面と上面が金属材料との密着性が良い無機保護膜１ｍで覆うことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１ｍとの界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ソース電極４２にグランド電圧が印加されドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0091】

無機保護膜１ｍはゲート金属配線３１の側面、及び上面にのみ形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。

【0092】

図１２のようにトレンチ構造とすることは、実施の形態１から実施の形態７に適用することができ、同様な効果を得ることができる。
（実施の形態９）
図１３は本件発明の第９の実施の形態の構成図であり、図１のＡ−Ａ’断面図である。

【0093】

第１の実施の形態と異なる点は、ゲート金属配線３１を覆う無機保護膜を積層膜とした点である。他の構成は、第１の実施の形態と同様である。
図１３に示すように、ゲート金属配線３１の側面、及び上面には、第１の無機保護膜８が形成され、第１の無機保護膜８の上面には第２の無機保護膜９が形成され、ゲート金属配線３１とソース電極３３の一部を露出させて形成するゲート電極パッド４１部とソース電極パッド４２部を除く半導体基板１００の第１主面側の上面には、有機保護膜２が形成される。

【0094】

第１の無機保護膜８は、金属材料との密着性の良い酸化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0095】

第２の無機保護膜９は、水分の浸入を抑制するため、窒化シリコン膜であり、厚さはゲート金属配線３１、チャネルストッパー電極３２、ソース電極３３、ソース電極パッド４２、及びフィールドプレート電極１２の金属材料で形成された電極を覆うように形成するため、例えば金属材料で形成された電極の厚さが３〜５μｍである場合は、０．５〜１．０μｍ程度とすることが望ましい。

【0096】

第１の無機保護膜８はＣＶＤ法によって半導体基板１００の第１主面の全面に形成され、第１の無機保護膜８の上面には第２の無機保護膜９がＣＶＤ法によって形成される。レジストでパターニングした後、ドライエッチングを行い、ゲート金属配線３１の側面、及び上面以外の第１の無機保護膜８、及び第２の無機保護膜９を除去することで形成される。

【0097】

ゲート金属配線３１の側面と上面が金属材料との密着性が良い第１の無機保護膜８で覆うことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、ゲート金属配線３１と無機保護膜１との界面の剥離を抑制し、ゲート金属配線３１とソース電極３３との間のリーク不良を抑制することができる。また、ドレイン電極２２にマイナスの電圧が印加された場合には、ゲート金属配線３１とドレイン電極２２との間のリーク不良を抑制することができる。

【0098】

さらに、第１の無機保護膜８の上面を第２の無機保護膜９で覆うことで、第１の無機保護膜８への水分の浸入を抑制することができる。
第１の無機保護膜８、及び第２の無機保護膜９はゲート金属配線３１の側面と上面のみに形成することで、組立工程で半導体装置１０１に加えられる応力により、図１４に示した従来技術において素子周縁部Ｙの無機保護膜１０に発生していたクラックを防ぐことができる。このクラックの発生を防ぐことで、ＴＨＢ試験などの高温、高湿雰囲気中の信頼性試験において、クラックの発生箇所に局所的なモールド樹脂中のイオン、及び水分の侵入がなくなり、ドレイン電極２２とソース電極３３との間の局所的な耐圧低下を抑制することができ、リーク不良を抑制することができる。

【0099】

図１３に示すように無機保護膜を酸化シリコン膜の上面に窒化シリコン膜を形成した積層膜とすることは、実施の形態１から実施の形態８に適用することができる。
なお、本実施の形態では第１の無機保護膜８を酸化シリコン膜、第２の無機保護膜９を窒化シリコン膜としたが、第１の無機保護膜８を窒化シリコン膜、第２の無機保護膜９を酸化シリコン膜としても良い。

【符号の説明】

【0100】

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｇ、１ｈ、１ｉ、１ｊ、１ｋ、１ｍ 無機保護膜
２ 有機保護膜
４ ゲート絶縁膜
５ ゲート電極
６ 層間絶縁膜
７ 絶縁膜
８ 第１の無機保護膜
９ 第２の無機保護膜
１０ 無機保護膜
１１ ガードリング
１２ フィールドプレート電極
１３ ｐ型表面領域
１４ ｐベース領域
１５ ドリフト領域
１６ ｎ型ソース領域
２１ ドレイン領域
２２ ドレイン電極
３１ ゲート金属配線
３２ チャネルストッパー電極
３３ ソース電極
４１ ゲート電極パッド
４２ ソース電極パッド
５１ トレンチ
５２ ゲート電極
６１ コレクタ領域
６２ コレクタ電極
６３ バッファ領域
６４ エミッタ電極
６５ エミッタ電極パッド
６６ エミッタ領域
１００ 半導体基板
１０１ 半導体装置
Ｘ 素子活性部
Ｙ 素子周縁部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】