6249722 検査方法及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6249722

(24)【登録日】2017年12月1日

(45)【発行日】2017年12月20日

(54)【発明の名称】検査方法及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20171211BHJP

   H01L 21/205 20060101ALI20171211BHJP

   C23C 16/44 20060101ALI20171211BHJP

   H01L 21/336 20060101ALI20171211BHJP

   H01L 29/78 20060101ALI20171211BHJP

【ＦＩ】

   H01L21/66 L

   H01L21/205

   C23C16/44 Z

   H01L29/78 301T

【請求項の数】9

【全頁数】11

(21)【出願番号】特願2013-230363(P2013-230363)

(22)【出願日】2013年11月6日

(65)【公開番号】特開2015-90929(P2015-90929A)

(43)【公開日】2015年5月11日

【審査請求日】2016年9月26日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２４年度、独立行政法人新エネルギー・産業技術総合開発機構「ナノテク・先端部材実用化研究開発／水素拡散を制御した高信頼性絶縁膜の開発とフラッシュメモリーへの応用」に係る継続研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100110928

【弁理士】

【氏名又は名称】速水 進治

(74)【代理人】

【識別番号】100127236

【弁理士】

【氏名又は名称】天城 聡

(72)【発明者】

【氏名】張 紫園

(72)【発明者】

【氏名】原 高弘

(72)【発明者】

【氏名】伊東 謙一

【審査官】 堀江 義隆

(56)【参考文献】

【文献】 特開２００２−１９８５２６（ＪＰ，Ａ）

【文献】 特開平０８−１４８６８６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６６

Ｃ２３Ｃ １６／４４

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

基板と、前記基板上に形成された第１膜とを有する検査対象品に対して、１０００℃以上まで温度を上げつつＴＤＳ（Thermal Desorption Spectrometry）を行い、１０００℃以上におけるピークの有無を調べることにより、前記検査対象品の良否を判断する、検査方法。

【請求項2】

請求項１に記載の検査方法において、
前記第１膜は、シリコン含有膜である検査方法。

【請求項3】

請求項２に記載の検査方法において、
前記ピークは１２００℃以下にある検査方法。

【請求項4】

請求項２に記載の検査方法において、
前記第１膜と前記基板の間に第２膜を有しており、
前記第２膜は酸化シリコン膜又は酸窒化シリコン膜であり、
前記第１膜はポリシリコン膜である検査方法。

【請求項5】

請求項１に記載の検査方法において、
前記第１膜は、ＣＶＤ法を用いて形成されている検査方法。

【請求項6】

基板上に第１膜を形成する第１膜形成工程と、
第１の前記基板に対して前記第１膜形成工程を行った後、前記基板に対し、処理温度が１０００℃以上まで温度を上げつつＴＤＳを行い、１０００℃以上におけるピークの有無を調べることにより、前記第１膜の良否を判断する検査工程と、
を備え、
前記検査工程において前記ピークの高さが基準以上の場合、少なくとも１枚の第２の前記基板に対して前記第１膜形成工程を行う半導体装置の製造方法。

【請求項7】

請求項６に記載の半導体装置の製造方法において、
前記第１膜形成工程の前に、酸化シリコン膜又は酸窒化シリコン膜からなる第２膜を形成する第２膜形成工程を備え、
前記第１膜形成工程は、ＣＶＤ法を用いて、前記第１膜としてポリシリコン膜を前記第２膜上に形成する工程であり、
前記第１膜形成工程の後に、少なくとも前記第１膜をパターニングするパターニング工程を備え、
前記検査工程において、前記第１の基板に対して前記第２膜形成工程及び前記第１膜形成工程を行った後、前記パターニング工程を行う前に、前記ＴＤＳを行って前記ピークの有無を調べ、
前記検査工程において前記ピークの高さが基準以上の場合、少なくとも１枚の第２の前記基板に対して前記第１膜形成工程、前記第２膜形成工程、及び前記パターニング工程を行う半導体装置の製造方法。

【請求項8】

請求項７に記載の半導体装置の製造方法において、
前記第２膜はトンネル絶縁膜又はゲート絶縁膜であり、
前記第１膜はゲート電極である半導体装置の製造方法。

【請求項9】

請求項７に記載の半導体装置の製造方法において、
前記ピークは１１００℃以上１２００℃以下に位置する半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、検査方法及び半導体装置の製造方法に関し、例えば半導体装置の不良率を低下させる方法として適用可能な技術である。

【背景技術】

【0002】

半導体装置の不良率を低下させるためには、半導体装置の膜の品質を保証することが重要である。特にその膜の表面の解析が必須である。この解析には、例えば半導体装置を構成する要素（例えば膜）の成分を分析する方法（例えば非特許文献１）や、膜の表面形状を測定する方法（例えば非特許文献２，３）などが用いられる。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】ＳＣＡＳ Ｎｅｗｓ ２００４−Ｉ ｐｐ １１−１４

【非特許文献2】日立評論，Ｖｏｌ．８８ Ｎｏ．３ ｐｐ：６５−６８ （２００６）

【非特許文献3】日立評論，Ｖｏｌ．８６，Ｎｏ．７，ｐｐ：４６５〜４７０（２００４）

【発明の概要】

【発明が解決しようとする課題】

【0004】

基板上に膜を成膜する場合、成膜を終了する瞬間の成膜条件は、成膜を継続しているときの成膜条件とは異なる。また膜の表面は大気に触れるため、膜の表面の組成は、膜の内部の組成と異なる場合が多い。本発明者は、膜の表面に膜中への不純物の侵入を制限する「蓋」のような表面層が存在することを見出した。この新しい知見に基づき、基板上に成膜された膜の表面の組成が、表面「蓋」の"密封性"を影響するため、半導体装置の不良率に大きく影響を与える場合がある、と考えた。しかし、膜表面の形状、または、表面の吸着物を調べる方法があるが、膜の表面の組成が正常な状態になっているか否かを調べることは難しかった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0005】

一実施の形態によれば、基板と、基板上に形成された第１膜とを有する検査対象品に対して、１０００℃以上まで温度を上げつつＴＤＳ（Thermal Desorption Spectrometry）を行う。そして、１０００℃以上におけるピークの有無を調べることにより、検査対象品の良否を判断する。

【発明の効果】

【0006】

前記一実施の形態によれば、膜の表面の組成が正常な状態になっているか否かを、容易に調べることができる。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態に係る検査方法を説明するためのフローチャートである。

【図2】図１に示した検査方法の検査対象品の構成を示すための断面図である。

【図3】第１膜ＦＬ１がポリシリコン膜の場合における、質量が４４の物質に対するＴＤＳの結果を示すチャートである。

【図4】第２の実施形態に係る半導体装置の製造方法を示す断面図である。

【図5】第２の実施形態に係る半導体装置の製造方法を示す断面図である。

【図6】図４及び図５に示した半導体装置の製造方法において、第１の実施形態に示した検査方法を適用した場合のフローチャートの一例を示す図である。

【図7】ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥを用いてＭＯＳ容量素子を形成した場合における、ゲート絶縁膜ＧＩＮＳの絶縁破壊寿命を測定した結果をワイブル分布で示したものである。

【図8】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。

【図9】第３の実施形態におけるＴＤＳの結果を示すチャートである。

【発明を実施するための形態】

【0008】

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

【0009】

（第１の実施形態）
図１は、第１の実施形態に係る検査方法を説明するためのフローチャートである。図２は、図１に示した検査方法の検査対象品の構成を示すための断面図である。本実施形態に係る検査方法は、ＴＤＳ（Thermal Desorption Spectrometry）を用いて行われ、以下の工程を有している。まず、検査対象品を準備する（ステップＳ２０）。検査対象品は、基板ＳＵＢと、基板ＳＵＢ上に形成された第１膜ＦＬ１を有している。そして検査対象品の温度を１０００℃以上まで上げつつＴＤＳを行い（ステップＳ４０）、１０００℃以上におけるピークの有無を調べることにより、検査対象品の良否を判断する（ステップＳ６０）。なお、基板ＳＵＢは、例えばシリコン基板などの半導体基板である。また、昇温レートは、例えば０．１℃／分以上１２０℃分以下である。そしてＴＤＳの温度の上限値は、例えば１３００℃である。

【0010】

図２に示す例では、基板ＳＵＢの上に直接第１膜ＦＬ１を設けている。ただし、基板ＳＵＢと第１膜ＦＬ１の間には他の膜が存在していてもよいし、デバイスの構造を極力再現するために下層膜を設けてよい。第１膜ＦＬ１は、例えばポリシリコン膜、エピタキシャルシリコン膜、又は酸化シリコンを主成分とする膜などのシリコン含有膜である。ただし、第１膜ＦＬ１は、他の膜であってもよい。また、第１膜ＦＬ１は、例えばＣＶＤ法を用いて形成される。この場合、特に、第１膜ＦＬ１の表面の組成が、第１膜ＦＬ１の内部の組成と異なりやすくなる。第１膜ＦＬ１がシリコン含有膜である場合、ＣＶＤの原料ガスとしては、例えばシラン系のガスが用いられる。そして、ＴＤＳにおける検出対象物の質量（Ｍ／ｅ）は、２（Ｈ_２）、１７（ＨＯ）、１８（Ｈ_２Ｏ）、４４（ＳｉＯ）、及び４５（ＳｉＯ）、の少なくとも一つを含む。

【0011】

ＴＤＳは、一般的に１０００℃未満の温度で行われる。これに対して本実施形態では、検査対象品を１０００℃以上の温度まで上げる。これにより、第１膜ＦＬ１の表面において第１膜ＦＬ１に結合している元素は、第１膜ＦＬ１から脱離する。これにより、この元素に起因した脱離ピークが、１０００℃以上で観測される。従って、このピークの有無に基づいて、第１膜ＦＬ１の表面状態が正常か否かを判断することができる。例えば正常な検査対象品において１０００℃以上でピークが観測されていた場合、このピークを検出できない検査対象品は、不良品であると判断される。一方、正常な検査対象品において１０００℃以上でピークが観測されていなかった場合、このピークが検出された検査対象品は、不良品であると判断される。この検査結果をもって、第１膜ＦＬ１の作成プロセスが正常であるかどうかを判断することができる。そして、正常ではない場合、プロセスを最適化することによって、素子の不良率を低減できる。

【0012】

図３は、第１膜ＦＬ１がポリシリコン膜の場合における、質量が４４の物質（すなわちＳｉＯ）に対するＴＤＳの結果を示すチャートである。例えば第１膜ＦＬ１がシリコン含有膜である場合、ＴＤＳにおいて、ＳｉＯに起因したピークが、１０００℃以上１２００℃以下の範囲、特に１１００℃以上１２００℃以下の範囲に現れる。また、第１膜ＦＬ１の不純物バリア能力は、このピークが観測される場合、観測されない場合と比較して高い。このため、ＴＤＳにおいて、１０００℃以上１２００℃以下の範囲、特に１１００℃以上１２００℃以下の範囲にピークが現れるか否かを判断することにより、第１膜ＦＬ１が正常であるか否かを判断することができる。例えば第１膜ＦＬ１がゲート電極として使用される場合、１０００℃以上１２００℃以下の範囲、特に１１００℃以上１２００℃以下の範囲にピークが現れる場合に、第１膜ＦＬ１が正常であると判断される。

【0013】

なお、ＴＤＳにおいて、ＳｉＯに起因したピークが、１０００℃以上１２００℃以下の範囲、特に１１００℃以上１２００℃以下の範囲に現れる場合、第１膜ＦＬ１の表面に、ガスバリア能力（例えば水素バリア能力）を有する極薄い層が形成されている、と考えられる。第１膜ＦＬ１がシリコン含有膜である場合、この層は、ＳｉＯＮ、かつ表面がＨ、Ｈ２Ｏ、又はＯＨで終端している層である、と考えられる。そしてこの層が熱により分解され、分解後の成分がＴＤＳによって検出される、と考えられる。

【0014】

以上、本実施形態によれば、ＴＤＳにおいて、検査対象品を１０００℃以上まで昇温している。そして、１０００℃以上にけるピークの有無に基づいて、第１膜ＦＬ１の表面状態が正常か否かを判断することができる。

【0015】

なお、本実施形態に示した検査方法を半導体装置の製造方法に適用した場合、例えば以下のようになる。まず、この半導体装置の製造方法は、基板ＳＵＢ基板上に第１膜ＦＬ１を形成する第１膜形成工程を備える。そして、第１の基板ＳＵＢに対して第１膜形成工程を行った後、第１の基板ＳＵＢに対し、処理温度が１０００℃以上まで上げつつＴＤＳを行い、１０００℃以上におけるピークの有無を調べる。そしてこの結果に従って、第１膜及び第２膜の積層膜の良否を判断する。そして、ピークの高さが基準を満たす場合、少なくとも１枚の第２の基板ＳＵＢに対して第１膜形成工程を行う。これにより、第１膜の表面の状態に起因して半導体装置が不良になることを抑制できる。なお、第１の基板ＳＵＢはサンプルとして扱われ、第２の基板ＳＵＢが製品として扱われる。

【0016】

（第２の実施形態）
図４及び図５は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。まず、図４（ａ）に示すように、基板ＳＵＢに素子分離膜ＥＩ及びウェルＷＥＬを形成する。素子分離膜ＥＩは、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されてもよい。また、ウェルＷＥＬは第１導電型の不純物領域であり、イオン注入法を用いて形成される。ウェルＷＥＬは、素子分離膜ＥＩよりも先に形成されてもよいし、素子分離膜ＥＩの後に形成されてもよい。

【0017】

次いで、基板ＳＵＢ上及び素子分離膜ＥＩ上に、ゲート絶縁膜ＧＩＮＳ（第２膜）を形成する（第２膜形成工程）。ゲート絶縁膜ＧＩＮＳは、例えば酸化シリコン膜又は酸窒化シリコン膜である。ゲート絶縁膜ＧＩＮＳの膜厚は、１ｎｍ以上２００ｎｍ以下、例えば５ｎｍ以上１５ｎｍ以下である。本図に示す例では、ゲート絶縁膜ＧＩＮＳは堆積法（例えばＣＶＤ法）を用いて形成されているため、素子分離膜ＥＩ上にも形成されている。この場合、ゲート絶縁膜ＧＩＮＳは、ＨＴＯ（High Temperature Oxide）と呼ばれる膜（例えばＴＥＯＳ膜）、又はＨＴＯを窒素プラズマ（またはＮ_２ＯアニールやＮＯアニール）で処理した膜である。ただし、ゲート絶縁膜ＧＩＮＳは熱酸化法を用いて形成されてもよい。この場合、ゲート絶縁膜ＧＩＮＳは、基板ＳＵＢの表面のうち素子分離膜ＥＩが形成されていない領域に形成される。

【0018】

次いで、ゲート絶縁膜ＧＩＮＳ上に、第１膜ＦＬ１としてのゲート電極ＧＥを形成する（第１膜形成工程）。ゲート電極ＧＥは、例えばポリシリコン膜であり、プラズマＣＶＤ法などのＣＶＤ法を用いて形成される。ゲート電極ＧＥの膜厚は、例えば５０ｎｍ以上１０００ｎｍ以下である。

【0019】

次いで、ゲート電極ＧＥ及びゲート絶縁膜ＧＩＮＳの積層膜を選択的に除去する。この工程は、例えば以下のようにして行われる。まず、ゲート電極ＧＥ上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、ゲート電極ＧＥ及びゲート絶縁膜ＧＩＮＳをドライエッチングする。その後、レジストパターンを除去する。

【0020】

次いで、図５に示すように、ゲート電極ＧＥ及び素子分離膜ＥＩをマスクとして、基板ＳＵＢに第２導電型の不純物をイオン注入する。これにより、ウェルＷＥＬには、ソースＳＯＵ及びドレインＤＲＮが形成される。そして、例えば窒素雰囲気で熱処理を行うことにより、不純物を活性化させる。このときの熱処理温度は、例えば９００℃以上１１００℃以下である。

【0021】

なお、図５には示していないが、ゲート電極ＧＥの側面には、サイドウォールが形成されていてもよい。この場合、ウェルＷＥＬのうちサイドウォールの下に位置する領域には、低濃度拡散領域（例えばＬＤＤ領域）が形成される。

【0022】

なお、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、ソースＳＯＵ、及びドレインＤＲＮは、例えばＭＯＳトランジスタやＭＯＳキャパシタとして使用される。また、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、ソースＳＯＵ、及びドレインＤＲＮは、不揮発メモリの一部として使用されてもよい。この場合、ゲート絶縁膜ＧＩＮＳは、不揮発メモリのトンネル絶縁膜として機能する。そして、不揮発メモリの他の構成要素も形成される。

【0023】

その後、少なくとも一層の配線層が形成される。その後、水素雰囲気で熱処理される。このときの熱処理温度は、例えば３５０℃以上４５０℃以下である。

【0024】

図６は、図４及び図５に示した半導体装置の製造方法において、第１の実施形態に示した検査方法を適用した場合のフローチャートの一例を示している。本図に示す処理では、ゲート電極ＧＥ（第１膜）が正常に形成されたか否かを、定期的にサンプル（第１の基板）を抜き出して検査する。そして、抜き出したサンプルが正常であった場合、所定数の基板ＳＵＢ（第２の基板）に対して図４及び図５に示した処理を行う。その後、サンプルの抜き出し工程に戻る。一方、抜き出したサンプルが不良であった場合、製造ラインを停止させ、製造装置やプロセス条件のチェックを行った上で、製造ラインの動作を再開する。

【0025】

そして、サンプルとなる基板ＳＵＢは、図４（ａ）に示した状態の基板ＳＵＢ、すなわち基板ＳＵＢ上にゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥが形成された後、ゲート電極ＧＥ及びゲート絶縁膜ＧＩＮＳがパターニングされる前に抜き出される。このため、ゲート電極ＧＥの面積はパターニング後と比較して大きくなり、従って、ゲート電極ＧＥから脱離するガスの量が増える。このため、検査の精度は高くなる。以下、詳細に説明する。

【0026】

まず、製造ラインの動作を継続し、複数の基板ＳＵＢのそれぞれに対して、図４及び図５に示した処理を行う（ステップＳ１２）。そして、サンプルの抜き出し時期になる（ステップＳ１４：Ｙｅｓ）と、サンプルとなる基板ＳＵＢ（第１の基板）を抜き出す（ステップＳ２２）。次いで、抜き出した基板ＳＵＢを１０００℃以上まで加熱し、ＴＤＳで分析する（ステップＳ４０）。このときの検査対象の物質の質量は、例えば４４（すなわちＳｉＯ）とする。

【0027】

ＴＤＳの結果において、１０００℃以上１２００℃以下の範囲、特に１１００℃以上１２００℃以下においてピークがあった場合（ステップＳ６２：Ｙｅｓ）、製造ラインは正常であると判断し、製造ラインの動作を継続させる（ステップＳ１２）。一方、１０００℃以上１２００℃以下の範囲、特に１１００℃以上１２００℃以下においてピークが無かった場合（ステップＳ６２：Ｎｏ）、製造ラインで製造されたゲート電極ＧＥは不良である確率が高いと判断し、製造ラインを停止させる。そして、製造装置やプロセス条件のチェック及び修正を行った（ステップＳ６４）上で、製造ラインの動作を再開する（ステップＳ１２）。

【0028】

図７は、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥを用いてＭＯＳ容量素子を形成した場合における、ゲート絶縁膜ＧＩＮＳの絶縁破壊寿命を測定した結果をワイブル分布で示したものである。Ａに示す例では、一部直線に乗らないサンプルがある。これらのサンプルは、ゲート電極ＧＥの表面に、不純物バリア能力を有する膜が十分に形成されていないため、半導体装置の製造工程において水素等の不純物がゲート電極ＧＥを透過してゲート絶縁膜ＧＩＮＳに入り、絶縁膜と基板の界面まで到達し、ゲート絶縁膜ＧＩＮＳの絶縁破壊寿命が極端に低下した、と考えられる。

【0029】

これに対してＢに示す例では、ほぼすべてのサンプルが直線に乗っている。これは、ほぼすべてのサンプルにおいて、ゲート電極ＧＥの表面に、不純物バリア能力を有する膜が十分に形成されていたため、と考えられる。

【0030】

従って、本実施形態によれば、ゲート電極ＧＥの表面に、不純物バリア能力を有する膜が十分に形成されていない半導体装置が製造されることを抑制できる。従って、半導体装置において、ゲート絶縁膜ＧＩＮＳの絶縁破壊寿命が極端に低くなることを抑制できる。

【0031】

（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、基板ＳＵＢを準備する。基板ＳＵＢには、半導体素子が形成されている。この半導体素子は、例えば第２の実施形態に示したウェルＷＥＬ、素子分離膜ＥＩ、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、ソースＳＯＵ、及びドレインＤＲＮを有している。ただし、基板ＳＵＢには、他の構造の半導体素子が形成されていてもよい。そして、図８（ａ）に示すように、基板ＳＵＢ上に第１絶縁膜ＩＮＳＬ１を形成する。第１絶縁膜ＩＮＳＬ１は、例えばＰＳＧ（リンドープトシリケートガラス）膜である。その後、第１絶縁膜ＩＮＳＬ１を、プラズマを用いてエッチバックし、薄くする。

【0032】

次いで、図８（ｂ）に示すように、第１絶縁膜ＩＮＳＬ１上に、第２絶縁膜ＩＮＳＬ２を形成する。第２絶縁膜ＩＮＳＬ２は、例えばＳｉＯ_２膜である。第１絶縁膜ＩＮＳＬ１及び第２絶縁膜ＩＮＳＬ２は、例えば一層の層間絶縁膜を形成する。その後、この層間絶縁膜に複数のコンタクトＣＯＮを埋め込む。

【0033】

そして本実施形態では、図８（ａ）に示す状態の基板ＳＵＢをサンプルとして、図６に示した処理を行う。ここで、ＴＤＳにおける検査対象の物質の質量は、４４の物質（すなわちＳｉＯ）である。

【0034】

図９は、本実施形態における、ＴＤＳの結果を示すチャートである。（ａ）に示すサンプルでは、成膜後の第１絶縁膜ＩＮＳＬ１に対して特別な処理を行ってない。これに対し、（ｂ）に示すサンプルでは、第１絶縁膜ＩＮＳＬ１をエッチバックした。また、（ｃ）に示すサンプルでは第１絶縁膜ＩＮＳＬ１をエッチバックした後、ＡＰＭ（アンモニア＋過酸化水素水）で処理した。

【0035】

（ａ）のサンプルでは、１２００℃付近でピーク（γ２）が見られた。これに対し、（ｂ）及び（ｃ）のサンプルでは、ピーク（γ２）は見られなかった。また、（ｃ）に示すサンプルでは、ピーク（γ２）の代わりに、１０５０℃付近でピーク（γ１）が見られた。これに対し、（ａ）及び（ｂ）のサンプルでは、ピーク（γ１）は見られなかった。

【0036】

一方、（ａ）、（ｂ）、（ｃ）のサンプルのそれぞれについて、第１絶縁膜ＩＮＳＬ１と第２絶縁膜ＩＮＳＬ２の積層膜に対して隣り合うコンタクトＣＯＮの間の耐圧を測定した。（ａ）と（ｃ）のサンプルでは十分な耐圧を得られたが、（ｂ）に示したサンプルの耐圧は相対的に低かった。このように耐圧の差が生じた理由は、（ｂ）のサンプルの表面は、高温脱離ピーク（γ１とγ２）に由来する基が存在しないため、第１絶縁膜ＩＮＳＬ１の表面に不純物が侵入して反応したと考えられる。その結果、第１絶縁膜ＩＮＳＬ１の表面と第２絶縁膜ＩＮＳＬ２の界面の結合が弱くなり、この界面を、コンタクトＣＯＮを構成する物質が拡散したため、と考えられる。

【0037】

従って、本実施形態によれば、ＴＤＳで１０００℃以上のピーク（γ１とγ２）が見えなかった場合（図６のステップＳ６２：Ｎｏ）に、図６のステップＳ６４に示した処理を行うことで、第１絶縁膜ＩＮＳＬ１と第２絶縁膜ＩＮＳＬ２の界面の耐圧が低下することに起因して半導体装置の不良率が低下することを、抑制できる。

【0038】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0039】

ＦＬ１ 第１膜
ＩＮＳＬ１ 第１絶縁膜
ＩＮＳＬ２ 第２絶縁膜
ＣＯＮ コンタクト
ＤＲＮ ドレイン
ＥＩ 素子分離膜
ＧＥ ゲート電極（第１膜）
ＧＩＮＳ ゲート絶縁膜（第２膜）
ＳＯＵ ソース
ＳＵＢ 基板
ＷＥＬ ウェル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】