特許 6252122 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6252122

(24)【登録日】2017年12月8日

(45)【発行日】2017年12月27日

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20171218BHJP

   H01L 29/812 20060101ALI20171218BHJP

   H01L 29/778 20060101ALI20171218BHJP

   H01L 21/28 20060101ALI20171218BHJP

   H01L 29/417 20060101ALI20171218BHJP

   H01L 29/06 20060101ALI20171218BHJP

   H02M 3/28 20060101ALI20171218BHJP

【ＦＩ】

   H01L29/80 F

   H01L29/80 H

   H01L21/28 301B

   H01L29/50 M

   H01L29/06 301F

   H02M3/28 T

【請求項の数】10

【全頁数】29

(21)【出願番号】特願2013-235278(P2013-235278)

(22)【出願日】2013年11月13日

(65)【公開番号】特開2015-95600(P2015-95600A)

(43)【公開日】2015年5月18日

【審査請求日】2016年7月5日

(73)【特許権者】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100146776

【弁理士】

【氏名又は名称】山口 昭則

(72)【発明者】

【氏名】西森 理人

(72)【発明者】

【氏名】吉川 俊英

【審査官】 儀同 孝信

(56)【参考文献】

【文献】 特開２０１０−０３４２８２（ＪＰ，Ａ）

【文献】 特開２００８−２４３８４８（ＪＰ，Ａ）

【文献】 特開２０１３−０７４２７９（ＪＰ，Ａ）

【文献】 特開２０１２−１０９４９２（ＪＰ，Ａ）

【文献】 特開２００８−２４３９４３（ＪＰ，Ａ）

【文献】 特開２００８−１１２８６８（ＪＰ，Ａ）

【文献】 特開２０１３−１２０８５４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１３／００８２３３６（ＵＳ，Ａ１）

【文献】 国際公開第２００７／１４２９３７（ＷＯ，Ａ２）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０２Ｍ ３／２８

(57)【特許請求の範囲】

【請求項1】

基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層及び第１の半導体層の一部に形成された素子分離領域と、
前記第２の半導体層及び前記素子分離領域の上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ドレイン電極の上部には、前記ドレイン電極の周囲の四方に張出しているドレインフィールドプレートが設けられており、
前記ドレインフィールドプレートは、前記素子分離領域の上において、空間を介して形成されていることを特徴とする半導体装置。

【請求項2】

前記素子分離領域の上における前記ドレイン電極の周囲には、前記空間に代えて絶縁層が形成されており、
前記絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記基板はシリコンを含む材料により形成されていることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記素子分離領域は、第２の半導体層及び第１の半導体層の一部に、Ａｒ、Ｈ、Ｈｅ、Ｎ、Ｆ、Ｍｇ、Ｚｎ、Ｏのうちのいずれかの元素を含むイオンをイオン注入することにより形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。

【請求項5】

前記素子分離領域は、第２の半導体層及び第１の半導体層の一部を除去することにより形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。

【請求項6】

前記ドレイン電極の周囲における前記素子分離領域を除く領域には絶縁層が形成されており、
前記ドレインフィールドプレートは、前記絶縁層の上に形成されているものであって、
前記ドレイン電極の周囲に形成されている絶縁層のうち、前記素子分離領域の上に形成されている絶縁層の膜厚は、前記素子分離領域を除く領域の上に形成されている絶縁層の膜厚よりも薄く形成されていることを特徴とする請求項１から５のうちのいずれかに記載の半導体装置。

【請求項7】

前記ゲート電極は、ゲートフィンガーと前記ゲートフィンガーを接続するゲートフィンガー接続部とを有しており、
前記ゲートフィンガーは、前記ソース電極と前記ドレイン電極との間に形成されており、
前記ゲートフィンガー接続部は、前記素子分離領域の上に形成されていることを特徴とする請求項１から６のうちのいずれかに記載の半導体装置。

【請求項8】

前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする請求項１から７のうちのいずれかに記載の半導体装置。

【請求項9】

前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする請求項１から８のうちのいずれかに記載の半導体装置。

【請求項10】

基板の上に、窒化物半導体により第１の半導体層、第２の半導体層を順次エピタキシャル成長により形成する工程と、
第２の半導体層及び第１の半導体層の一部に素子分離領域を形成する工程と、
前記第２の半導体層及び前記素子分離領域の上に絶縁層を形成する工程と、
前記絶縁層において、ソース電極及びドレイン電極が形成される領域に開口部を形成する工程と、
前記開口部に金属膜を形成することによりソース電極及びドレイン電極を形成する工程と、
を有し、
前記ドレイン電極は、前記素子分離領域の上の一部にも形成されており、
前記素子分離領域の上の絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが前記ドレイン電極の周囲の四方に張出して形成されていることを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等に用いられている。このうち、高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている。このような窒化物半導体を用いたＨＥＭＴは、大電流、高電圧、低オン抵抗動作が実現可能であることから、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。

【0003】

例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有している。このため、ＧａＮは、高電圧動作、かつ、高出力を得る電源用の半導体デバイスの材料として極めて有望である。

【0004】

また、上述したＨＥＭＴとしては、ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＨＥＭＴがある。ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。このように発生したピエゾ分極及びＡｌＧａＮの自発分極差により、電子走行層には高濃度の２次元電子ガス（２ＤＥＧ：two dimensional electron gas）が生じる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。近年では基板コストを低減するため、低コストのＳｉ基板上に窒化物半導体により形成されるＨＥＭＴを成長する技術の研究がなされている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００２−３５９２５６号公報

【特許文献2】特許第３７４０７４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、Ｓｉ基板等の基板の上に窒化物半導体により電子走行層及び電子供給層を成長させてＨＥＭＴを形成した場合、基板が導電性を有していると、窒化物半導体層に強い電界が印加される。この場合、特に、ドレイン電極の端部には、電位変位が大きいため、最も強い電界がかかり、ドレイン電極端において破壊等が生じやすく、信頼性の低下を招いていた。

【0007】

よって、Ｓｉ基板等の基板の上に窒化物半導体により形成された半導体装置において、ドレイン電極端において破壊等が生じることのない、信頼性の高い半導体装置が求められている。

【課題を解決するための手段】

【0008】

本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層及び第１の半導体層の一部に形成された素子分離領域と、前記第２の半導体層及び前記素子分離領域の上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極の上部には、前記ドレイン電極の周囲の四方に張出しているドレインフィールドプレートが設けられており、前記ドレインフィールドプレートは、前記素子分離領域の上において、空間を介して形成されていることを特徴とする。

【0009】

また、本実施の形態の他の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層及び第１の半導体層の一部に形成された素子分離領域と、前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極の周囲には絶縁層が形成されており、前記絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが形成されていることを特徴とする。

【0010】

また、本実施の形態の一観点によれば、基板の上に、窒化物半導体により第１の半導体層、第２の半導体層を順次エピタキシャル成長により形成する工程と、第２の半導体層及び第１の半導体層の一部に素子分離領域を形成する工程と、前記第２の半導体層及び前記素子分離領域の上に絶縁層を形成する工程と、前記絶縁層において、ソース電極及びドレイン電極が形成される領域に開口部を形成する工程と、前記開口部に金属膜を形成することによりソース電極及びドレイン電極を形成する工程と、を有し、前記ドレイン電極は、前記素子分離領域の上の一部にも形成されており、前記素子分離領域の上の絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが前記ドレイン電極の周囲の四方に張出して形成されていることを特徴とする。

【発明の効果】

【0011】

開示の半導体装置によれば、窒化物半導体により形成された半導体装置の信頼性を高めることができる。

【図面の簡単な説明】

【0012】

【図1】半導体装置の上面図

【図2】半導体装置の断面図

【図3】第１の実施の形態における半導体装置の上面図

【図4】第１の実施の形態における半導体装置の断面図

【図5】第１の実施の形態における半導体装置の製造方法の工程図（１）

【図6】第１の実施の形態における半導体装置の製造方法の工程図（２）

【図7】第１の実施の形態における半導体装置の製造方法の工程図（３）

【図8】第１の実施の形態における半導体装置の製造方法の工程図（４）

【図9】第１の実施の形態における半導体装置の製造方法の工程図（５）

【図10】第１の実施の形態における半導体装置の製造方法の工程図（６）

【図11】半導体装置におけるドレイン電圧Ｖｄ−ドレイン電流Ｉｄの特性図

【図12】第２の実施の形態における半導体装置の上面図

【図13】第２の実施の形態における半導体装置の断面図

【図14】第２の実施の形態における半導体装置の製造方法の工程図（１）

【図15】第２の実施の形態における半導体装置の製造方法の工程図（２）

【図16】第２の実施の形態における半導体装置の製造方法の工程図（３）

【図17】第２の実施の形態における半導体装置の製造方法の工程図（４）

【図18】第２の実施の形態における半導体装置の製造方法の工程図（５）

【図19】第２の実施の形態における半導体装置の製造方法の工程図（６）

【図20】第３の実施の形態における半導体装置の上面図

【図21】第３の実施の形態における半導体装置の断面図

【図22】第３の実施の形態における半導体装置の製造方法の工程図（１）

【図23】第３の実施の形態における半導体装置の製造方法の工程図（２）

【図24】第３の実施の形態における半導体装置の製造方法の工程図（３）

【図25】第３の実施の形態における半導体装置の製造方法の工程図（４）

【図26】第３の実施の形態における半導体装置の製造方法の工程図（５）

【図27】第３の実施の形態における半導体装置の製造方法の工程図（６）

【図28】第３の実施の形態における半導体装置の製造方法の工程図（７）

【図29】第４の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図

【図30】第４の実施の形態における電源装置の回路図

【図31】第４の実施の形態における高出力増幅器の構造図

【発明を実施するための形態】

【0013】

発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

【0014】

〔第１の実施の形態〕
最初に、半導体装置であるＨＥＭＴにおいて、ドレイン電極端に生じる破壊について、図１及び図２に基づき説明する。図１及び図２に示す構造のＨＥＭＴは、Ｓｉ基板の上に窒化物半導体を結晶成長させることにより形成したものである。尚、図２（ａ）は、図１における一点鎖線１Ａ−１Ｂにおいて切断した断面図であり、図２（ｂ）は、図１における一点鎖線１Ｃ−１Ｄにおいて切断した断面図である。

【0015】

図１及び図２に示す構造のＨＥＭＴは、Ｓｉ等の基板９１０の上に、バッファ層９１１が形成されており、バッファ層９１１の上に、電子走行層９２１及び電子供給層９２２が積層して形成されている。バッファ層９１１は、ＡｌＮ、ＡｌＧａＮ等により形成されており、電子走行層９２１は、ｉ−ＧａＮ等により形成されており、電子供給層９２２は、ｉ−ＡｌＧａＮ等により形成されている。これにより、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１において、２ＤＥＧ９２１ａが生成される。

【0016】

また、電子供給層９２２及び電子走行層９２１の一部には、Ａｒ等のイオン注入をすることにより素子分離領域９４０ａ及び９４０ｂが形成されており、このように形成された素子分離領域９４０ａ及び９４０ｂにより素子ごとに分離されている。

【0017】

また、電子供給層９２２の上には、ゲート電極９３１、ソース電極９３２、ドレイン電極９３３が形成されている。具体的には、中央部分にドレイン電極９３３が形成されており、このドレイン電極９３３の両側の各々にソース電極９３２が形成されている。即ち、２つのソース電極９３２の間にドレイン電極９３３が形成されている。ゲート電極９３１の一部であるのゲートフィンガー９３１ａは、ドレイン電極９３３とソース電極９３２との間に、各々形成されている。ゲート電極９３１は、このように形成された２つのゲートフィンガー９３１ａと、２つのゲートフィンガー９３１ａを接続するためのゲートフィンガー接続部９３１ｂとを有している。尚、ソース電極９３２及びドレイン電極９３３は細長い長方形の形状で形成されており、ともに長手方向が略同一の方向となるように形成されている。

【0018】

尚、電子供給層９２２の上に形成されているゲート電極９３１におけるゲートフィンガー９３１ａ、ソース電極９３２、ドレイン電極９３３は、一方の素子分離領域９４０ａの上から他方の素子分離領域９４０ｂの上に延びるように形成されている。また、ゲート電極９３１におけるゲートフィンガー接続部９３１ｂは、一方の素子分離領域９４０ａの上に形成されている。

【0019】

このような構造の半導体装置においては、Ｓｉ等の基板９１０にボロン（Ｂ）等の不純物元素がドープされｐ型となっている低抵抗な基板が用いられる場合がある。また、成膜の際の加熱や熱処理において、電子走行層９２１に含まれるＧａが基板９１０まで拡散し、拡散したＧａがＳｉ等の基板９１０においては不純物元素となるため、基板９１０の抵抗が低くなる場合がある。このように、基板９１０における抵抗が低いと、ドレイン電極９３３の端部において電界集中が生じ、ドレイン電極９３３に高電圧を印加した場合にドレイン電極９３３の端部近傍において破壊が生じてしまう。特に、ＧａＮ及びＡｌＧａＮ等の窒化物半導体においては、比較的高い電圧が印加される場合があり、比較的高い電圧が印加された場合には、素子分離領域９４０ａの上に形成されているドレイン電極９３３の端部においても破壊が生じてしまう。尚、図１は、ＨＥＭＴの構造の一部を示したものであり、このような構造のものが繰り返されていてもよい。

【0020】

（半導体装置）
次に、本実施の形態における半導体装置について、図３及び図４に基づき説明する。尚、図４（ａ）は、図３における一点鎖線３Ａ−３Ｂにおいて切断した断面図であり、図４（ｂ）は、図３における一点鎖線３Ｃ−３Ｄにおいて切断した断面図である。

【0021】

本実施の形態における半導体装置であるＨＥＭＴは、Ｓｉ等の基板１０の上に、バッファ層１１が形成されており、バッファ層１１の上に、第１の半導体層である電子走行層２１及び第２の半導体層である電子供給層２２が積層して形成されている。バッファ層１１は、ＡｌＮ、ＡｌＧａＮ等により形成されており、電子走行層２１は、ｉ−ＧａＮ等により形成されており、電子供給層２２は、ｉ−ＡｌＧａＮ等により形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１において、２ＤＥＧ２１ａが生成される。尚、基板１０にＳｉ基板を用いることは、低コスト化の観点から好ましい。

【0022】

また、電子供給層２２及び電子走行層２１の一部には、Ａｒ等のイオン注入をすることにより素子分離領域４０ａ及び４０ｂが形成されており、このように形成された素子分離領域４０ａ及び４０ｂにより素子ごとに分離されている。

【0023】

また、電子供給層２２の上には、ゲート電極３１、ソース電極３２、ドレイン電極３３が形成されている。具体的には、中央部分にドレイン電極３３が形成されており、このドレイン電極３３の両側の各々にソース電極３２が形成されている。即ち、２つのソース電極３２の間にドレイン電極３３が形成されている。ゲート電極３１の一部であるのゲートフィンガー３１ａは、ドレイン電極３３とソース電極３２との間に各々形成されている。ゲート電極３１は、このように形成された２つのゲートフィンガー３１ａと、２つのゲートフィンガー３１ａを接続するためのゲートフィンガー接続部３１ｂとを有している。尚、ソース電極３２及びドレイン電極３３は細長い長方形の形状で形成されており、ともに長手方向が略同一の方向となるように形成されている。

【0024】

本実施の形態においては、ドレイン電極３３には、ドレイン電極３３の端部において上部が周囲の四方に張出しているドレインフィールドプレート３３ａが設けられている。即ち、本実施の形態においては、素子分離領域４０ａの上におけるドレイン電極３３の端部においてもドレインフィールドプレート３３ａが設けられている。尚、図３及び図４においては、ドレインフィールドプレート３３ａは、ドレイン電極３３の周囲の電子供給層２２等の上に形成された絶縁層５０の上に形成されている構造を示しているが、絶縁層５０が形成されていない構造のものであってもよい。即ち、図３及び図４においては、素子分離領域４０ａ及び電子供給層２２等の上におけるドレイン電極３３の周囲には絶縁層５０が設けられており、この絶縁層５０の上にドレインフィールドプレート３３ａが設けられている構造のものである。しかしながら、本実施の形態は、絶縁層５０が形成されている領域が空間となるように、ドレインフィールドプレート３３ａを形成してもよい。言い換えるならば、素子分離領域４０ａ及び電子供給層２２等から空間を介して、ドレインフィールドプレート３３ａが形成されていてもよい。

【0025】

また、電子供給層２２の上に形成されているゲート電極３１におけるゲートフィンガー３１ａ、ソース電極３２、ドレイン電極３３は、一方の素子分離領域４０ａの上から他方の素子分離領域４０ｂの上に延びるように形成されている。また、ゲート電極３１におけるゲートフィンガー接続部３１ｂは、一方の素子分離領域４０ａの上に形成されている。

【0026】

本実施の形態における半導体装置においては、上述したドレインフィールドプレート３３ａを設けることにより、ドレイン電極３３に高電圧が印加された場合においても、ドレイン電極３３の端部において生じる破壊を抑制することができる。特に、素子分離領域４０ａの上に形成されているドレイン電極３３の端部にける破壊を抑制することができる。尚、図３は、ＨＥＭＴの構造の一部を示したものであり、このような構造のものが繰り返されていてもよい。

【0027】

また、ドレイン電極３３は、好ましい実施の形態として素子分離領域４０ａ及び４０ｂの上にも形成されている場合について説明した。しかしながら、ドレイン電極３３は、電子供給層２２の上に形成されているものであって、ドレイン電極３３の周囲の絶縁層５０の上において、四方に張り出すようにドレインフィールドプレート３３ａが形成されている構造のものであってもよい。

【0028】

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図５〜図９に基づき説明する。

【0029】

最初に、図５に示すように、Ｓｉ等により形成された基板１０の上に、窒化物半導体によりバッファ層１１、電子走行層２１、電子供給層２２をエピタキシャル成長により形成する。尚、図５（ａ）は、図３における一点鎖線３Ａ−３Ｂで切断した断面に対応する工程図であり、図５（ｂ）は、図３における一点鎖線３Ｃ−３Ｄで切断した断面に対応する工程図である。

【0030】

基板１０は、Ｓｉ以外にも、ＳｉＣ、サファイア、ＧａＮ等により形成されたものであってもよい。バッファ層１１、電子走行層２１、電子供給層２２は、エピタキシャル成長により形成されている。例えば、バッファ層１１、電子走行層２１、電子供給層２２は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）またはＭＢＥ（Molecular Beam Epitaxy）により形成することができる。尚、本実施の形態においては、ＭＯＣＶＤの場合について説明する。

【0031】

バッファ層１１は、ＡｌＮ及びＡｌＧａＮ等により形成されている。バッファ層１１を形成する際の原料ガスとしては、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニア（ＮＨ_３）が用いられる。バッファ層１１は、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給し、エピタキシャル成長させることにより形成する。

【0032】

電子走行層２１は、膜厚が約１μｍのＧａＮにより形成されている。電子走行層２１を形成する際の原料ガスとしては、ＴＭＧ、アンモニアが用いられ、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。

【0033】

電子供給層２２は、膜厚が約２０ｎｍのＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。電子供給層２２を形成する際の原料ガスとしては、ＴＭＡ、ＴＭＧ、アンモニアが用いられ、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１において、２ＤＥＧ２１ａが生成される。

【0034】

次に、図６に示すように、電子供給層２２及び電子走行層２１の一部に素子分離領域４０ａ及び４０ｂを形成する。尚、図６（ａ）は、図３における一点鎖線３Ａ−３Ｂで切断した断面に対応する工程図であり、図６（ｂ）は、図３における一点鎖線３Ｃ−３Ｄで切断した断面に対応する工程図である。

【0035】

具体的には、電子供給層２２の上に、フォトレジストを塗布し露光装置による露光、現像を行なうことにより、素子分離領域４０ａ及び４０ｂが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の開口部における電子供給層２２及び電子走行層２１の一部に、アルゴン（Ａｒ）等のイオンをイオン注入することにより半絶縁化させて不活性領域を形成する。このように形成された不活性領域により、素子分離領域４０ａ及び４０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去される。尚、イオン注入することにより不活性領域を形成することのできる元素としては、Ａｒ以外には、水素（Ｈ）、ヘリウム（Ｈｅ）、窒素（Ｎ）、フッ素（Ｆ）、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、酸素（Ｏ）等が挙げられる。

【0036】

次に、図７に示すように、電子供給層２２の上に、絶縁層５０を形成する。具体的には、電子供給層２２の上に、ＣＶＤ（Chemical Vapor Deposition）により、厚さ約１００ｎｍのＳｉＮ（窒化シリコン）を成膜することにより絶縁層５０を形成する。絶縁層５０としては、ＳｉＮ以外にはＳｉＯ_２（酸化シリコン）を用いてもよい。尚、図７（ａ）は、図３における一点鎖線３Ａ−３Ｂで切断した断面に対応する工程図であり、図７（ｂ）は、図３における一点鎖線３Ｃ−３Ｄで切断した断面に対応する工程図である。

【0037】

次に、図８に示すように、絶縁層５０において、ソース電極３２及びドレイン電極３３が形成される領域に開口部５０ａを形成する。尚、図８（ａ）は、図３における一点鎖線３Ａ−３Ｂで切断した断面に対応する工程図であり、図８（ｂ）は、図３における一点鎖線３Ｃ−３Ｄで切断した断面に対応する工程図である。

【0038】

具体的には、絶縁層５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターンの形成されていない領域における絶縁層５０を電子供給層２２の表面が露出するまで除去する。これにより、絶縁層５０において、ソース電極３２及びドレイン電極３３が形成される領域に開口部５０ａを形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。

【0039】

次に、図９に示すように、絶縁層５０における開口部５０ａにソース電極３２及びドレイン電極３３を形成する。尚、図９（ａ）は、図３における一点鎖線３Ａ−３Ｂで切断した断面に対応する工程図であり、図９（ｂ）は、図３における一点鎖線３Ｃ−３Ｄで切断した断面に対応する工程図である。

【0040】

具体的には、再度、絶縁層５０及び電子供給層２２の表面に塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２、ドレイン電極３３及びドレインフィールドプレート３３ａが形成される領域に開口部を有している。具体的には、ドレイン電極３３が形成される領域において、ドレイン電極３３を形成するために絶縁層５０に形成された開口部５０ａよりも大きな開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この際成膜されるＴｉ／Ａｌからなる金属積層膜は、Ｔｉ膜が約１００ｎｍ、Ａｌ膜が約３００ｎｍを積層形成したものである。また、この後、約６００℃の温度でＲＴＡ（Rapid thermal anneal）を行なうことにより、ソース電極３２及びドレイン電極３３をオーミックコンタクトさせる。

【0041】

このように形成されるドレイン電極３３の周囲には、絶縁層５０の上に、ドレインフィールドプレート３３ａが形成されている。即ち、ドレイン電極３３は、電子供給層２２と接している下部よりも上部の方が広く形成されており、ドレイン電極３３の上部であって、絶縁層５０の上に形成されている部分がドレインフィールドプレート３３ａとなる。よって、本実施の形態における半導体装置においては、ドレイン電極３３の周囲には、上部において張出しているドレインフィールドプレート３３ａが形成されている。

【0042】

次に、図１０に示すように、絶縁層５０において、ゲート電極３１が形成される領域に開口部を形成し、形成された開口部にゲート電極３１を形成する。尚、図１０（ａ）は、図３における一点鎖線３Ａ−３Ｂで切断した断面に対応する工程図であり、図１０（ｂ）は、図３における一点鎖線３Ｃ−３Ｄで切断した断面に対応する工程図である。

【0043】

具体的には、絶縁層５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における絶縁層５０を電子供給層２２の表面が露出するまで除去する。この際、電子供給層２２の一部を除去することにより、ゲートリセスを形成してもよい。この後、真空蒸着によりＮｉ／Ａｕからなる金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。このように形成されるゲート電極３１は、ソース電極３２とドレイン電極３３との間に形成されるゲートフィンガー３１ａとゲートフィンガー３１ａ同士を接続するゲートフィンガー接続部３１ｂとを有している。この際成膜されるＮｉ／Ａｕからなる金属積層膜は、Ｎｉ膜が約５０ｎｍ、Ａｕ膜が約３００ｎｍを積層形成したものである。

【0044】

以上の工程により、本実施の形態における半導体装置を製造することができる。

【0045】

次に、本実施の形態における半導体層と図１及び図２に示される構造の半導体装置におけるドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を図１１に示す。図１１において１１Ａは本実施の形態における半導体装置の特性であり、１１Ｂは図１及び図２に示される構造の半導体装置の特性である。図１１に示されるように、本実施の形態における半導体装置は、図１及び図２に示される構造の半導体装置よりも、ブレイクダウンする電圧、即ち、耐圧を向上させることができる。

【0046】

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、素子分離領域がエッチングにより形成されている構造のものである。

【0047】

（半導体装置）
次に、本実施の形態における半導体装置について、図１２及び図１３に基づき説明する。尚、図１３（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂにおいて切断した断面図であり、図１３（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄにおいて切断した断面図である。

【0048】

本実施の形態における半導体装置であるＨＥＭＴは、Ｓｉ等の基板１０の上に、バッファ層１１が形成されており、バッファ層１１の上に、第１の半導体層である電子走行層２１及び第２の半導体層である電子供給層２２が積層して形成されている。バッファ層１１は、ＡｌＮ、ＡｌＧａＮ等により形成されており、電子走行層２１は、ｉ−ＧａＮ等により形成されており、電子供給層２２は、ｉ−ＡｌＧａＮ等により形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１において、２ＤＥＧ２１ａが生成される。

【0049】

また、電子供給層２２及び電子走行層２１の一部をドライエッチング等により除去することにより、素子分離領域１４０ａ及び１４０ｂが形成されており、このように形成された素子分離領域１４０ａ及び１４０ｂにより素子ごとに分離されている。

【0050】

また、電子供給層２２の上には、ゲート電極３１におけるゲートフィンガー３１ａ、ソース電極３２、ドレイン電極３３が形成されている。具体的には、中央部分にドレイン電極３３が形成されており、このドレイン電極３３の両側の各々にソース電極３２が形成されている。即ち、２つのソース電極３２の間にドレイン電極３３が形成されている。ゲート電極３１の一部であるのゲートフィンガー３１ａは、ドレイン電極３３とソース電極３２との間に各々形成されている。ゲート電極３１は、このように形成された２つのゲートフィンガー３１ａと、２つのゲートフィンガー３１ａを接続するためのゲートフィンガー接続部３１ｂとを有している。尚、ソース電極３２及びドレイン電極３３は細長い長方形の形状で形成されており、ともに長手方向が略同一の方向となるように形成されている。

【0051】

本実施の形態においては、ドレイン電極３３には、ドレイン電極３３の端部において上部が周囲の四方に張出しているドレインフィールドプレート３３ａが設けられている。例えば、ドレインフィールドプレート３３ａは、ドレイン電極３３の周囲の電子供給層２２の上に形成されている絶縁層１５０の上に形成されている。尚、本実施の形態においては、素子分離領域１４０ａの上におけるドレイン電極３３の端部においてもドレインフィールドプレート３３ａが設けられている。

【0052】

尚、電子供給層２２の上に形成されているゲート電極３１におけるゲートフィンガー３１ａ、ソース電極３２、ドレイン電極３３は、一方の素子分離領域１４０ａの上から他方の素子分離領域１４０ｂの上に延びるように形成されている。また、ゲート電極３１におけるゲートフィンガー接続部３１ｂは、一方の素子分離領域１４０ａの上となる電子走行層２１の上に形成されている。

【0053】

本実施の形態における半導体装置においては、上述したドレインフィールドプレート３３ａを設けることにより、ドレイン電極３３に高電圧が印加された場合においても、ドレイン電極３３の端部において生じる破壊を抑制することができる。

【0054】

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１４〜図１９に基づき説明する。

【0055】

最初に、図１４に示すように、Ｓｉ等により形成された基板１０の上に、窒化物半導体によりバッファ層１１、電子走行層２１、電子供給層２２をエピタキシャル成長により形成する。尚、図１４（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂで切断した断面に対応する工程図であり、図１４（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄで切断した断面に対応する工程図である。

【0056】

基板１０は、Ｓｉ以外にも、ＳｉＣ、サファイア、ＧａＮ等により形成されたものであってもよい。バッファ層１１、電子走行層２１、電子供給層２２は、ＭＯＣＶＤまたはＭＢＥによるエピタキシャル成長により形成することができる。尚、本実施の形態においては、ＭＯＣＶＤの場合について説明する。

【0057】

バッファ層１１は、ＡｌＮ及びＡｌＧａＮ等により形成されている。バッファ層１１を形成する際の原料ガスとしては、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニア（ＮＨ_３）が用いられる。バッファ層１１は、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。

【0058】

電子走行層２１は、膜厚が約１μｍのＧａＮにより形成されている。電子走行層２１を形成する際の原料ガスとしては、ＴＭＧ、アンモニアが用いられ、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。

【0059】

電子供給層２２は、膜厚が約２０ｎｍのＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。電子供給層２２を形成する際の原料ガスとしては、ＴＭＡ、ＴＭＧ、アンモニアが用いられ、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１において、２ＤＥＧ２１ａが生成される。

【0060】

次に、図１５に示すように、電子供給層２２及び電子走行層２１の一部に素子分離領域１４０ａ及び１４０ｂを形成する。尚、図１５（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂで切断した断面に対応する工程図であり、図１５（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄで切断した断面に対応する工程図である。

【0061】

具体的には、電子供給層２２の上に、フォトレジストを塗布し露光装置による露光、現像を行なうことにより、素子分離領域１４０ａ及び１４０ｂが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、電子供給層２２及び電子走行層２１の一部を除去する。このように、電子供給層２２及び電子走行層２１の一部を除去することにより、素子分離領域１４０ａ及び１４０ｂが形成される。この後、不図示のレジストパターンは有機溶剤等により除去される。

【0062】

次に、図１６に示すように、電子供給層２２の上に、絶縁層１５０を形成する。具体的には、電子供給層２２の上に、ＣＶＤにより、厚さ約１００ｎｍのＳｉＮ（窒化シリコン）を成膜することにより絶縁層１５０を形成する。このように、絶縁層１５０を成膜することにより、素子分離領域１４０ａ及び１４０ｂには絶縁層１５０が埋め込まれる。尚、図１６（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂで切断した断面に対応する工程図であり、図１６（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄで切断した断面に対応する工程図である。

【0063】

次に、図１７に示すように、絶縁層１５０において、ソース電極３２及びドレイン電極３３が形成される領域に開口部を形成する。尚、図１７（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂで切断した断面に対応する工程図であり、図１７（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄで切断した断面に対応する工程図である。

【0064】

具体的には、絶縁層１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における絶縁層１５０を電子供給層２２の表面が露出するまで除去する。これにより、絶縁層１５０において、ソース電極３２及びドレイン電極３３が形成される領域に開口部１５０ａを形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。

【0065】

次に、図１８に示すように、絶縁層１５０における開口部１５０ａにソース電極３２及びドレイン電極３３を形成する。尚、図１８（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂで切断した断面に対応する工程図であり、図１８（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄで切断した断面に対応する工程図である。

【0066】

具体的には、再度、絶縁層１５０及び電子供給層２２の表面に塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２、ドレイン電極３３及びドレインフィールドプレート３３ａが形成される領域に開口部を有している。具体的には、ドレイン電極３３が形成される領域において、ドレイン電極３３を形成するために絶縁層１５０に形成された開口部１５０ａよりも大きな開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。このように形成されるドレイン電極３３の周囲には、絶縁層１５０の上に、ドレインフィールドプレート３３ａが形成されている。即ち、ドレイン電極３３は、電子供給層２２と接している下部よりも上部の方が広く形成されており、ドレイン電極３３の上部において、絶縁層１５０の上に形成されている部分がドレインフィールドプレート３３ａとなる。よって、本実施の形態においては、ドレイン電極３３の周囲には、上部において張出しているドレインフィールドプレート３３ａが形成される。この際成膜されるＴｉ／Ａｌからなる金属積層膜は、Ｔｉ膜が約１００ｎｍ、Ａｌ膜が約３００ｎｍを積層形成したものである。また、この後、約６００℃の温度でＲＴＡを行なうことにより、ソース電極３２及びドレイン電極３３をオーミックコンタクトさせる。

【0067】

次に、図１９に示すように、絶縁層１５０において、ゲート電極３１が形成される領域に開口部を形成し、形成された開口部にゲート電極３１を形成する。尚、図１９（ａ）は、図１２における一点鎖線１２Ａ−１２Ｂで切断した断面に対応する工程図であり、図１９（ｂ）は、図１２における一点鎖線１２Ｃ−１２Ｄで切断した断面に対応する工程図である。

【0068】

具体的には、絶縁層１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における絶縁層１５０を電子供給層２２の表面が露出するまで除去する。この際、電子供給層２２の一部を除去することにより、ゲートリセスを形成してもよい。この後、真空蒸着によりＮｉ／Ａｕからなる金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。このように形成されるゲート電極３１は、ソース電極３２とドレイン電極３３との間に形成されるゲートフィンガー３１ａとゲートフィンガー３１ａ同士を接続するゲートフィンガー接続部３１ｂとを有している。この際成膜されるＮｉ／Ａｕからなる金属積層膜は、Ｎｉ膜が約５０ｎｍ、Ａｕ膜が約３００ｎｍを積層形成したものである。

【0069】

以上の工程により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。

【0070】

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、素子分離領域がエッチングにより形成されている構造のものである。

【0071】

（半導体装置）
本実施の形態における半導体装置について、図２０及び図２１に基づき説明する。尚、図２１（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂにおいて切断した断面図であり、図２１（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄにおいて切断した断面図である。

【0072】

本実施の形態における半導体装置であるＨＥＭＴは、Ｓｉ等の基板１０の上に、バッファ層１１が形成されており、バッファ層１１の上に、第１の半導体層である電子走行層２１及び第２の半導体層である電子供給層２２が積層して形成されている。バッファ層１１は、ＡｌＮ、ＡｌＧａＮ等により形成されており、電子走行層２１は、ｉ−ＧａＮ等により形成されており、電子供給層２２は、ｉ−ＡｌＧａＮ等により形成されている。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１において、２ＤＥＧ２１ａが生成される。

【0073】

また、電子供給層２２及び電子走行層２１の一部には、Ａｒ等のイオン注入をすることにより素子分離領域４０ａ及び４０ｂが形成されており、このように形成された素子分離領域４０ａ及び４０ｂにより素子ごとに分離されている。

【0074】

また、電子供給層２２の上には、ゲート電極３１、ソース電極３２、ドレイン電極３３が形成されている。具体的には、中央部分にドレイン電極３３が形成されており、このドレイン電極３３の両側の各々にソース電極３２が形成されている。即ち、２つのソース電極３２の間にドレイン電極３３が形成されている。ゲート電極３１の一部であるのゲートフィンガー３１ａは、ドレイン電極３３とソース電極３２との間に各々形成されている。ゲート電極３１は、このように形成された２つのゲートフィンガー３１ａと、２つのゲートフィンガー３１ａを接続するためのゲートフィンガー接続部３１ｂとを有している。尚、ソース電極３２及びドレイン電極３３は細長い長方形の形状で形成されており、ともに長手方向が略同一の方向となるように形成されている。

【0075】

本実施の形態においては、ドレイン電極３３には、ドレイン電極３３の端部において上部が周囲に張出しているドレインフィールドプレート３３ｂ及び３３ｃが設けられている。具体的には、ドレインフィールドプレート３３ｂ及び３３ｃは、電子供給層２２の上に形成されている絶縁層２５０の上に設けられている。このため、素子分離領域４０ａの上におけるドレイン電極３３の端部においてもドレインフィールドプレート３３ｂが設けられている。

【0076】

本実施の形態においては、絶縁層２５０は、素子分離領域４０ａ及び４０ｂの上に形成される絶縁層２５０ａと、素子分離領域４０ａ及び４０ｂ以外の領域の電子供給層２２の上に形成される絶縁層２５０ｂとにより形成されている。更に、素子分離領域４０ａ及び４０ｂの上に形成される絶縁層２５０ａは、素子分離領域４０ａ及び４０ｂ以外の領域の電子供給層２２の上に形成される絶縁層２５０ｂよりも薄く形成されている。具体的には、絶縁層２５０ａの膜厚は、絶縁層２５０ｂの膜厚の半分以下の膜厚で形成されており、例えば、絶縁層２５０ａの膜厚が約５０ｎｍ、絶縁層２５０ｂの膜厚が約１００ｎｍとなるように形成されている。よって、素子分離領域４０ａにおいては、絶縁層２５０ｂよりも薄い絶縁層２５０ａの上にドレインフィールドプレート３３ｂが形成されているため、ドレインフィールドプレート３３ｂは、ドレインフィールドプレート３３ｃよりも低い位置に形成される。このように、絶縁層２５０ｂの厚さを薄くすることにより、より電界を緩和させることができる。一方、素子分離領域４０ａ及び４０ｂが形成されていない領域においては、コラプスを低減するため、ドレインフィールドプレート３３ｃを高い位置に形成する必要があり、絶縁層２５０ｂの厚さをある程度厚くする必要がある。

【0077】

尚、電子供給層２２の上に形成されているゲート電極３１におけるゲートフィンガー３１ａ、ソース電極３２、ドレイン電極３３は、一方の素子分離領域４０ａの上から他方の素子分離領域４０ｂの上に延びるように形成されている。また、ゲート電極３１におけるゲートフィンガー接続部３１ｂは、一方の素子分離領域４０ａの上に形成されている。

【0078】

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２２〜図２８に基づき説明する。

【0079】

最初に、図２２に示すように、Ｓｉ等により形成された基板１０の上に、窒化物半導体によりバッファ層１１、電子走行層２１、電子供給層２２をエピタキシャル成長により形成する。尚、図２２（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２２（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0080】

基板１０は、Ｓｉ以外にも、ＳｉＣ、サファイア、ＧａＮ等により形成されたものであってもよい。バッファ層１１、電子走行層２１、電子供給層２２は、ＭＯＣＶＤまたはＭＢＥによるエピタキシャル成長により形成することができる。尚、本実施の形態においては、ＭＯＣＶＤの場合について説明する。

【0081】

バッファ層１１は、ＡｌＮ及びＡｌＧａＮ等により形成されている。バッファ層１１を形成する際の原料ガスとしては、ＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニア（ＮＨ_３）が用いられる。バッファ層１１は、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。

【0082】

電子走行層２１は、膜厚が約１μｍのＧａＮにより形成されている。電子走行層２１を形成する際の原料ガスとしては、ＴＭＧ、アンモニアが用いられ、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。

【0083】

電子供給層２２は、膜厚が約２０ｎｍのＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。電子供給層２２を形成する際の原料ガスとしては、ＴＭＡ、ＴＭＧ、アンモニアが用いられ、これらの原料ガスをＭＯＣＶＤのチャンバー内に所定量供給しエピタキシャル成長させることにより形成する。これにより、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１において、２ＤＥＧ２１ａが生成される。

【0084】

次に、図２３に示すように、電子供給層２２及び電子走行層２１の一部に素子分離領域４０ａ及び４０ｂを形成する。尚、図２３（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２３（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0085】

具体的には、電子供給層２２の上に、フォトレジストを塗布し露光装置による露光、現像を行なうことにより、素子分離領域４０ａ及び４０ｂが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない開口部における電子供給層２２及び電子走行層２１の一部に、アルゴン（Ａｒ）等のイオンをイオン注入することにより半絶縁化させて不活性領域を形成する。このように形成された不活性領域により、素子分離領域４０ａ及び４０ｂを形成する。この後、不図示のレジストパターンは有機溶剤等により除去される。尚、イオン注入することにより不活性領域を形成することのできる元素としては、Ａｒ以外には、水素（Ｈ）、ヘリウム（Ｈｅ）、窒素（Ｎ）、フッ素（Ｆ）、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、酸素（Ｏ）等が挙げられる。

【0086】

次に、図２４に示すように、電子供給層２２の上に、絶縁層２５０を形成する。具体的には、電子供給層２２の上に、ＣＶＤにより、厚さ約１００ｎｍのＳｉＮ（窒化シリコン）を成膜することにより絶縁層２５０を形成する。尚、図２４（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２４（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0087】

次に、図２５に示すように、素子分離領域４０ａ及び４０ｂの上を除く領域にレジストパターン２６１を形成し、素子分離領域４０ａ及び４０ｂの上の絶縁層２５０の厚さを薄くすることにより、素子分離領域４０ａ及び４０ｂの上に絶縁層２５０ａを形成する。尚、図２５（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２５（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0088】

具体的には、絶縁層２５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、絶縁層２５０を介した素子分離領域４０ａ及び４０ｂの上に開口部を有するレジストパターン２６１を形成する。この後、フッ素を含むエッチングガスを用いてＲＩＥ等によるドライエッチングを行なうことにより、レジストパターン２６１が形成されていない領域における絶縁層２５０の厚さを約５０ｎｍとなるまで除去し絶縁層２５０ａを形成する。尚、絶縁層２５０において、絶縁層２５０ａ以外の領域の絶縁層を絶縁層２５０ｂと記載する場合がある。この後、不図示のレジストパターンを有機溶剤等により除去する。

【0089】

次に、図２６に示すように、絶縁層２５０において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２５０ｃを形成する。尚、図２６（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２６（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0090】

具体的には、絶縁層２５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における絶縁層２５０を電子供給層２２の表面が露出するまで除去する。これにより、絶縁層２５０において、ソース電極３２及びドレイン電極３３が形成される領域に開口部２５０ｃを形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。

【0091】

次に、図２７に示すように、絶縁層２５０における開口部２５０ｃにソース電極３２及びドレイン電極３３を形成する。尚、図２７（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２７（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0092】

具体的には、再度、絶縁層５０及び電子供給層２２の表面に塗布し、露光装置による露光、現像を行なうことにより、不図示のレジストパターンを形成する。この際形成されるレジストパターンは、ソース電極３２、ドレイン電極３３及びドレインフィールドプレート３３ｂ及び３３ｃが形成される領域に開口部を有している。具体的には、ドレイン電極３３が形成される領域に、ドレイン電極３３を形成するために絶縁層２５０に形成された開口部２５０ｃよりも大きな開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着によりＴｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。このように形成されるドレイン電極３３の周囲には、絶縁層２５０の上に、ドレインフィールドプレート３３ｂ及び３３ｃが形成されている。即ち、ドレイン電極３３は、電子供給層２２と接している下部よりも上部の方が広く形成されており、ドレイン電極３３の上部において、絶縁層５０の上に形成されている部分がドレインフィールドプレート３３ｂ及び３３ｃとなる。

【0093】

本実施の形態においては、素子分離領域４０ａ及び４０ｂの上の絶縁層２５０ａの上にドレインフィールドプレート３３ｂが形成されている。また、素子分離領域４０ａ及び４０ｂを除く領域の上の絶縁層２５０ｂの上にドレインフィールドプレート３３ｃが形成されている。この際成膜されるＴｉ／Ａｌからなる金属積層膜は、Ｔｉ膜が約１００ｎｍ、Ａｌ膜が約３００ｎｍを積層形成したものである。また、この後、約６００℃の温度でＲＴＡを行なうことにより、ソース電極３２及びドレイン電極３３をオーミックコンタクトさせる。

【0094】

次に、図２８に示すように、絶縁層５０において、ゲート電極３１が形成される領域に開口部を形成し、形成された開口部にゲート電極３１を形成する。尚、図２８（ａ）は、図２０における一点鎖線２０Ａ−２０Ｂで切断した断面に対応する工程図であり、図２８（ｂ）は、図２０における一点鎖線２０Ｃ−２０Ｄで切断した断面に対応する工程図である。

【0095】

具体的には、絶縁層２５０ａ及び２５０ｂの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域における絶縁層２５０ｂを電子供給層２２の表面が露出するまで除去する。この際、電子供給層２２の一部を除去することにより、ゲートリセスを形成してもよい。この後、真空蒸着によりＮｉ／Ａｕからなる金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。このように形成されるゲート電極３１は、ソース電極３２とドレイン電極３３との間に形成されるゲートフィンガー３１ａとゲートフィンガー３１ａ同士を接続するゲートフィンガー接続部３１ｂとを有している。この際成膜されるＮｉ／Ａｕからなる金属積層膜は、Ｎｉ膜が約５０ｎｍ、Ａｕ膜が約３００ｎｍを積層形成したものである。

【0096】

以上の工程により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。

【0097】

〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。

【0098】

本実施の形態における半導体デバイスは、第１から第３の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２９に基づき説明する。尚、図２９は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。

【0099】

最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。

【0100】

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。尚、本実施の形態におけるゲート電極４１１はゲート電極パッドであり、第１から第３の実施の形態におけるゲート電極３１と接続されている。同様に、ソース電極４１２はソース電極パッドでありソース電極３２と接続されており、ドレイン電極４１３はドレイン電極パッドでありドレイン電極３３と接続されている。

【0101】

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。

【0102】

また、本実施の形態における電源装置及び高周波増幅器は、第１から第３の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。

【0103】

図３０に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図３０に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図３０に示す例では３つ）４６８を備えている。図３０に示す例では、第１から第３の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。

【0104】

また、図３１に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図３１に示す例では、パワーアンプ４７３は、第１から第３の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図３１に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。

【0105】

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【0106】

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層及び第１の半導体層の一部に形成された素子分離領域と、
前記第２の半導体層及び前記素子分離領域の上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記素子分離領域の上において、空間を介して前記ドレイン電極の一部となるドレインフィールドプレートが形成されていることを特徴とする半導体装置。
（付記２）
前記素子分離領域の上における前記ドレイン電極の周囲には、前記空間に代えて絶縁層が形成されており、
前記絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記基板はシリコンを含む材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記素子分離領域は、第２の半導体層及び第１の半導体層の一部に、Ａｒ、Ｈ、Ｈｅ、Ｎ、Ｆ、Ｍｇ、Ｚｎ、Ｏのうちのいずれかの元素を含むイオンをイオン注入することにより形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記素子分離領域は、第２の半導体層及び第１の半導体層の一部を除去することにより形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記６）
前記ドレイン電極の周囲における前記素子分離領域を除く領域には絶縁層が形成されており、
前記ドレインフィールドプレートは、前記絶縁層の上に形成されているものであって、
前記ドレイン電極の周囲に形成されている絶縁層のうち、前記素子分離領域の上に形成されている絶縁層の膜厚は、前記素子分離領域を除く領域の上に形成されている絶縁層の膜厚よりも薄く形成されていることを特徴とする付記１から５のうちのいずれかに記載の半導体装置。
（付記７）
前記絶縁層は、窒化シリコン、または、酸化シリコンを含む材料により形成されていることを特徴とする付記１から６のうちのいずれかに記載の半導体装置。
（付記８）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層及び第１の半導体層の一部に形成された素子分離領域と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ドレイン電極の周囲には絶縁層が形成されており、前記絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが形成されていることを特徴とする半導体装置。
（付記９）
前記ゲート電極は、ゲートフィンガーと前記ゲートフィンガーを接続するゲートフィンガー接続部とを有しており、
前記ゲートフィンガーは、前記ソース電極と前記ドレイン電極との間に形成されており、
前記ゲートフィンガー接続部は、前記素子分離領域の上に形成されていることを特徴とする付記１から８のうちのいずれかに記載の半導体装置。
（付記１０）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から９のうちのいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１０のうちのいずれかに記載の半導体装置。
（付記１２）
基板の上に、窒化物半導体により第１の半導体層、第２の半導体層を順次エピタキシャル成長により形成する工程と、
第２の半導体層及び第１の半導体層の一部に素子分離領域を形成する工程と、
前記第２の半導体層及び前記素子分離領域の上に絶縁層を形成する工程と、
前記絶縁層において、ソース電極及びドレイン電極が形成される領域に開口部を形成する工程と、
前記開口部に金属膜を形成することによりソース電極及びドレイン電極を形成する工程と、
を有し、
前記ドレイン電極は、前記素子分離領域の上の一部にも形成されており、
前記素子分離領域の上の絶縁層の上には、前記ドレイン電極の一部となるドレインフィールドプレートが形成されていることを特徴とする半導体装置の製造方法。
（付記１３）
前記基板は、シリコンを含む材料により形成されていることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記ソース電極及び前記ドレイン電極を形成する工程は、
前記開口部を有する絶縁層の上に、前記ドレイン電極を形成するために前記絶縁層に設けられた開口部よりも大きな開口部を有するレジストパターンを形成する工程と、
前記レジストパターンが形成されている面に金属膜を成膜する工程と、
前記レジストパターンの上に成膜されている金属膜をリフトオフに除去する工程と、
を含むものであることを特徴とする付記１２または１３に記載の半導体装置の製造方法。
（付記１５）
前記素子分離領域は、第２の半導体層及び第１の半導体層の一部に、Ａｒ、Ｈ、Ｈｅ、Ｎ、Ｆ、Ｍｇ、Ｚｎ、Ｏのうちのいずれかの元素を含むイオンをイオン注入することにより形成されていることを特徴とする付記１２から１４のうちのいずれかに記載の半導体装置の製造方法。
（付記１６）
前記素子分離領域は、第２の半導体層及び第１の半導体層の一部を除去することにより形成されていることを特徴とする付記１２から１４のうちのいずれかに記載の半導体装置の製造方法。
（付記１７）
前記絶縁層を形成する工程の後、
前記素子分離領域の上に形成されている前記絶縁層の厚さを薄くする工程を含むものであることを特徴とする付記１２から１６のうちのいずれかに記載の半導体装置の製造方法。
（付記１８）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１９）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする増幅器。

【符号の説明】

【0107】

１０ 基板
１１ バッファ層
２１ 電子走行層（第１の半導体層）
２１ａ ２ＤＥＧ
２２ 電子供給層（第２の半導体層）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
３３ａ ドレインフィールドプレート
３３ｂ、３３ｃ ドレインフィールドプレート
４０ａ、４０ｂ 素子分離領域
５０ 絶縁層
２５０ 絶縁層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】