特許 6252194 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6252194

(24)【登録日】2017年12月8日

(45)【発行日】2017年12月27日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H02M 7/48 20070101AFI20171218BHJP

   H01L 25/07 20060101ALI20171218BHJP

   H01L 25/18 20060101ALI20171218BHJP

【ＦＩ】

   H02M7/48 Z

   H01L25/04 C

【請求項の数】3

【全頁数】10

(21)【出願番号】特願2014-6584(P2014-6584)

(22)【出願日】2014年1月17日

(65)【公開番号】特開2015-136239(P2015-136239A)

(43)【公開日】2015年7月27日

【審査請求日】2016年6月10日

(73)【特許権者】

【識別番号】000003218

【氏名又は名称】株式会社豊田自動織機

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(72)【発明者】

【氏名】紺谷 一善

(72)【発明者】

【氏名】長瀬 俊昭

(72)【発明者】

【氏名】蟹江 直人

【審査官】 小原 正信

(56)【参考文献】

【文献】 特開２０１３−０９８４２５（ＪＰ，Ａ）

【文献】 特開２００７−０５９７３７（ＪＰ，Ａ）

【文献】 特開平１０−１２５８５６（ＪＰ，Ａ）

【文献】 登録実用新案第３１７３５１２（ＪＰ，Ｕ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ７／４８

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

並列接続された複数の半導体素子により構成されるアーム素子を複数備えると共に直列接続された２つの前記アーム素子の中点より出力部が導出される主回路が設けられた基板と、
前記基板上に設けられ、前記主回路に電圧を供給するための複数の入力電極部と、
前記基板上に設けられ、前記出力部に接続される複数の出力電極部とを備え、
複数の前記アーム素子は、前記基板の第１方向に並んで配列されており、
前記アーム素子を構成する前記並列接続された複数の半導体素子は、前記基板の第１方向に垂直な第２方向に並んで配列されると共に、互いに離間する２組の素子グループに分割されており、
前記複数の入力電極部及び前記複数の出力電極部は、前記２組の素子グループの間に配置されるように前記第１方向に沿って一列に交互に並んで設けられており、
前記入力電極部同士及び前記出力電極部同士は、何れも前記第１方向に隣り合うように配置されておらず、
前記直列接続された２つのアーム素子は、前記基板上に前記第１方向に隣接して配置されており、
前記２つのアーム素子のうち一方のアーム素子の前記素子グループ間には、前記入力電極部の少なくとも一部が配置されており、
前記２つのアーム素子のうち他方のアーム素子の前記素子グループ間には、前記出力電極部の少なくとも一部が配置されていることを特徴とする半導体装置。

【請求項2】

前記入力電極部には、入力電極が搭載されており、
前記入力電極は、前記第１方向の幅が前記第２方向の幅に比較して長い形状をなしていることを特徴とする請求項１記載の半導体装置。

【請求項3】

前記入力電極は、前記第１方向に長辺を有する長方形状をなしていることを特徴とする請求項２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば３相インバータ等の半導体装置に関するものである。

【背景技術】

【0002】

従来の半導体装置としては、例えば特許文献１，２に記載されているものが知られている。特許文献１に記載の半導体装置は、基板に固定された複数の電極端子と、基板における電極端子の近傍に実装された複数のパワー素子とを備えている。特許文献２に記載の半導体装置は、主回路基板に搭載された複数の半導体素子群と、主回路基板に固定された正極側入力電極端子、負極側入力電極端子及び３つの出力端子とを備え、半導体素子群と端子とが交互に配列されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第５７１５１４１号

【特許文献2】実用新案登録第３１７３５１２号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上記従来技術においては、以下の問題点が存在する。即ち、特許文献１に記載の半導体装置では、電極端子から各パワー素子までの電流経路の長さが異なるため、各パワー素子に電流が流れ込むタイミングが異なるようになる。このため、各パワー素子間での電流アンバランスが大きくなる。電流アンバランスが大きいと、各パワー素子を流れる電流値のうち最小の電流値に合わせるように設計する必要があるため、所望の出力電流を得るためにはパワー素子の数を増やさざるを得ず、結果的に装置の大型化につながる。

【0005】

特許文献２に記載の半導体装置では、正極側入力電極端子から半導体素子群の各半導体素子までの電流経路の長さが等しく、各半導体素子に電流が流れ込むタイミングが均等になるため、各半導体素子間での電流アンバランスが少なくなる。しかし、電極端子及び出力端子が各半導体素子の配列方向（各半導体素子群の配列方向に垂直な方向）に延在しているため、電極端子及び出力端子のスペースが大きくなる。これにより、装置が大型化してしまう。

【0006】

本発明の目的は、各半導体素子間での電流アンバランスの影響を最小限に抑えつつ、小型化を図ることができる半導体装置を提供することである。

【課題を解決するための手段】

【0007】

本発明の半導体装置は、並列接続された複数の半導体素子により構成されるアーム素子を複数備えると共に、直列接続された２つのアーム素子の中点より出力部が導出される主回路が設けられた基板と、基板上に設けられ、主回路に電圧を供給するための入力電極部と、基板上に設けられ、出力部に接続される出力電極部とを備え、複数のアーム素子は、基板の第１方向に並んで配列されており、アーム素子を構成する並列接続された複数の半導体素子は、基板の第１方向に垂直な第２方向に並んで配列されると共に、互いに離間する２組の素子グループに分割されており、入力電極部及び出力電極部は、２組の素子グループの間に配置されるように第１方向に沿って設けられていることを特徴とするものである。

【0008】

このように本発明の半導体装置においては、並列接続された複数の半導体素子を互いに離間する２組の素子グループに分割させ、入力電極部及び出力電極部を２組の素子グループの間に配置されるように基板の第１方向に沿って設けることにより、例えば入力電極部及び出力電極部を基板の第２方向に並ぶ複数の半導体素子の外側に配置した場合に比べて、入力電極部及び出力電極部から各半導体素子までの電流経路の長さの違いが少なくなる。従って、各半導体素子に電流が流れ込むタイミングの違いが最小限に抑えられるため、各半導体素子間での電流アンバランスの影響を最小限に抑えることができる。従って、所望の出力電流を得るために半導体素子の数を必要以上に増やさなくて済むため、基板を大きくする必要が無くなる。また、各半導体素子間での電流アンバランスを少なくするために各半導体素子の配列方向に沿って入力電極部及び出力電極部を延在させなくて済むため、この点でも基板を大きくする必要が無くなる。以上により、半導体装置の小型化を図ることができる。

【0009】

入力電極部には、入力電極が搭載されており、入力電極は、第１方向の幅が第２方向の幅に比較して長い形状をなしていると良い。基板の第１方向の寸法は、アーム素子の配列数によって必然的に決まってくる。このため、上記のように入力電極部及び出力電極部を２組の素子グループの間に配置した構造では、基板の第１方向にはスペース的に余裕がでるため、入力電極部を基板の第１方向に長くすることができ、これに伴って入力電極を基板の第１方向に長くすることができる。そこで、入力電極を第１方向の幅が第２方向の幅に比較して長い形状とすることにより、入力電極の寸法を基板の第２方向に対応する方向に小さくしても、入力電極の通電接続面積を確保することが可能となる。このように入力電極の寸法を基板の第２方向に対応する方向に小さくすることで、その分だけ基板の第２方向の寸法を小さくすることができる。これにより、半導体装置の更なる小型化を図ることができる。

【0010】

このとき、入力電極は、第１方向に長辺を有する長方形状をなしていると良い。この場合には、２組の素子グループの間のスペースを有効活用して、入力電極の通電接続面積を十分確保することができる。

【0011】

また、基板上に隣接して配置される直列接続された２つのアーム素子のうち、一方のアーム素子の素子グループ間に入力電極部の少なくとも一部が配置され、他方のアーム素子の素子グループ間に出力電極部の少なくとも一部が配置されていると良い。この場合には、アーム素子間に入力電極部及び出力電極部を配置する構成に比較して、基板の第１方向の長さを短くすることができ、半導体装置の小型化を図ることができる。

【発明の効果】

【0012】

本発明によれば、各半導体素子間での電流アンバランスの影響を最小限に抑えつつ、半導体装置の小型化を図ることができる。

【図面の簡単な説明】

【0013】

【図1】本発明に係る半導体装置の一実施形態としてインバータ装置を示す分解斜視図である。

【図2】図１に示したインバータ装置の断面図である。

【図3】図１に示したインバータ装置の回路図である。

【図4】図１に示した下基板の部品実装構造を示す平面図である。

【図5】図１に示した上基板の部品実装構造を示す平面図である。

【図6】図４に示した下基板の部品実装構造における電流の流れ方向を示す図である。

【発明を実施するための形態】

【0014】

以下、本発明に係る半導体装置の好適な実施形態について、図面を参照して詳細に説明する。なお、各図における寸法比率は、実際のものと異なる場合がある。

【0015】

図１は、本発明に係る半導体装置の一実施形態としてインバータ装置を示す分解斜視図であり、図２は、図１に示したインバータ装置の断面図である。なお、図２（ａ）は、図５のＡ−Ａ線断面図であり、図２（ｂ）は、図５のＢ−Ｂ線断面図である。本実施形態のインバータ装置１は、例えば３相交流モータを駆動する３相インバータ装置である。

【0016】

図３は、インバータ装置１の回路図である。図３において、インバータ装置１は、主回路２と、この主回路２を制御する制御回路３と、主回路２及び外部のバッテリ（図示せず）と接続され、主回路２にバッテリの電圧を供給するための入力端子としての正極電極端子４及び負極電極端子５とを有している。

【0017】

主回路２は、３相ブリッジ接続された６つのスイッチング素子Ｑ１〜Ｑ６と、各スイッチング素子Ｑ１〜Ｑ６に並列に接続されたフライホイールダイオードＤ１〜Ｄ６とを有している。スイッチング素子Ｑ１〜Ｑ６としては、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。スイッチング素子Ｑ１〜Ｑ６は、並列接続された複数（例えば４つ）のスイッチング素子１５からなるスイッチング素子群１６（図１等参照）を等価的に表したものである。なお、スイッチング素子Ｑ１，Ｑ３，Ｑ５及びフライホイールダイオードＤ１，Ｄ３，Ｄ５を含む群は、上アーム素子として構成され、スイッチング素子Ｑ２，Ｑ４，Ｑ６及びフライホイールダイオードＤ２，Ｄ４，Ｄ６を含む群は、下アーム素子として構成されている。

【0018】

スイッチング素子Ｑ１，Ｑ２は、正極電極端子４と負極電極端子５との間に直列接続されている。スイッチング素子Ｑ１，Ｑ２の接続点（中点）には、Ｕ相出力端子６が接続（導出）されている。スイッチング素子Ｑ３，Ｑ４は、正極電極端子４と負極電極端子５との間に直列接続されている。スイッチング素子Ｑ３，Ｑ４の接続点には、Ｖ相出力端子７が接続されている。スイッチング素子Ｑ５，Ｑ６は、正極電極端子４と負極電極端子５との間に直列接続されている。スイッチング素子Ｑ５，Ｑ６の接続点には、Ｗ相出力端子８が接続されている。Ｕ相出力端子６、Ｖ相出力端子７及びＷ相出力端子８は、３相の交流出力を外部のモータに供給するための端子、即ち各相の出力部に接続された端子である。

【0019】

また、正極電極端子４と負極電極端子５との間には、主回路２の他の部品を構成するコンデンサ９が接続されている。なお、図３では、主回路２に接続される複数のコンデンサ９を模式的に示している（図１及び図２参照）。

【0020】

制御回路３は、各スイッチング素子Ｑ１〜Ｑ６のスイッチング（ＯＮ／ＯＦＦ）を制御する回路である。制御回路３は、電子制御ユニット（ＥＣＵ）の一部として構成することができ、例えば負荷状態や操作者の要求値に応じて各スイッチング素子Ｑ１〜Ｑ６を適宜スイッチングする。

【0021】

図１及び図２に戻り、インバータ装置１は、ヒートシンク１０上に配置された下基板１１と、この下基板１１の上にスペーサブラケット１２を介して配置された上基板１３と、下基板１１及び上基板１３を覆うケース１４と、上記の正極電極端子４及び負極電極端子５（以下、入力端子４，５ということがある）と、上記のＵ相出力端子６、Ｖ相出力端子７及びＷ相出力端子８（以下、出力端子６〜８ということがある）とを有している。下基板１１は、例えば絶縁金属基板（ＩＭＳ）である。上基板１３は、例えばプリント基板である。下基板１１及び上基板１３は、ヒートシンク１０にネジ止めされる。ケース１４も、ヒートシンク１０にネジ止めされる。

【0022】

下基板１１には、主回路２を構成する部品が実装されている。具体的には、図４にも示すように、下基板１１には、複数（ここでは４つ）のスイッチング素子１５からなるスイッチング素子群１６が下基板１１の長手方向（第１方向）に６列に並んで配列されるように実装されている。これらのスイッチング素子群１６は、上記のスイッチング素子Ｑ１〜Ｑ６を構成している。

【0023】

上アーム素子を構成するスイッチング素子群１６と下アーム素子を構成するスイッチング素子群１６とは、下基板１１の長手方向に互いに隣り合うように実装されている。このとき、上アーム素子のスイッチング素子群１６と下アーム素子のスイッチング素子群１６とは、詰めて配置されている。従って、上アーム素子のスイッチング素子群１６と下アーム素子のスイッチング素子群１６との配線距離が短くなるため、インダクタンスが小さくなる。

【0024】

スイッチング素子群１６を構成する４つのスイッチング素子１５は、上述したように並列接続されており、下基板１１の長手方向に垂直な方向（第２方向）に並んで配列されている。スイッチング素子群１６は、４つのスイッチング素子１５を第２方向に沿って互いに離間する２組の素子グループ１６Ａに分割した状態で下基板１１に実装されている。各素子グループ１６Ａは、２つのスイッチング素子１５からなっている。

【0025】

下基板１１における各素子グループ１６Ａ間の領域には、図４に示すように、入力電極パターン（入力電極部）１７及び出力電極パターン（出力電極部）１８が複数ずつ交互に並んで形成されている。なお、図４は、下基板１１の上にスペーサブラケット１２が載置されていない状態の平面図である。入力電極パターン１７は、主回路２に電圧を供給するためのパターンである。出力電極パターン１８は、出力端子６〜８と接続されるパターンである。入力電極パターン１７及び出力電極パターン１８は、それぞれ配線パターン（図示せず）を介して各スイッチング素子１５と電気的に接続されている。

【0026】

入力電極パターン１７は、下基板１１の長手方向に延在する、つまり下基板１１の長手方向に長辺を有するような長方形状をなしている。言い換えると、入力電極パターン１７は、下基板１１の長手方向に対応する横方向の幅寸法が下基板１１の長手方向に垂直な方向に対応する縦方向の幅寸法よりも大きくなるように構成されている。入力電極パターン１７には、固定用ネジ３６を貫通させるための貫通孔１７ａが形成されている。出力電極パターン１８は、円形状をなしている。出力電極パターン１８には、固定用ネジ４６を貫通させるための貫通孔１８ａが形成されている。

【0027】

なお、下基板１１には、主回路２を構成する他の部品及び制御回路３を構成する部品も実装されている。

【0028】

スペーサブラケット１２は、中継電極（入力電極）１９を収容するための複数（ここでは４つ）の電極収容部２０を有している。中継電極１９は、入力電極パターン１７に対応して、下基板１１の長手方向に延在する、つまり下基板１１の長手方向に長辺を有するような長方形状をなしている。言い換えると、中継電極１９は、下基板１１の長手方向に対応する横方向の幅寸法が下基板１１の長手方向に垂直な方向に対応する縦方向の幅寸法よりも大きくなるように構成されている。

【0029】

中継電極１９には、固定用ネジ３６を貫通させるための貫通孔１９ａが形成されている。スペーサブラケット１２が下基板１１の上に載置されたときは、各電極収容部２０に収容された中継電極１９が各素子グループ１６Ａ間の領域に配置された状態となる。そして、中継電極１９は、下基板１１上に形成された入力電極パターン１７と電気的に接続される。なお、スペーサブラケット１２に対する中継電極１９の上下逆付けを防止するために、例えば中継電極１９の上側端面にリブを設けても良い。

【0030】

上基板１３には、図５にも示すように、複数のコンデンサ９と制御回路３を構成する部品とが実装されている。上基板１３におけるコンデンサ９を実装する領域と制御回路３の構成部品を実装する領域との間には、入力端子４，５及び出力端子６〜８が固定ブラケット２１を介して取り付け固定されている。固定ブラケット２１は、固定用ネジ３６により上基板１３、中継電極１９、入力電極パターン１７及び下基板１１を介してヒートシンク１０に固定されている。

【0031】

上基板１３上における出力端子７，８の固定部に対応する部位には、出力端子７，８を流れる電流を検出する電流センサ２２が設けられている。電流センサ２２は、上基板１３と固定ブラケット２１との間に配置されている。

【0032】

ケース１４の上部には、入力端子４，５及び出力端子６〜８の上端面を露出させるための５つの穴部２３が形成されている。その穴部２３を形成するケース１４の内壁面によって、入力端子４，５及び出力端子６〜８の上端部が位置決めされることとなる。

【0033】

入力端子４，５は、図２（ａ）に示すように、クランク形状をなしている（図２（ａ）では入力端子５のみ図示）。入力端子４，５は、外部端子（図示せず）が接続される外部端子接続部３０と、この外部端子接続部３０に対して偏心するように外部端子接続部３０と一体的に設けられ、下基板１１に接続固定される基板固定部３１とを有している。

【0034】

外部端子接続部３０の上端面３０ａは、外部端子（図示せず）とボルト（図示せず）で締結される外部端子締結面となっている。外部端子接続部３０の上端面３０ａは、略多角形（ここでは略８角形）形状をなしている。また、ケース１４の穴部２３の形状も、外部端子接続部３０の上端面３０ａに対応して略多角形（ここでは略８角形）形状となっている。外部端子接続部３０には、ボルトと螺合するネジ部３３が形成されている。

【0035】

外部端子接続部３０の上部には、ケース１４をシールするためのシール部材３４を装着するシール装着部分３５が設けられている。シール部材３４としては、例えばゴム製のＯリングが用いられる。シール装着部分３５は、環状溝３５ａを有し、その環状溝３５ａにシール部材３４を嵌め込む構造となっている。

【0036】

基板固定部３１には、端子締結ネジ３６を貫通させるための貫通孔３１ａが形成されている。端子締結ネジ３６により入力端子４，５を下基板１１に接続固定する際には、外部端子接続部３０の下部を固定ブラケット２１の上に載せると共に、基板固定部３１を上基板１３の上面側の入力配線パターン（図示せず）上に載せる。そして、上基板１３の裏面側の入力配線パターン（図示せず）と下基板１１の入力電極パターン１７とを電気的に接続するように両基板１１，１３間に中継電極１９を配置する。その状態で、インシュレータ３７を介して端子締結ネジ３６を基板固定部３１の貫通孔３１ａに挿入する。そして、端子締結ネジ３６を上基板１３、中継電極１９及び下基板１１を介してヒートシンク１０に形成された螺子穴に螺子締結することで、それら複数の部材が一体的に固定され、入力端子４，５が下基板１１に接続固定される。

【0037】

出力端子６〜８は、図２（ｂ）に示すように、入力端子４，５と同様にクランク形状をなしている（図２（ｂ）では出力端子８のみ図示）。出力端子６〜８は、外部端子（図示せず）が接続される外部端子接続部４０と、この外部端子接続部４０に対して偏心するように外部端子接続部４０と一体的に設けられ、下基板１１に固定される基板固定部４１とを有している。

【0038】

外部端子接続部４０の上端面４０ａは、外部端子（図示せず）とボルト（図示せず）で締結される外部端子締結面となっている。外部端子接続部４０の上端面４０ａは、上記の外部端子接続部３０の上端面３０ａと同様に、略多角形（ここでは略８角形）形状をなしている。外部端子接続部４０には、ボルトと螺合するネジ部４２が形成されている。

【0039】

外部端子接続部４０の上部には、上記のシール部材３４を装着するシール装着部分４３が設けられている。シール装着部分４３は、上記のシール装着部分３５と同様に、シール部材３４が嵌め込まれる環状溝４３ａを有している。

【0040】

基板固定部４１には、端子締結ネジ４６を貫通させるための貫通孔４１ａが形成されている。端子締結ネジ４６により出力端子６〜８を下基板１１に固定する際には、外部端子接続部４０の下端を固定ブラケット２１に載せると共に、基板固定部４１を上基板１３に形成された貫通孔を介して下基板１１上の出力電極パターン１８の上に載せる。その状態で、インシュレータ４７を介して端子締結ネジ４６を基板固定部４１の貫通孔４１ａに挿入する。そして、端子締結ネジ４６を下基板１１を介してヒートシンク１０に形成された螺子穴に螺子締結することで、出力端子６〜８が下基板１１に固定される。

【0041】

以上のように本実施形態にあっては、並列接続された４つのスイッチング素子１５からなるスイッチング素子群１６を２組の素子グループ１６Ａに分けるように配置し、各組の素子グループ１６Ａの間の領域に入力電極パターン１７及び出力電極パターン１８を配置するようにしたので、図６に示すように、入力電極パターン１７から各スイッチング素子１５までの電流経路の長さの違いが最小限に抑えられる。このため、各スイッチング素子１５に電流が流れ込むタイミングの違いが少なくなるため、各スイッチング素子１５を流れる電流値の均一性を確保でき、各スイッチング素子１５間での電流アンバランスの影響を最小限に抑えることができる。

【0042】

また、各スイッチング素子１５間での電流アンバランスの影響が最小限に抑えられるので、所望の出力電流を得るためにスイッチング素子１５の数を必要以上に増やさなくて済む。

【0043】

また、下基板１１の長手方向の寸法はスイッチング素子群１６の配列数によって決まるが、本実施形態のように各素子グループ１６Ａ間に入力電極パターン１７及び出力電極パターン１８を配置する場合には、スイッチング素子群１６間にそれぞれ入力電極パターン１７及び出力電極パターン１８を配置する場合に比較して、下基板１１の長手方向に対する長さを短くすることができる。つまり、直列接続された２つのスイッチング素子群１６の一方のスイッチング素子群１６の素子グループ１６Ａ間に入力電極パターン１７の少なくとも一部が配置され、これに隣接する他方のスイッチング素子群１６の素子グループ１６Ａ間に出力電極パターン１８の少なくとも一部が配置されるように、各スイッチング素子群１６の複数のスイッチング素子１５を並列接続するパターン内にそれぞれ入力電極パターン１７及び出力電極パターン１８を形成したので、従来構成に比較して配列数に応じた分だけ電極配置スペースを小さくすることができ、下基板１１を小型化することができる。また、入力電極パターン１７を下基板１１の長手方向に対応する横方向に延在するような長方形状としているので、十分な通電面積を確保しつつ、各スイッチング素子群１６を形成する２組の素子グループ１６Ａの距離を近づけて、スイッチング素子１５間のアンバランス低減と下基板１１の小型化を達成することができる。これにより、インバータ装置１の小型化を図ることが可能となる。

【0044】

なお、本発明は、上記実施形態に限定されるものでは無い。例えば、上記実施形態では、入力電極パターン１７及び中継電極１９の形状を長方形状としたが、入力電極パターン１７及び中継電極１９の形状としては特にそれには限られず、下基板１１の長手方向に延在するような形状であれば良い。また、通電接続面積を確保できるのであれば、入力電極パターン１７及び中継電極１９の形状を円形状、正方形状等としても良い。

【0045】

また、上記実施形態では、スイッチング素子群１６が４つのスイッチング素子１５から構成されているが、スイッチング素子群１６を構成するスイッチング素子１５の数としては、特に４つには限られない。また、スイッチング素子群１６の２組の素子グループ１６Ａに含まれるスイッチング素子１５の数は、等しくても良いし、異なっていても良い。

【0046】

さらに、上記実施形態は、３相のインバータ装置１についてであるが、本発明の半導体装置は、そのようなインバータ装置１に限られず、例えばＤＣ−ＤＣコンバータ等にも適用可能である。

【符号の説明】

【0047】

１…インバータ装置（半導体装置）、２…主回路、４…正極電極端子、５…負極電極端子、６…Ｕ相出力端子、７…Ｖ相出力端子、８…Ｗ相出力端子、１１…下基板、１５…スイッチング素子（半導体素子）、１６…スイッチング素子群（アーム素子）、１６Ａ…素子グループ、１７…入力電極パターン（入力電極部）、１８…出力電極パターン（出力電極部）、１９…中継電極（入力電極）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】