特許第6255404号(P6255404)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6255404スイッチモード電力コンバータ電流検知装置及び方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6255404
(24)【登録日】2017年12月8日
(45)【発行日】2017年12月27日
(54)【発明の名称】スイッチモード電力コンバータ電流検知装置及び方法
(51)【国際特許分類】
   H02M 3/155 20060101AFI20171218BHJP
【FI】
   H02M3/155 P
【請求項の数】19
【全頁数】16
(21)【出願番号】特願2015-527633(P2015-527633)
(86)(22)【出願日】2013年8月15日
(65)【公表番号】特表2015-527039(P2015-527039A)
(43)【公表日】2015年9月10日
(86)【国際出願番号】US2013055124
(87)【国際公開番号】WO2014028727
(87)【国際公開日】20140220
【審査請求日】2016年7月29日
(31)【優先権主張番号】13/753,722
(32)【優先日】2013年1月30日
(33)【優先権主張国】US
(31)【優先権主張番号】61/683,575
(32)【優先日】2012年8月15日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ヨンシュアン フー
(72)【発明者】
【氏名】モハマド ラシェドゥル ホク
【審査官】 柳下 勝幸
(56)【参考文献】
【文献】 特開2008−017620(JP,A)
【文献】 特開2007−078427(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 3/155
(57)【特許請求の範囲】
【請求項1】
スイッチモードコンバータのパワートランジスタにおいて流れる電流を検知するための検知装置であって、
前記パワートランジスタの第1の端子と第1の回路ノードとの間に接続される第1の電界効果トランジスタであって、定電圧により駆動される第1のゲート端子を含む、前記第1の電界効果トランジスタと、
前記第1の回路ノードと前記パワートランジスタの第2の端子との間に接続される第2の電界効果トランジスタであって、前記第2の電界効果トランジスタが、前記パワートランジスタのゲート端子に接続される第2のゲート端子を含み、前記第1及び第2の電界効果トランジスタが、前記パワートランジスタに並列に直列回路分岐を形成する、前記第2の電界効果トランジスタと、
前記第1の電界効果トランジスタに結合される検知回路であって、前記第1の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記パワートランジスタにおいて流れる前記電流を示す出力信号を提供し、前記パワートランジスタの前記第1の端子と第2の回路ノードとの間に接続される検知電界効果トランジスタを含み、前記検知電界効果トランジスタが、前記第1の電界効果トランジスタの前記第1のゲート端子に接続されて前記定電圧により駆動されるゲート端子を有する、前記検知回路と、
を含む、検知装置。
【請求項2】
請求項1に記載の検知装置であって、
前記検知回路が、増幅器回路を更に含み、
前記増幅器回路が、
前記第2の回路ノードに結合される第1の入力と、前記第1の回路ノードに結合される第2の入力とを備えるオペアンプと、
前記オペアンプの出力に接続されるゲート端子と、前記第2の回路ノードに接続されるソース端子と、前記パワートランジスタにおいて流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを備える出力電界効果トランジスタと、
前記増幅器回路からの前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも一つの抵抗と、
を含む、検知装置。
【請求項3】
請求項2に記載の検知装置であって、
前記第1の回路ノードと前記回路接地との間に結合されるキャパシタンスを更に含む、検知装置。
【請求項4】
請求項2に記載の検知装置であって、
前記第1の回路ノードと前記オペアンプの前記第2の入力との間に接続される第1のフィルタ抵抗と、
前記オペアンプの前記第2の入力と前記パワートランジスタの前記第1の端子との間に接続される第1のフィルタキャパシタンスと、
前記第2の回路ノードと前記オペアンプの前記第1の入力との間に接続される第2のフィルタ抵抗と、
前記オペアンプの前記第1の入力と前記パワートランジスタの前記第1の端子との間に接続される第2のフィルタキャパシタンスと、
を更に含む、検知装置。
【請求項5】
請求項2に記載の検知装置であって、
前記パワートランジスタと前記第1の電界効果トランジスタと前記第2の電界効果トランジスタと前記検知電界効果トランジスタとが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成される、検知装置。
【請求項6】
請求項5に記載の検知装置であって、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第1の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が5より大きい、検知装置。
【請求項7】
請求項2に記載の検知装置であって、
前記パワートランジスタと前記第1の電界効果トランジスタとが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成され、前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第1の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が5より大きい、検知装置。
【請求項8】
請求項2に記載の検知装置であって、
前記パワートランジスタと前記第1の電界効果トランジスタと前記第2の電界効果トランジスタとが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成される、検知装置。
【請求項9】
請求項8に記載の検知装置であって、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第1の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が5より大きい、検知装置。
【請求項10】
請求項8に記載の検知装置であって、
前記スイッチモードコンバータがバックコンバータを含み、前記パワートランジスタが、コンバータ入力に結合される前記第1の端子と、前記スイッチモードコンバータのスイッチノードに結合される前記第2の端子とを備えるハイサイドパワーFETであり、前記集積回路が、前記スイッチノードに結合される第1の電力端子と、前記回路接地に結合される第2の電力端子とを備えるローサイドパワーFET又は整流器を更に含む、検知装置。
【請求項11】
請求項8に記載の検知装置であって、
前記スイッチモードコンバータがブーストコンバータを含み、前記パワートランジスタが、ブーストコンバータインダクタに結合される前記第1の端子とブーストコンバータ出力に結合される前記第2の端子とを備えるハイサイドパワーFETである、検知装置。
【請求項12】
スイッチモードコンバータのパワートランジスタにおいて流れる電流を検知するための方法であって、
第2の電界効果トランジスタに直列に接続される第1の電界効果トランジスタの電圧を検知することであって、前記第1及び第2の電界効果トランジスタが前記パワートランジスタに並列に直列回路分岐を形成し、前記第1の電界効果トランジスタが一定の電圧により駆動されるゲートを有する、前記電圧を検知することと、
前記パワートランジスタにおいて流れる前記電流を示すために前記第1の電界効果トランジスタの前記検知された電圧に少なくとも部分的に従って出力信号を提供することと、
前記パワートランジスタの第1の端子と第2の回路ノードとの間に接続される検知電界効果トランジスタのゲート端子を制御することであって、前記検知電界効果トランジスタが、前記第1の電界効果トランジスタのゲート端子に接続されて前記一定の電圧により駆動されるゲート端子を有する、前記ゲート端子を駆動することと、
を含む、方法。
【請求項13】
請求項12に記載の方法であって、
前記スイッチモードコンバータのドライバ回路からのパルス幅変調信号に従って前記直列回路分岐に接続される前記パワートランジスタと第2の電界効果トランジスタとを同時にオンにすることと、
前記第1の電界効果トランジスタの前記電圧を検知することと、
を更に含む、方法。
【請求項14】
請求項13に記載の方法であって、
前記パワートランジスタにおいて流れる前記電流を示す電流出力を提供するために前記第1の電界効果トランジスタの前記検知された電圧に少なくとも部分的に従ってオペアンプを用いて出力電界効果トランジスタのゲート端子を制御することを更に含む、方法。
【請求項15】
請求項12に記載の方法であって、
前記パワートランジスタにおいて流れる前記電流を示す電流出力を提供するために前記第1の電界効果トランジスタの前記検知された電圧に少なくとも部分的に従ってオペアンプを用いて出力電界効果トランジスタのゲート端子を制御することを更に含む、方法。
【請求項16】
請求項15に記載の方法であって、
前記検知電界効果トランジスタのゲート端子が前記パワートランジスタの前記第1の端子と前記出力電界効果トランジスタとの間に接続され、
前記検知電界効果トランジスタのゲート端子を制御することが、前記第1の電界効果トランジスタの電圧を検知する間に前記検知電界効果トランジスタのゲート端子を前記一定の電圧で制御することを含む、方法。
【請求項17】
集積回路であって、
第1及び第2の電力端子とゲート端子とを有するパワートランジスタを含むスイッチモードコンバータ回路と、
前記パワートランジスタの前記第1の電力端子と第1の回路ノードとの間に接続される第1の電界効果トランジスタであって、定電圧により駆動される第1のゲート端子を含む、前記第1の電界効果トランジスタと、
前記第1の回路ノードと前記パワートランジスタの前記第2の電力端子との間に接続される第2の電界効果トランジスタであって、前記第2の電界効果トランジスタが、前記パワートランジスタの前記ゲート端子に接続される第2のゲート端子を含み、前記第1及び第2の電界効果トランジスタが、前記パワートランジスタに並列に直列回路分岐を形成する、前記第2の電界効果トランジスタと、
前記第1の電界効果トランジスタに結合される検知回路であって、前記第1の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記パワートランジスタにおいて流れる前記電流を示す出力信号を提供する、前記検知回路と、
を含み、
前記検知回路が、前記パワートランジスタの第1の端子と第2の回路ノードとの間に接続される感知電界効果トランジスタを含み、前記感知電界効果トランジスタが前記第1の電界効果トランジスタの第1のゲート端子に接続されるゲート端子を有する、集積回路。
【請求項18】
請求項17に記載の集積回路であって、
前記検知回路が増幅器回路を更に含み、
前記増幅器回路が、
前記第2の回路ノードに結合される第1の入力と前記第1の回路ノードに結合される第2の入力とを備えるオペアンプと、
前記オペアンプの出力に接続されるゲート端子と前記第2の回路ノードに接続されるソース端子と前記パワートランジスタにおいて流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを備える出力電界効果トランジスタと、
前記増幅器回路からの前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも一つの抵抗と、
を含む、集積回路。
【請求項19】
集積回路であって、
半導体ボディと、
第1及び第2の電力端子とゲート端子とを有するパワートランジスタを含むスイッチモードコンバータ回路と、
前記パワートランジスタの前記第1の電力端子と第1の回路ノードとの間に接続される第1の電界効果トランジスタであって、定電圧により駆動される第1のゲート端子を含む、前記第1の電界効果トランジスタと、
前記第1の回路ノードと前記パワートランジスタの前記第2の電力端子との間に接続される第2の電界効果トランジスタであって、前記第2の電界効果トランジスタが、前記パワートランジスタの前記ゲート端子に接続される第2のゲート端子を含み、前記第1及び第2の電界効果トランジスタが、前記パワートランジスタに並列に直列回路分岐を形成する、前記第2の電界効果トランジスタと、
前記パワートランジスタにおいて流れる前記電流を示す出力信号を提供する検知回路と、
を含み、
前記検知回路が、
前記パワートランジスタの前記第1の電力端子と第2の回路ノードとの間に接続される検知電界効果トランジスタであって、前記第1の電界効果トランジスタの前記第1のゲート端子に接続されるゲート端子を有する、前記検知電界効果トランジスタと、
前記第2の回路ノードに結合される第1の入力と前記第1の回路ノードに結合される第2の入力とを備えるオペアンプと、
前記オペアンプの出力に接続されるゲート端子と前記第2の回路ノードに接続されるソース端子と前記パワートランジスタにおいて流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを備える出力電界効果トランジスタと、
前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも一つの抵抗と、
を含み、
前記パワートランジスタと前記第1の電界効果トランジスタと前記第2の電界効果トランジスタと前記検知電界効果トランジスタとが、個別に、前記半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを含む、集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、電力変換回路要素に関し、更に特定して言えば、直列検知構成要素なしにスイッチモード電力コンバータ電流を検知するための装置及び方法に関連する。
【背景技術】
【0002】
電力変換回路要素は、デバイスを動作させるため、及び/又は内部バッテリーを充電するために、ユニバーサルシリアルバス(USB)接続からの外部電力を用いるポータブルデバイスにおけるものなど、多くの応用例において用いられる。多くの場合において、電流源から引かれる電流は、例えば、USB接続から電力を引き出すデバイスのために公表された仕様に従って、制限される必要がある場合がある。例えば、ポータブルデバイスは、一層高い限界(例えば、500mAまで)が設定されない限り、USB2.0接続から最大で100mAを引き出すことに制限される。同様に、USB3.0接続は典型的に、一層高い量(例えば、900mAまで)が設定されない限り、150mAを引くことに制限される。従って、多くのポータブルデバイスにおける電力管理回路要素は、電力入力端子とハイサイドパワーFETとの間に接続される検知レジスタ又は検知FETを介するオンボード入力電流検知を用いて、電流制限を備えた入力電力変換を提供する。ハイサイド電流検知はまた、ブーストコンバータ又はバック/ブーストコンバータから流れる出力電流を検知及びレギュレートするためのものなど、他の種類のパワーコンバータにおいても重要となり得る。しかし、従来の電流検知アプローチは、検知デバイスを介して流れるハイサイド電流の導通により生成される熱の点で著しい電力損失を被る。また、検知構成要素(例えば、レジスタ又はFET)は、入力電流の最大レベルに適応するような寸法とされる必要があり、従って、検知デバイスは、集積回路ダイ面積及び/又は外部ボード面積の点で著しい量の空間を占め、それによりコストが増大する。従って、検知構成要素電力消散及び/又は検知構成要素寸法及びコストを低減させ得る、改善された電流検知装置及び手法が望ましい。
【発明の概要】
【0003】
パワーFETに並列に結合される検知回路要素を用いて電力コンバータ電流を検知するための、集積回路、及び、検知装置及び方法が説明される。従って、実施例は、過去に成されていたような直列接続検知構成要素を用いることなく、検知デバイス寸法及び電力損失の低減を促進し得る。そのため、開示される装置及び手法は、例えば、ポータブルコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、PDA、携帯電話、タブレット、MP3プレーヤーなどのポータブル電子デバイスにおいて、並びに、USB又は他の外部接続を介して受け取る電力を変換するものの電力管理集積回路(IC)において、特定の有用性を見出す。また、本開示は、電力変換トランジスタを介して流れる電流が測定されるべき種々の応用例における有用性を見出す。
【0004】
スイッチモードコンバータのパワーFETを介して流れる電流を検知するための、集積回路及びその検知装置が開示される。検知装置は、直列に接続される第1及び第2のFET、並列パワーFET、並びに、第1のFETの電圧に少なくとも部分的に基づいてパワーFETにおいて流れる電流を表す出力を提供する検知回路要素を含む。或る実施例において、第1のFETは、ハイサイドパワーFET端子と第1の回路ノードとの間に接続され、第1のFETは定電圧ゲート信号により駆動される。或る実施例では、第1の回路ノードと回路接地との間に結合されるキャパシタンスが提供される。第2のFETは、或る実装において第1の回路ノードと第2のハイサイドパワーFET端子との間に接続され、第2のFETは、ハイサイドパワーFETのために用いられるものと同じゲート信号により駆動される。
【0005】
或る実施例における検知装置は、検知FETと増幅器回路とを含む。検知FETは、第1のハイサイドパワーFET端子と第2の回路ノードとの間に接続され、第1のFETのゲートに接続されるゲート端子を有する。増幅器回路は、第1及び第2の回路ノードに結合される入力と、出力P型FETとを備えたオペアンプを含む。出力P型FETは、オペアンプ出力に接続されるゲートと、第2の回路ノードに接続されるソースと、パワートランジスタにおいて流れる電流を示す電流出力を提供するドレインとを備える。幾つかの実施例において、1つ又は複数のレジスタが、増幅器回路から電流出力を受け取るように増幅器出力と回路接地との間に結合される。また、或る実施例において、フィルタ回路構成要素(例えば、RC構成要素)が、レジスタ両端に配置され得る。
【0006】
或る実施例において、検知回路におけるパワーFET及び全てのFETは、集積回路の半導体ボディに形成される、対応する整数の数のマッチドトランジスタユニットを用いて構成される。これらの整数の数は、検知比及び検知精度がいずれも比較的高くされ得、全体的な検知回路要素がダイ面積において小さくされ得るような方式で選ばれる。そのため、オペレーションにおける検知構成要素損失は、直列接続される検知デバイスの従来の利用に比して著しく低減され得、電流検知構成要素専用のダイ及び/又は回路基板面積が低減され得る。
【0007】
スイッチモード電力コンバータハイサイドパワーFETにおいて流れる電流を検知するための方法も開示され、ハイサイドパワーFETに並列に直列回路分岐において接続される第1のFETの電圧を検知すること、及び、ハイサイドパワーFETにおいて流れる電流を示すため、検知された電圧に少なくとも部分的に基づいて出力信号を提供することを含む。或る実施例において、この方法は、パルス幅変調(PWM)信号、及び第1のFETの電圧を検知することに従って、直列回路分岐において接続されたパワーFETと第2のFETとを同時にオンにすることを含む。また、出力FETのゲート端子が、ハイサイドパワーFETにおいて流れる平均電流を示す電流出力を提供するため、検知された電圧に少なくとも部分的に従ってオペアンプを用いて制御され得る。また、或る実施例は、第1のFETのゲートに供給される定電圧で第1のハイサイドパワーFET端子と出力FETとの間に接続される検知FETを制御する一方で、その電圧を検知することに関与する。
【0008】
少なくとも1つのパワートランジスタを備えたスイッチモードコンバータ回路と、上述のような検知装置とを含む集積回路が提供される。
【図面の簡単な説明】
【0009】
図1】ハイサイドパワーFETに並列に接続される改良された低損失電流検知回路を備えたスイッチモードバックコンバータを示す概略図である。
【0010】
図2図1のコンバータにおける種々の電圧及び電流波形を示す図である。
【0011】
図3】別の電流検知回路実施例を備えたバックコンバータを示す概略図である。
【0012】
図4】ブーストコンバータのハイサイドパワーFETを介して流れる出力電流を検知するため検知回路を備えたスイッチモードブーストコンバータを図示する概略図である。
図5】ブーストコンバータのハイサイドパワーFETを介して流れる出力電流を検知するため検知回路を備えたスイッチモードブーストコンバータを図示する概略図である。
【0013】
図6】マッチドユニットトランジスタを用いて集積回路半導体ボディに個別に形成される検知回路の電界効果トランジスタを概略で図示する部分側面図である。
【0014】
図7】逆ブロッキング及び充電電流検知のためバックコンバータ及びパワーFET(Q6)を含む例示のスイッチモードチャージャー回路を示す概略図である。
【発明を実施するための形態】
【0015】
図1は、ハイサイドパワーFET Q1に並列に接続された入力電流検知装置30を備えた、スイッチモードバックコンバータ2を含む集積回路(IC)200を示す。スイッチモードバックコンバータ2は、ポータブル電子デバイス(例えば、ラップトップコンピュータ、携帯電話など)において用いられる電力管理IC200の一部であり得、入力端子又はノード4(IN)を有し、そこからハイサイドパワーFET Q1が電流Iを引き出す。このようなバックコンバータ応用例は、ラップトップPMIC応用例におけるなど、遠隔計測目的のための入力電流検知を必要とすることがある。例示の実施例においてハイサイドパワーFET Q1はNチャネルLDMOSであるが、他の形式及びタイプのパワートランジスタが用いられてもよい。図示される例において、Q1のドレイン(D)が入力端子4に接続され、Q1のソース(S)がスイッチノード(SW)6に接続され、ローサイドNチャネルLDMOS Q0が、スイッチノード6と回路接地との間に結合される。スイッチノード6は、バックコンバータインダクタLを介して出力又はバッテリー端子8に接続される。ハイ及びローサイドデバイスQ1及びQ0は、レギュレートされたDC出力をバックコンバータドライバ回路10の制御下で出力端子8に提供するためインダクタンスLを用いてバックコンバータを形成し、図示される例において出力キャパシタC2が出力ノード8と回路接地との間に接続される。ドライバ10は、図示するように、ゲート駆動信号12をQ1に提供し、ローサイドゲート駆動信号14をQ0に提供する。例えば、ローサイドトランジスタQ0が、回路接地に接続されるアノードとスイッチノード6に接続されるカソードとを有するダイオード(図示せず)で置き換えられるトポロジーなど、他のバックコンバータトポロジーが用いられてもよい。
【0016】
或る実施例におけるバックドライバ10は、パルス幅変調(PWM)信号又はコンバータコントローラ28からの値11に従って交互のゲート駆動信号12及び14を提供する。ハイサイドパワートランジスタQ1を効率的にオンにするために、低ドロップアウト(LDO)レギュレータ、ダイオードD2、及びキャパシタC3が必要とされる。オペレーションにおいて、バックドライバ10は、Q0をオンにするため信号14を提供し、一方、LDO出力電圧値(例えば、或る実装において5V)までキャパシタC3を充電するためQ1がオフである。Q0がオフになると、BOOTノード16は、スイッチノード6より約5V高い電圧であり(例えば、Q1がオンになった後及び入力が5Vである場合に10V)、ドライバ回路10は、ハイサイドトランジスタQ1をオンにするのに充分な正のゲート・ソース電圧レベルのためハイサイドゲート駆動信号12を提供する。また、図1において見られるように、BOOTノード16は第1のダイオードD1を介して検知回路ゲート駆動信号ノード17に接続され、第2のダイオードD2が、BOOTノード16に接続されるカソードと、レギュレートされた供給電圧ノード18(LDO、例えば一例において5VのDC)に接続されるアノードとを有し、キャパシタC4が供給ノード18と回路接地との間に接続される。
【0017】
コンバータコントローラ28は、1つ又は複数のフィードバック信号又は出力ノード8における出力をレギュレートするための値を備えて提供され得、図示される例において、ハイサイドパワートランジスタQ1を介して流れる入力電流Iを示す、検知装置30からの出力信号26(VILIM_AVG)を受信する。オペレーションにおいて、コンバータコントローラ28は、最大入力電流限界に実施するために、例えば、検知装置出力信号26を所定の閾値と比較することにより、及び、閾値限界を超えないようにバックコンバータ2のオペレーションを制御することにより、PWM信号又は値11を提供する。特に、所定の閾値は、例えば、100mAに対応するレベルで設定され得、第2の閾値が、例えば、USB2.0オペレーションのための約500mA(例えば、USB3.0では150mA/900mA)で用いられ得る。
【0018】
図1は、パワートランジスタ電流Iを検知するための検知装置又は検知回路30の一実施例を図示し、検知装置又は検知回路30は、パワートランジスタQ1に並列に接続された補助直列回路分岐20と、出力信号26を提供する検知回路22とを含む。補助回路20は、入力ノード4とスイッチノード6との間のQ1の両端に接続され、第1の補助(例えば、ハイサイド検知補助)トランジスタFET Q3と第2のトランジスタFET Q2との直列組み合わせを含み、Q3のソース端子が入力ノード4に接続され、Q2のソース端子がスイッチノード6に接続され、第1の回路ノード21が、補助回路トランジスタQ2及びQ3のドレイン端子を接合する。また、Q2のゲートは、バックドライバ10からのハイサイドゲート駆動信号12により駆動され、一方、Q3のゲートは、ノード17における定電圧により駆動される。図1において見られるように、Q2及びQ3のオペレーションは、並列回路20を介する補助電流Iの選択的な導通を可能にし、例示の補助トランジスタQ2及びQ3は、補助電流Iが、ハイサイドパワーFET Q1を介して流れるパワー電流Iより著しく小さくなるように構成される。そのため、入力ノード4とハイサイドパワーFET Q1との間に直列に検知デバイス(例えば、精密検知レジスタ又は検知FET)を用いた従来の入力電流検知手法に比して、図示される補助回路20は、著しい量の電力を消散することなく電流検知に用いられ、従来の直列接続された検知レジスタ又は検知FETよりも著しく小さくし得る集積回路ダイ又は回路基板面積を有する構成要素Q2及びQ3を用いる。並列回路20を介する補助電流Iも、出力に向かい、パワートランジスタ電流Iへの並列経路を提供する。
【0019】
また、従来の電力管理回路要素は典型的に、ハイサイドパワーFETを備えた直列接続される検知FETを接合するノードに接続されたミッドポイントキャパシタを用いていた。このようなミッドポイントキャパシタは、図1の構成において必要とされず、或る実施例においてフィルタキャパシタCが第1の回路ノード21と回路接地との間に接続され得、キャパシタCの値、及びそのためその物理的寸法及びコストは、以前用いられていたミッドポイントキャパシタのものより著しく低減され得る。また、以前の、大きなミッドポイントキャパシタへの依存は典型的に、電力管理ICに接続される外部ミッドポイントキャパシタ構成要素の利用を必要としていたのに対し、例示の実施例におけるIC200は、図1に示すようなオンチップフィルタキャパシタCを用い得、それにより、集積回路200への外部接続の数が低減される。この点で、パスフィルタリングは、このような電流検知応用例において、特に、オペアンプU1が、制限される帯域幅であり、高速信号を追跡できない場合に、有利であり得る。
【0020】
また、図1において見られるように、検知装置30は、入力ノード4と第1の内部ノード21との間の電圧(例えば、Q3の両端の電圧)を検知するために結合される検知回路22を含む。検知回路22は、Q3の両端の検知された電圧に少なくとも部分的に基づいてQ1において流れる電流Iの量を表す出力信号26を提供する。図1の実施例において、検知回路22は、入力端子4と第2の回路ノード23との間に接続される検知FET Q4を含み、Q4のゲート端子は、Q3のゲートに接続される(例えば、ノード17において提供される定電圧ゲート信号)。オペレーションにおいて、検知電流Iが入力ノード4からQ4を介して、演算増幅器(オペアンプ)U1及び出力FET Q5を備えるVdsマッチング増幅器回路24を含む検知回路22の残りへ流れ、増幅器回路出力ノード25と回路接地との間に接続される電流検知負荷レジスタR1、及び図示するようにレジスタR2及びキャパシタC5によって形成される任意選択のRCフィルタへ流れる。この例ではフィルタ構成要素R2及びC5の利用は、ハイサイドパワートランジスタQ1を介して流れるフィルタリングされた又は平均の電流を表す出力信号26を提供するが、検知回路22においてフィルタリングが提供されない他の実施例が可能である。図1において見られるように、補助回路電流Iは、この電流がスイッチノード6に流れ、そのため、コンバータ2の出力に流れるため、電力損失に寄与しない。
【0021】
更に図6を参照すると、パワートランジスタ電流Iの正確な検知を提供するため及び検知デバイス電力放散の低減を促進するため、検知装置構成要素30の或る実施例においてトランジスタマッチングが用いられ得る。特に、図6は、シリコンウエハ、SOI構造などの半導体ボディ202内/上に形成される複数のユニットMOSトランジスタ201を有する集積回路200を図示する。1つのあり得る実装において、検知回路トランジスタQ2〜Q4の幾つか又は全てが、対応する数N〜Nのユニットトランジスタ201を用いて構成され得、ユニットトランジスタ201は、或る実施例においてLDMOS Nチャネルユニットデバイスとして製造され得る。また、パワートランジスタQ1(及び含まれる場合Q0)は、同じ集積回路200において実装され、これらもまた、1つ又は複数のユニットトランジスタ201を用いて構築され得る。
【0022】
図6は、2つ又はそれ以上のトランジスタQ1〜Q4を構成する際のユニットMOSトランジスタ201の利用を図示する。一例において、トランジスタユニット201を用いて構成されるQ1〜Q4を備え、これらのトランジスタの各々は、トランジスタを形成するように共に接続されるユニット又は「ゲートフィンガー」の数を表す対応する整数N〜Nを有する。検知装置トランジスタのマッチング特性を促進するために、これらは、集積回路200の半導体ボディ202において均一なアレイに構築され得る。例えば、Q1が100個のフィンガー(N=100)を有し得、これらは、全て並列に、又は並列配置トランジスタユニット201のサブグループに構成され得、Q2が1つのみのフィンガー(N=1)を有し得、Q3が10個のみのフィンガー(N=10)を有し得る。このような比は、例えば、N=1000及びN=10などに拡張され得、ここで、Q2(及び更に、又は代替として、Q3)のためのn個のフィンガーは、例えば、寸法だけでなく熱的特性に対してマッチング精度を最大化するために100個のQ1フィンガーのあらゆるグループ間に1個のQ2フィンガーを含むことにより、Q1のフィンガーでインターリーブされ得る。また、図6において見られるように、隣接するユニットトランジスタ201は、或る場合において、半導体ボディ202のソース−ドレイン領域を共有し得る。
【0023】
全ての個別のユニットFET201は、理想的には同一のチャネル長さ及び幅寸法を有し、FET Q1〜Q4の各々を形成するFETセル201の数は、所与の設計の能力要件を搬送する、異なる電流に従って設定され得る。例えば、電力コンバータ設計は典型的に、ハイサイド電流Iの導通に必要とされるユニットトランジスタ201の数Nを規定する。特に、ユニットトランジスタ201のチャネル幅及び他の設計パラメータ(例えば、電流密度限界)は、ハイサイドパワーFET Q1に必要とされるフィンガーの数Nを決定し得る。Nが決定されると、他のトランジスタQ2〜Q4に用いられるフィンガーの数が、良好な精度を保ちつつ、それらのトランジスタの寸法を低減するために、及び検知回路22において流れる電流のレベルを低減するために設定され得る。Q1を介して流れるパワー電流Iに比して検知電流レベルIを比較的小さく設定するため(及びそのため、効率を増大し、電力コンバータ2の構成要素寸法及びコストを低減するため)、N/Nの比は或る実施例において、1つの実装において約100又はそれ以上など、50より大きく設定される。N/Nの比も、或る実施例において約5〜10又はそれ以上など、比較的高く設定される。同様に、N/Nも約5〜10に設定される。
【0024】
1つのあり得る例において、トランジスタQ1〜Q4は、N=100、N=1、N=10、及びN=2で構成される。Q1がオンである(導通している)とき、補助回路Iと、Q1を介して流れるハイサイドパワー電流Iとは、下記数式(1)により関連する。
(l) I/I=N(N+N)/(N
【0025】
Q3及びQ4は、同じゲート駆動電圧ノード17によりオンにされ、また、ユニットトランジスタ201の利用によりマッチングされるため、検知FET Q4を介する電流I及びIは、それらのドレインがVdsマッチング増幅器回路24(2)により同じに保たれるとき、下記式に従って表わすことができる。
(2) I/I=N/N
【0026】
上記式(1)及び(2)に基づいて、検知比は下記数式(3)により示すことができる。
は、ハイサイド平均電流Iと検知電流Iとの間の比である。IがI又はIよりずっと大きいため、下記数式(4)に従って、総入力電流はIにほぼ等しい。
=100、N=1、N=10、及びN=2である上述の例において、上記数式(3)の検知比「N」は550であり、数式(2)のI/Iの比は5である。
【0027】
図2のグラフ28は、図1のバックコンバータ2における例示の検知装置30のオペレーションを示す種々の波形を図示する。上のグラフにおいて、共有されたハイサイドゲート駆動信号12は、Q1及びQ2のゲートに印加され、これらのトランジスタを、一例において約10VのDC(VGQ1及びVGQ2)の電圧で周期的にオンにする。ここで、バックコンバータドライバ回路10及びコンバータコントローラ28は、信号12を介して印加される、高に向かうパルスの幅を選択的に変え、一方、Q3及びQ4に印加されるゲート電圧信号17は、対応する補助電流I及び検知電流Iが、Q3及びQ4を構成する際に用いられるユニットトランジスタ201の数(N及びN)に従って上記数式(2)に基づいて関連するように、定電圧(VGQ3及びVGQ4)である。
【0028】
図1において見られるように、Q4がオンである場合、検知電流Iは、増幅器回路24の出力FET Q5に流れ、そのゲートがオペアンプU1の出力により駆動される。オペアンプU1は、非反転入力(+)の第1の内部ノード21(図2におけるV)への接続により、及び反転入力(−)の、Q4のドレインに及びQ5のソースに接続される回路ノード23(V)への接続により、Q3の両端の電圧を検知する。図2は、検知装置30のそれぞれ内部ノード21及び23における電圧V及びVを図示する。ここで、Q1及びQ2のアクティベーションは、Vのレベルは変えないが、Q1及びQ2が再びオフにされるまでVを第1の電圧レベル(例えば、一例において約5V)から着実に低減させ、また、このパターンは反復し、Q1及びQ2ゲート信号12のパルス幅が、ランプダウン時間及びそのためV波形の一層低い値を決定する。オペアンプU1は、ノード21及び23における電圧の差に反応し、オペアンプ出力は、電圧差を等化することを試みるようにQ5のゲートを駆動する。その結果、検知電流IはハイサイドドライバQ1において流れる電流Iに本質的に比例する。また、信号12を介するQ1及びQ2のアクチュエーションにより、パワー及び補助電流I及びIの導通が可能となり、この例におけるパワー電流Iは約1アンペアまで上昇し、この例における補助電流Iは約10mAまで上昇する。図2において更にみられるように、スイッチノード電圧(図1のノード6におけるVSW)は、ハイサイドパワーFET Q1がオンになるとき、ほぼ回路接地(0V)からほぼ入力電圧(例えば、一例において約5V)まで脈動される。
【0029】
上述したように、本明細書において説明する並列電流検知手法は、検知FETが入力とハイサイドパワーFETとの間に挿入される従来の電流検知アプローチとは大きく異なり、開示される装置及び手法は、従来の実装に対し著しい利点及び改善を提供する。特に、同じ総Rdsonでは、本開示におけるQ1及び直列トランジスタQ2及びQ3のダイ面積は、従来の方法のハイサイドパワーFET及び関連する検知FETの組み合わされた面積よりも最大75%まで小さくし得る。また、本開示におけるQ1からのスイッチング損失は、従来のアプローチのものより低くし得る。これは、検知FET Q2〜Q4が占める総面積が、従来の回路のずっと大きな検知FETよりも小さいためである。また、Q1が従来の回路において用いられるようなものと同じRdsonを有するように設計される場合、本開示の実施例は、電力経路において検知デバイス(検知レジスタ又は検知FET)がないことに起因して一層効率的であり得る。また、図示される装置30におけるQ3のRdsonは、従来の方法における検知FETのRdsonよりずっと高いため、回路30におけるフィルタリングキャパシタCのキャパシタンスは、同じフィルタリング要件での従来のアプローチにおけるミッドポイントキャパシタンス(CPMID)よりずっと小さくし得、これにより、Cを集積回路200におけるチップ上に集積することが可能となり得る。これにより、集積回路パッケージ接続の数の低減が可能となり、例えば、従来のウエハチップスケールパッケージ(WCSP)実装におけるPMIDボールが排除され得る。
【0030】
図3は、バックコンバータ2の別の実施例を図示し、この実施例において、検知装置30aが、オペアンプ入力に供給される信号を低域フィルタリングするためのフィルタ回路構成要素を含む。この例では、第1のフィルタ抵抗R3が、ノード21とオペアンプU1の非反転入力(+)との間に接続され、非反転入力と入力ノード4との間に第1のフィルタキャパシタンスC6が接続される。また、この実装は、第2の回路ノード23とUIの反転入力(−)との間に接続される第2のフィルタ抵抗R4、及びUIの非反転オペアンプ入力(+)と入力ノード4との間に接続される第2のフィルタキャパシタンスC7を含む。この場合、R3及びC6によって形成される低域フィルタは、スイッチングリップル減衰を提供し、検知された信号のAC構成要素をなくし、R4及びC7によって形成されるフィルタは、R3及びC6にマッチングするはずであり、その結果、マッチングが一層良好となる。図1又は図3におけるバックコンバータ2は、概して電力変換システム用いられ得、又は、付加的なハイサイドFET(例えば、下記図7におけるQ6)を備えたスイッチングチャージャーに用いることができる。
【0031】
図4及び図5を参照すると、上述の並列電流検知概念を、ブーストコンバータ102を含む電力コンバータシステムにおいて用いることができる。図4の例において、ブーストコンバータ102は、ハイサイドパワーFET Q1aを介して流れる出力電流IOUTを検知するための電流検知回路30bを提供し、ブーストコンバータ102は或る実施例において単一集積回路200として製造され得る。この電力コンバータシステムは、DC入力INとノード34との間に接続されるコンバータインダクタンスLを含み、ブーストコンバータ段102は、出力電流IOUTを出力端子36に提供する。この例では、ブーストコンバータ102は、ブーストコンバータハイサイドパワーFET Q1aを介して流れる出力電流IOUTを検知するための電流検知回路30bを含み、回路30bの詳細を更に図5に示す。
【0032】
図5において見られるように、電流検知回路装置30bは、ブーストコンバータハイサイドパワーFET Q1aの両端に結合され、ブーストコンバータハイサイドパワーFET Q1aは、上述のバックコンバータハイサイドパワーFET Q1に類似するNチャネルLDMOSであり得る。ブーストコンバータ102は更にローサイドトランジスタQ0aを含み、ローサイドトランジスタQ0aは上述のトランジスタQ0に類似し得る。ブーストコンバータインダクタLは、入力ノード6とスイッチノード34との間を接続する。ローサイドパワーFET Q0aは、ブーストコンバータスイッチノード34と回路接地との間に接続され、ハイサイドパワーFET Q1aは、スイッチノード34に接続されるソース端子と、ブーストコンバータ出力ノード36に接続されるドレイン端子とを有し、パワーFET Q1a及びQ0は、ブーストドライバ回路40から、それぞれ、ゲート駆動信号42、44を受信する。ブーストドライバ40は、コンバータコントローラ28からのPWM信号又は信号41に従って動作し、或る実施例におけるコンバータコントローラ28は、出力電流フィードバック信号56(VIOUT)に従って動作する。この点で、コンバータコントローラ28は、フィードバック信号56に基づいて出力電流IOUTの任意の適切な閉ループフィードバック制御を実装し得る。オペレーションにおいて、ブーストドライバ40は、Q0a及びQ1aのパルス幅変調されたスイッチングのためのスイッチング制御信号44及び42を提供し、出力電流検知回路30bは出力電流IOUTを検知するために用いられる。代替として、検知電流出力Iは、出力電流遠隔計測用途のための外部精密レジスタにフィードされ得る。
【0033】
図5の例において検知装置30bは、概して図1の検知装置30に関連して上述したように動作し、トランジスタQ3が、ハイサイドドライバQ1aに並列に補助直列回路分岐20においてQ2に直列に接続され、Q2がブーストドライバ40からゲート駆動信号42を受信し、Q3が、ダイオードD1を介するBOOTノード16に基づいて内部ノード17上の定電圧ゲート駆動信号に従って動作する。従って、Q1a及びQ2が信号42を介してオンにされるとき補助電流Iが回路20を介して流れ、検知回路22は、検知電流Iを導通する検知FET Q4、並びに、入力ノード36及び23における電圧に基づいて出力FET Q5を調節するためにオペアンプU1を用いる増幅器回路24で、Q3の両端の電圧を検知する。増幅器回路24は、検知電流Iを、ノード25において接続されるレジスタR1に提供し、出力信号56が、上述したようなレジスタR2及びキャパシタC5を含む任意選択のRC低域フィルタを介して出力ノード25から提供される。他の実装が、ブーストコンバータ102に関連して上記図3において見られるようなセンサ装置30aを用いて可能であり、検知回路30aは、如何なる直列接続される検知レジスタ又は検知FETをも用いることなく出力電流IOUTを検知するためのハイサイドパワーFET Q1aの両端でノード34及び36に接続され得る。また、ブーストコンバータ102は、図6に関連して上述したようなユニットトランジスタ201を用いて製造されるトランジスタ(例えば、Q1a及びQ2〜Q4)を含み得る。
【0034】
上述のように、並列電流検知手法は、検知レジスタ又は検知FETがハイサイドパワーFET Q1又はQ1aに直列に接続される従来の手法に対して、著しい利点を提供する。従って、本開示は、スイッチモードコンバータ2のバックコンバータハイサイドパワーFET Q1を介して流れる入力電流I又はスイッチモードコンバータ102のブーストコンバータハイサイドパワーFET Q1aを介して流れる出力IOUTを検知するための方法を提示し、電圧は、パワーFET Q1又はQ1aに並列の直列回路分岐20において接続される第1のFET Q3の両端で検知され、パワートランジスタQ1、Q1aにおいて流れる電流I、IOUTを示すように、検知された電圧に少なくとも部分的に従って出力信号26、56が提供される。この方法は更に、スイッチモードコンバータ2又は102のドライバ10又は40からの共有PWMゲート制御信号12又は42に従ってパワートランジスタQ1及び回路分岐20の他の直列接続されたFET(例えば、Q2)をオンにすること、及び、Q3の両端の電圧を検知することを含み得る。或る実施例において、この方法はまた、パワーFET Q1を介して流れる電流I又はパワーFET Q1aを介して流れるIOUTを示す電流出力(例えば、図1のI)を提供するため、検知された電圧に少なくとも部分的に従ってオペアンプ(U1)を用いて出力FET Q5のゲート端子を制御することを含む。また、この方法は、図1及び図3におけるバックコンバータのためのノード4又は図5におけるブーストコンバータのためのノード21と出力FET Q5のソースとの間に接続される検知FET Q4のゲートを、定電圧で制御することを含み得、この定電圧はQ3のゲートにも供給され、一方で、この方法は、Q3の両端の電圧を検知する。
【0035】
図7は、逆ブロッキングのため及びバッテリー回路(図示せず)に供給される充電電流ICHGを検知するためにバックコンバータ2及びハイサイドFET Q6を含む、例示のスイッチングチャージャー回路2を図示する。チャージャー回路2は、図1及び図3に関連して上述したようにQ1、Q0、及びインダクタLによって形成されるバックコンバータ、及び、ノード8(図7においてLXとして識別される)とバッテリーチャージャー出力端子BATとの間に結合されるFET Q6を含み、充電電流検知/逆ブロッキングを提供する。Q6は、充電ソースが除かれるとき入力ノード4からバッテリーを隔離するため、この実施例において逆ブロッキングを実施する。充電ソースが利用可能で有効であるとき、Q6は完全にオンになり、回路の残りはバックスイッチモードチャージャーとして動作する。充電ソースが除かれるか又は無効であるとき、Q6はオフになり、スイッチモードチャージャーは充電を停止する。幾つかの従来の電流検知回路60は、Q6が完全にオンである(スイッチングしていない)ためQ6を介して流れる充電電流ICHGを検知するために用いることができる。Q6を介して流れる充電電流ICHGを表す信号(例えば、この場合電圧信号)VICHGが検知回路60により供給され、充電電流フィードバック信号が一実施例においてコンバータコントローラ28により用いられ得る。また、入力平均電流フィードバック及びレギュレーションを提供するため、上述のようにバックコンバータハイサイドFET Q1の両端で入力電流検知回路30、30aが提供され得る。説明される並列電流検知の他の実装が、概してスイッチモードコンバータ及び/又はスイッチモード充電回路において用いられ得る。
【0036】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
図1
図2
図3
図4
図5
図6
図7