特許 6258148 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6258148

(24)【登録日】2017年12月15日

(45)【発行日】2018年1月10日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20171227BHJP

   H01L 29/812 20060101ALI20171227BHJP

   H01L 29/778 20060101ALI20171227BHJP

   H01L 29/417 20060101ALI20171227BHJP

   H01L 29/41 20060101ALI20171227BHJP

   H01L 21/28 20060101ALI20171227BHJP

   H01L 21/336 20060101ALI20171227BHJP

   H01L 29/78 20060101ALI20171227BHJP

【ＦＩ】

   H01L29/80 F

   H01L29/80 H

   H01L29/50 J

   H01L29/44 S

   H01L29/44 L

   H01L29/44 P

   H01L29/50 M

   H01L21/28 301B

   H01L29/78 301B

【請求項の数】12

【全頁数】17

(21)【出願番号】特願2014-159280(P2014-159280)

(22)【出願日】2014年8月5日

(65)【公開番号】特開2016-39161(P2016-39161A)

(43)【公開日】2016年3月22日

【審査請求日】2016年11月25日

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100088487

【弁理士】

【氏名又は名称】松山 允之

(72)【発明者】

【氏名】齋藤 渉

(72)【発明者】

【氏名】筒井 一生

(72)【発明者】

【氏名】岩井 洋

(72)【発明者】

【氏名】角嶋 邦之

(72)【発明者】

【氏名】若林 整

【審査官】 杉山 芳弘

(56)【参考文献】

【文献】 特開２００８−２２７０１４（ＪＰ，Ａ）

【文献】 特開２００９−２３９１４４（ＪＰ，Ａ）

【文献】 特開２００７−２２７４０９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０２２３３１７（ＵＳ，Ａ１）

【文献】 特開２００６−２５３５５９（ＪＰ，Ａ）

【文献】 特開２０１３−２２９４５８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０２３３５２０（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０１４６０９５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４１７

(57)【特許請求の範囲】

【請求項1】

ＧａＮ系半導体の第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の半導体層よりもバンドギャップの大きい、ＧａＮ系半導体の第２の半導体層と、
前記第２の半導体層の上に設けられるソース電極およびドレイン電極であって、前記ソース電極および前記ドレイン電極の少なくともいずれか一方の前記第２の半導体層に接する側に、複数の凸部を有する前記ソース電極および前記ドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記第２の半導体層の上に設けられるゲート電極と、
を備え、
前記凸部の、前記ソース電極または前記ドレイン電極の前記第２の半導体層に接する側に占める割合が、前記ソース電極または前記ドレイン電極から前記ゲート電極に向かう方向に減少し、
前記凸部が前記ソース電極または前記ドレイン電極から前記ゲート電極に向かう方向に伸長する半導体装置。

【請求項2】

前記第１の半導体層がＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ＜１）であり、前記第２の半導体層がノンドープ又はｎ型のＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である請求項１記載の半導体装置。

【請求項3】

前記凸部が周期性を有する請求項１または請求項２記載の半導体装置。

【請求項4】

前記凸部がストライプ状である請求項１ないし請求項３いずれか一項記載の半導体装置。

【請求項5】

前記凸部の幅が、前記ソース電極または前記ドレイン電極から前記第１の半導体層に向かって狭くなる請求項１ないし請求項４いずれか一項記載の半導体装置。

【請求項6】

前記凸部の幅が、隣接する２つの前記凸部の間隔よりも狭い請求項１ないし請求項５いずれか一項記載の半導体装置。

【請求項7】

前記凸部と前記第１の半導体層との距離が０ｎｍより大きく１０ｎｍ以下である請求項１ないし請求項６いずれか一項記載の半導体装置。

【請求項8】

隣接する２つの前記凸部の間の領域と前記第１の半導体層との距離が１５ｎｍ以上である請求項１ないし請求項７いずれか一項記載の半導体装置。

【請求項9】

隣接する２つの前記凸部の間の領域と前記第１の半導体層との距離が、前記凸部と前記第１の半導体層との距離の２倍以上である請求項１ないし請求項８いずれか一項記載の半導体装置。

【請求項10】

前記凸部の周期が、隣接する２つの前記凸部の間の領域と前記第１の半導体層との距離の１００倍以上である請求項３記載の半導体装置。

【請求項11】

前記凸部を有する前記ソース電極または前記ドレイン電極と、前記第１の半導体層との間の前記第２の半導体層に引張応力が発生している請求項１ないし請求項１０いずれか一項記載の半導体装置。

【請求項12】

前記第２の半導体層と前記ゲート電極との間に、ゲート絶縁膜を、さらに備える請求項１ないし請求項１１いずれか一項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられる。これらのパワー半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。

【0003】

これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。オン抵抗を更に低減するには素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能である。

【0004】

ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子で、低オン抵抗が得られやすい素子として、例えば、ＡｌＧａＮ／ＧａＮへテロ構造を用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）が挙げられる。このＨＦＥＴは、ヘテロ界面チャネルの高移動度と、分極により発生する高電子濃度により、低オン抵抗を実現する。これにより、素子のチップ面積が小さくとも低オン抵抗が得られる。

【0005】

しかし、ＡｌＧａＮやＧａＮと電極の金属材料との間に合金を形成することで、界面の抵抗を低減することは困難である。これは、ＡｌＧａＮやＧａＮ中での金属の拡散係数が小さいからである。このため、ソース電極およびドレイン電極のコンタクト抵抗が低減できず、オン抵抗が高くなるという問題がある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１３−２１４６２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明が解決しようとする課題は、ソース電極またはドレイン電極のコンタクト抵抗が低減された半導体装置を提供することにある。

【課題を解決するための手段】

【0008】

実施形態の半導体装置は、ＧａＮ系半導体の第１の半導体層と、第１の半導体層上に設けられ、第１の半導体層よりもバンドギャップの大きい、ＧａＮ系半導体の第２の半導体層と、第２の半導体層上に設けられるソース電極およびドレイン電極であって、ソース電極およびドレイン電極の少なくともいずれか一方の第２の半導体層に接する側に、複数の凸部を有するソース電極およびドレイン電極と、ソース電極とドレイン電極との間の第２の半導体層上に設けられるゲート電極と、を備え、凸部の、ソース電極またはドレイン電極の第２の半導体層に接する側に占める割合が、ソース電極またはドレイン電極からゲート電極に向かう方向に減少し、凸部がソース電極またはドレイン電極からゲート電極に向かう方向に伸長する。

【図面の簡単な説明】

【0009】

【図1】第１の実施形態の半導体装置の模式図。

【図2】第１の実施形態の半導体装置の作用を示す図。

【図3】第１の実施形態の半導体装置の効果を示す図。

【図4】第１の実施形態の半導体装置の効果を示す図。

【図5】第１の実施形態の半導体装置の効果を示す図。

【図6】第２の実施形態の半導体装置の模式平面図。

【図7】第３の実施形態の半導体装置の模式平面図。

【図8】第４の実施形態の半導体装置の模式断面図。

【図9】第５の実施形態の半導体装置の模式断面図。

【図10】第６の実施形態の半導体装置の模式断面図。

【図11】第８の実施形態の半導体装置の模式平面図。

【図12】第９の実施形態の半導体装置の模式平面図。

【図13】第１０の実施形態の半導体装置の模式平面図。

【図14】第１１の実施形態の半導体装置の模式断面図。

【図15】第１３の実施形態の半導体装置の模式断面図。

【発明を実施するための形態】

【0010】

本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。

【0011】

本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。

【0012】

本明細書中、「ノンドープ」とは、意図的に不純物を導入していない状態であり、通常、不純物の濃度が１×１０^１５ｃｍ^−３以下である。

【0013】

また、本明細書中、「上」、「下」とは、構成要件の相対的位置関係を示す用語であり、必ずしも重力方向に対する上下関係を示すものではない。

【0014】

（第１の実施形態）
本実施形態の半導体装置は、ＧａＮ系半導体の第１の半導体層と、第１の半導体層上に設けられ、第１の半導体層よりもバンドギャップの大きい、ＧａＮ系半導体の第２の半導体層と、第２の半導体層上に設けられるソース電極およびドレイン電極であって、ソースおよびドレイン電極の少なくともいずれか一方の第２の半導体層に接する側に、複数の凸部を有するソース電極およびドレイン電極と、ソース電極とドレイン電極との間の第２の半導体層上に設けられるゲート電極と、を備える。

【0015】

図１は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、ショットキーゲート構造のＨＦＥＴである。図１（ａ）は模式平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’模式断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’模式断面図である。

【0016】

図１に示すように、本実施形態の半導体装置は、ＧａＮ系半導体のチャネル層（第１の半導体層）１０上に、チャネル層１０よりもバンドギャップの大きい、ＧａＮ系半導体のバリア層（第２の半導体層）１２が設けられる。また、バリア層（第２の半導体層）１２上にソース電極１４およびドレイン電極１６が設けられる。そして、ソース電極１４とドレイン電極１６との間のバリア層１２上に、ゲート電極１８が設けられる。

【0017】

ソース電極１４はバリア層１２に接する側に、複数の凸部１４ａを備える。複数の凸部１４ａは、チャネル層１０に向かって凸となっている。

【0018】

また、ドレイン電極１６はバリア層１２に接する側に、複数の凸部１６ａを備える。複数の凸部１６ａは、チャネル層１０に向かって凸となっている。

【0019】

チャネル層（第１の半導体層）１０は、例えば、ノンドープのＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ＜１）である。例えば、チャネル層１０は、ノンドープのＧａＮである。なお、チャネル層１０に、ｎ型またはｐ型の不純物が含有されていてもかまわない。

【0020】

バリア層（第２の半導体層）１２は、例えば、ノンドープ又はｎ型のＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。バリア層１２は、例えば、ノンドープのＡｌ_０．２５Ｇａ_０．７５Ｎである。バリア層１２は、チャネル層１０よりもアルミニウム（Ａｌ）の濃度が高い。

【0021】

ソース電極１４およびドレイン電極１６は、金属電極である。ソース電極１４およびドレイン電極１６は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、または、タングステン（Ｗ）等を含む。ソース電極１４およびドレイン電極１６は、複数の金属の積層構造であってもかまわない。ソース電極１４およびドレイン電極１６と、チャネル層１０との間は、オーミックコンタクトであることが望ましい。

【0022】

複数の凸部１４ａおよび複数の凸部１６ａは、それぞれ周期性を備える。複数の凸部１４ａおよび複数の凸部１６ａは、ソース電極１４またはドレイン電極１６からゲート電極１８に向かう方向に伸長するストライプ状である。複数の凸部１４ａおよび複数の凸部１６ａは、周期性を備える。

【0023】

ゲート電極１８は、例えば、金属電極である。ゲート電極１８は、バリア層１２に対してショットキー接触する。ゲート電極１８は、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、または、金（Ａｕ）等を含む。ゲート電極１８は、複数の金属の積層構造であってもかまわない。

【0024】

次に、本実施形態の半導体装置の製造方法の一例について説明する。図示しない支持基板、例えば、シリコン（Ｓｉ）基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、チャネル層１０となるノンドープのＧａＮ、バリア層１２となるノンドープのＡｌ_０．２５Ｇａ_０．７５Ｎを成膜する。

【0025】

次に、ノンドープのＡｌ_０．２５Ｇａ_０．７５Ｎをエッチングし、後に凸部１４ａ、１６ａとなる溝を形成する。形成した溝を含むノンドープのＡｌ_０．２５Ｇａ_０．７５Ｎ上に、金属膜の成膜とパターニングにより、ソース電極１４およびドレイン電極１６を形成する。

【0026】

その後、ソース電極１４とドレイン電極１６の間のノンドープのＡｌ_０．２５Ｇａ_０．７５Ｎ上に、金属膜の成膜とパターニングにより、ゲート電極１８を形成する。

【0027】

上記、製造方法により図１に示す半導体装置が製造される。

【0028】

次に、本実施形態の半導体装置の作用および効果について説明する。

【0029】

本実施形態のＨＦＥＴでは、チャネル層１０とバリア層１２との間の界面のチャネル層１０側には、バリア層１２の分極に起因する二次元電子ガス（２ＤＥＧ）が生成される。この二次元電子ガスがＨＦＥＴのキャリアとなる。

【0030】

ソース電極凸部１４ａとチャネル層１０との間の距離（ｄ_１）は、ソース電極の隣接する２つの凸部の間の領域１４ｂとバリア層１２との間の距離（ｄ_２）よりも小さい。言い換えれば、ソース電極凸部１４ａとチャネル層１０との間のバリア層１２の厚さは、ソース電極の凸部の間の領域１４ｂとチャネル層１０との間のバリア層１２の厚さよりも薄い。

【0031】

ソース電極凸部１４ａとチャネル層１０との間のバリア層１２の厚さが薄くなることにより、ソース電極１４とチャネル層１０間の障壁幅が短くなる。したがって、ソース電極凸部１４ａとチャネル層１０との間では、ソース電極１４の凸部の間の領域１４ｂとチャネル層１０との間に比較して、キャリアのトンネリングが生じやすくなる。ドレイン電極１６とチャネル層１０間についても同様である。

【0032】

図２は、本実施形態の半導体装置の作用を示す図である。ＧａＮ／ＡｌＧａＮの積層構造上の電極のＡｌＧａＮ側に凸部を設けた場合の、二次元電子ガス（２ＤＥＧ）濃度のシミュレーション結果を示す。図２（ａ）がシミュレーションを行ったデバイス構造の模式断面図、図２（ｂ）がｄ_１／ｄ_２＝５ｎｍ／２５ｎｍの場合の二次元電子ガス濃度を示す図、図２（ｃ）がｄ_１／ｄ_２＝１０ｎｍ／２５ｎｍの場合の二次元電子ガス濃度を示す図である。

【0033】

図２（ｂ）、（ｃ）からも明らかなように、凸部の下ではＡｌＧａＮ層が薄いため分極作用が弱まり、二次元電子ガスの濃度が低下する。このため、単純に電極下のＡｌＧａＮ層を薄くするだけでは、キャリアのトンネリングが生じやすくなったとしても、キャリア量が低下し電極とＧａＮ層との間の抵抗が低減できない。

【0034】

もっとも、図２（ｂ）、（ｃ）から明らかなように、電極の凸部の角部の二次元電子ガス濃度（図中円で囲んだ部分）は、高い濃度が維持される。したがって、キャリアのトンネリングが生じやすい電極の凸部の角部と、電極の凸部が無く二次元電子ガス濃度の高い領域との間にキャリアが流れることで、電極とＧａＮ層との間の抵抗が低減する。言い換えれば、電極の凸部の角部と二次元電子ガスとのアクセス抵抗が低減する。

【0035】

本実施形態の半導体装置において、ソース電極凸部１４ａとチャネル層１０（第１の半導体層）との間の距離（ｄ_１）、および、ドレイン電極凸部１６ａとチャネル層（第１の半導体層）１０との間の距離（ｄ_１）は、トンネリングを生じやすくする観点から、１０ｎｍ以下であることが望ましく、５ｎｍ以下であることがより望ましい。

【0036】

また、本実施形態の半導体装置において、ソース電極の凸部の間の領域１４ｂとチャネル層（第１の半導体層）１０との間の距離（ｄ_２）、および、ドレイン電極の凸部の間の領域１６ｂとチャネル層（第１の半導体層）１０との間の距離（ｄ_２）は、二次元電子ガスの濃度を高く維持する観点から、１５ｎｍ以上であることが望ましく、２０ｎｍ以上であることがより望ましい。

【0037】

また、本実施形態の半導体装置において、凸部の間の領域１４ｂとチャネル層（第１の半導体層）１０との距離（ｄ_２）が、凸部１４ａとチャネル層（第１の半導体層）１０との距離（ｄ_１）の２倍以上であることが、ソース電極１４のコンタクト抵抗を低下させる観点から望ましい。同様に、凸部の間の領域１６ｂとチャネル層（第１の半導体層）１０との距離（ｄ_２）が、凸部１６ａとチャネル層（第１の半導体層）１０との距離（ｄ_１）の２倍以上であることが、ドレイン電極１６のコンタクト抵抗を低下させる観点から望ましい。

【0038】

ソース電極凸部１４ａとチャネル層１０との間の距離（ｄ_１）、および、ドレイン電極凸部１６ａとチャネル層１０との間の距離（ｄ_１）は、凸部１４ａ、１６ａからチャネル層１０までの最短部分と定義する。また、ソース電極の凸部の間の領域１４ｂとチャネル層１０との間の距離（ｄ_２）、および、ドレイン電極の凸部の間の領域１６ｂとチャネル層１０との間の距離（ｄ_２）は、凸部の間の領域１４ｂ、１６ｂからチャネル層１０までの最長部分と定義する。例えば、透過型電子顕微鏡（ＴＥＭ）による画像上で、それぞれ複数の箇所を測長して平均し、半導体装置の代表値とすれば良い。

【0039】

図３、図４、図５は、本実施形態の半導体装置の効果を示す図である。電極の半導体層側に凸部を設けた場合のコンタクト抵抗の測定結果である。なお、本明細書では、電極下部の二次元電子ガス（２ＤＥＧ）の抵抗も含めてコンタクト抵抗と称する。

【0040】

図３は、測定に用いたデバイス構造の模式断面図である。図４は、測定に用いた電極の凸部のパターンを示す模式図である。図５は、コンタクト抵抗と凸部のパターンとの関係を示す図である。

【0041】

図３に示すように、ＧａＮ／ＡｌＧａＮの積層構造上に２つの電極（電極１および電極２）を形成し、２つの電極間の抵抗を測定した。２つの電極間の距離を変化させたデバイス構造で抵抗を測定することにより、電極とＧａＮ層との間のコンタクト抵抗を求めるＴＬＭ（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ）法を用いた。

【0042】

図４に示すような、異なる凸部のパターンを用いて電極のコンタクト抵抗を評価した。図４中、破線で囲まれるハッチングされた領域が凸部の平面形状を示す。

【0043】

電極には窒化チタン（ＴｉＮ）とチタンシリサイド（ＴｉＳｉ_２）の積層構造を用いた。電極のサイズは、８０μｍ×１４０μｍとした。ＡｌＧａＮ層の厚さは３０ｎｍ、ｄ_１／ｄ_２＝５ｎｍ／２０ｎｍ、Ｗ_１／Ｗ_２＝５μｍ／５μｍとした。

【0044】

図４（ａ）は凸部のないパターン、図４（ｂ）は凸部がドット状のパターン、図４（ｃ）は凸部がオフセットのあるドット状のパターン、図４（ｄ）は凸部が対向する電極に向かう方向に伸長するストライプ状のパターン、図４（ｅ）は凸部が対向する電極に向かう方向と直交する方向に伸長するストライプ状のパターンである。

【0045】

図５に示すように、（ｃ）および（ｄ）のパターン、特に、（ｄ）のパターンでは、凸部のないパターンの半分以下のコンタクト抵抗になり、顕著なコンタクト抵抗の低下が確認された。（ｄ）のパターンで顕著なコンタクト抵抗の低下がみられるのは、キャリアの走行する方向に、ＡｌＧａＮ層が厚く二次元電子ガス濃度の高い領域が伸長していることによると考えられる。一方、キャリアの走行する方向に直交して凸部を設けた（ｅ）のパターンでは、コンタクト抵抗の上昇が見られた。

【0046】

本実施形態では、電極の半導体層に接する側に凸部を設けることによる接触面積の増大に起因したコンタクト抵抗の低減も期待し得る。今回試作したサンプルのうち、例えば（ｄ）のパターンでは、凸部を設けることによる接触面積の増大は、０．３％にとどまる。したがって、本実施形態によるコンタクト抵抗の低減が、単に、接触面積の増大に起因するものでないことは明らかである。

【0047】

上記コンタクト抵抗の測定結果からも明らかなように、複数の凸部１４ａがソース電極１４からゲート電極１８に向かう方向に伸長するストライプ状であることが、コンタクト抵抗を低減する観点から望ましい。同様に、複数の凸部１６ａがドレイン電極１６からゲート電極１８に向かう方向に伸長するストライプ状であることが、コンタクト抵抗を低減する観点から望ましい。

【0048】

また、複数の凸部１４ａおよび複数の凸部１６ａは、周期性を備えることが望ましい。周期性を備えることで、ソース電極１４およびドレイン電極１６のコンタクト抵抗に極端な偏りが生じない。したがって、ソース電極１４およびドレイン電極１６での電流密度が均一化する。よって、極端な電力集中が生じず、半導体装置の信頼性が向上する。

【0049】

以上のように、本実施形態によれば、ソース電極およびドレイン電極の金属材料と半導体層との界面の抵抗が十分低減できない場合であっても、ソース電極およびドレイン電極のコンタクト抵抗が低減可能な半導体装置を提供することできる。したがって、オン抵抗の低減した半導体装置が実現される。

【0050】

（第２の実施形態）
本実施形態の半導体装置は、ソース電極またはドレイン電極のバリア層に接する側に設けられる凸部の、ソース電極またはドレイン電極のバリア層に接する側に占める割合が、ソース電極またはドレイン電極からゲート電極に向かって減少すること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0051】

図６は、本実施形態の半導体装置の模式平面図である。第１の実施形態の図１（ａ）に相当する図である。

【0052】

図６に示すように、ソース電極１４に設けられる複数の凸部１４ａは、ソース電極１４からゲート電極１８に向かって幅（Ｗ_１）が狭くなるストライプ状である。このため、ソース電極１４のバリア層１２に接する側に設けられる凸部１４ａのソース電極１４のバリア層１２に接する側に占める割合が、ソース電極１４からゲート電極１８に向かって減少する。ここで、凸部１４ａのソース電極１４のバリア層１２に接する側に占める割合とは、ソース電極１４を平面的に見た場合の単位面積内において、その単位面積内に含まれる凸部１４ａの平面的に見た総面積の割合を意味する。

【0053】

また、ドレイン電極１６に設けられる複数の凸部１６ａは、ドレイン電極１６からゲート電極１８に向かって幅（Ｗ_１）が狭くなるストライプ状である。このため、ドレイン電極１６のバリア層１２に接する側に設けられる凸部１６ａのドレイン電極１６のバリア層１２に接する側に占める割合が、ドレイン電極１６からゲート電極１８に向かって減少する。ここで、凸部１６ａのドレイン電極１６のバリア層１２に接する側に占める割合とは、ドレイン電極１６を平面的に見た場合の単位面積内において、その単位面積内に含まれる凸部１６ａの平面的に見た総面積の割合を意味する。

【0054】

本実施形態によれば、ソース電極１４およびドレイン電極１６下で、バリア層（第２の半導体層）１２が薄い領域の割合が、ゲート電極１８に向かって減少する。言い換えれば、二次元電子ガスの濃度が低く抵抗が高い領域の割合がゲート電極１８に向かって減少する。よって、第１の実施形態と比較して、さらにソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0055】

（第３の実施形態）
本実施形態の半導体装置は、凸部のパターンが異なること以外は第２の実施形態と同様である。

【0056】

図７は、本実施形態の半導体装置の模式平面図である。第１の実施形態の図１（ａ）に相当する図である。

【0057】

図７に示すように、ソース電極１４に設けられる複数の凸部１４ａは、ソース電極１４からゲート電極１８に向かって幅（Ｗ_１）が狭くなる階段形状を備える。このため、ソース電極１４のバリア層１２に接する側に設けられる凸部１４ａのソース電極１４のバリア層１２に接する側に占める割合が、ソース電極１４からゲート電極１８に向かって減少する。

【0058】

また、ドレイン電極１６に設けられる複数の凸部１６ａは、ドレイン電極１６からゲート電極１８に向かって幅（Ｗ_１）が狭くなる階段形状を備える。このため、ドレイン電極１６のバリア層１２に接する側に設けられる凸部１６ａのドレイン電極１６のバリア層１２に接する側に占める割合が、ドレイン電極１６からゲート電極１８に向かって減少する。

【0059】

本実施形態によれば、第２の実施形態同様、ソース電極１４およびドレイン電極１６下で、バリア層（第２の半導体層）１２が薄い領域の割合が、ゲート電極１８に向かって減少する。言い換えれば、二次元電子ガスの濃度が低く抵抗が高い領域の割合がゲート電極１８に向かって減少する。よって、第１の実施形態と比較して、さらにソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0060】

（第４の実施形態）
本実施形態の半導体装置は、凸部の幅が、ソース電極またはドレイン電極から第１の半導体層に向かって狭くなること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0061】

図８は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図１（ｃ）に相当する図である。

【0062】

図８に示すように、ソース電極１４に設けられる複数の凸部１４ａの断面が三角形の形状を備える。したがって、ソース電極１４に設けられる複数の凸部１４ａの幅（Ｗ_１）が、チャネル層（第１の半導体層）１２に向かって狭くなっている。

【0063】

図示しないが、ドレイン電極１６に設けられる複数の凸部１６ａの断面も三角形の形状を備える。したがって、ドレイン電極１６に設けられる複数の凸部１６ａの幅（Ｗ_１）も、チャネル層（第１の半導体層）１２に向かって狭くなっている。

【0064】

本実施形態の凸部の形状は、凸部を形成するための溝をバリア層のエッチングにより形成する際に、例えば、エッチングのマスク材をテーパ形状にしたり、エッチングのマスク材とバリア層との選択比を低くしたりすることで製造することが可能である。

【0065】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。そして、二次元電子ガスの濃度が低く抵抗が高い領域の割合が低下することで、第１の実施形態と比較して、さらにソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0066】

（第５の実施形態）
本実施形態の半導体装置は、凸部の断面が楔形状であること以外は第４の実施形態と同様である。

【0067】

図９は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図１（ｃ）に相当する図である。

【0068】

図９に示すように、ソース電極１４に設けられる複数の凸部１４ａの断面が楔形状を備える。したがって、ソース電極１４に設けられる複数の凸部１４ａの幅（Ｗ_１）が、チャネル層（第１の半導体層）１２に向かって狭くなっている。

【0069】

図示しないが、ドレイン電極１６に設けられる複数の凸部１６ａの断面も楔形状を備える。したがって、ドレイン電極１６に設けられる複数の凸部１６ａの幅（Ｗ_１）も、チャネル層（第１の半導体層）１２に向かって狭くなっている。

【0070】

本実施形態の凸部の形状は、凸部を形成するための溝をバリア層のエッチングにより形成する際に、例えば、エッチングのマスク材をテーパ形状にしたり、エッチングのマスク材とバリア層との選択比を低くしたりすることで製造することが可能である。

【0071】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。そして、二次元電子ガスの濃度が低く抵抗が高い領域の割合が低下することで、第１の実施形態と比較して、さらにソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0072】

（第６の実施形態）
本実施形態の半導体装置は、凸部の幅が、隣接する２つの凸部の間隔よりも狭いこと以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0073】

図１０は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図１（ｃ）に相当する図である。

【0074】

図１０に示すように、ソース電極１４に設けられる凸部１４ａの幅（Ｗ_１）が、隣接する２つの凸部１４ａの間隔（Ｗ_２）よりも狭い。図示しないが、ドレイン電極１６に設けられる凸部１６ａの幅（Ｗ_１）も、隣接する２つの凸部１６ａの間隔（Ｗ_２）よりも狭い。

【0075】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。そして、二次元電子ガスの濃度が低く抵抗が高い領域の割合が低下することで、第１の実施形態と比較して、さらにソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0076】

（第７の実施形態）
本実施形態の半導体装置は、複数の凸部が周期性を有し、凸部の周期が、隣接する２つの凸部の間の領域と第１の半導体層との距離の１００倍以上であること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0077】

ここで、凸部の周期とは、凸部が配置される周期であり、例えば、第１の実施形態の図１（ｃ）では、Ｗ_１＋Ｗ_２の値に相当する。したがって、図１（ｃ）を参照して説明すると、本実施形態では、凸部の周期（Ｗ_１＋Ｗ_２）が、凸部の間の領域１４ｂとチャネル層（第１の半導体層）１０との距離（ｄ_２）の１００倍以上である。

【0078】

なお、凸部の幅（Ｗ_１）、隣接する２つの凸部の間隔（Ｗ_２）は、例えば、透過型電子顕微鏡（ＴＥＭ）による画像上で、それぞれ複数の箇所を測長して平均し、半導体装置の代表値とすれば良い。

【0079】

例えば、図４（ｄ）のパターンでは、凸部の周期（Ｗ_１＋Ｗ_２）が１０μｍであり、凸部の間の領域１４ｂとチャネル層（第１の半導体層）１０との距離（ｄ_２）は２０ｎｍである。したがって、凸部の周期が、凸部の間の領域と第１の半導体層との距離の５００倍となる。

【0080】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。そして、凸部の周期が緩和されることにより、凸部のパターンの形成が容易となる。

【0081】

（第８の実施形態）
本実施形態の半導体装置は、複数の凸部がオフセットしたドット状であること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0082】

図１１は、本実施形態の半導体装置の模式平面図である。第１の実施形態の図１（ａ）に相当する図である。

【0083】

図１１に示すように、ソース電極１４およびドレイン電極１６に設けられる凸部１４ａ、１６ａが、オフセットしたドット状である。

【0084】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0085】

（第９の実施形態）
本実施形態の半導体装置は、ソース電極またはドレイン電極の第２の半導体層に接する側に設けられる凸部の、ソース電極またはドレイン電極の第２の半導体層に接する側に占める割合が、ソース電極またはドレイン電極からゲート電極に向かって減少すること以外は第８の実施形態と同様である。

【0086】

図１２は、本実施形態の半導体装置の模式平面図である。第１の実施形態の図１（ａ）に相当する図である。

【0087】

図１２に示すように、ソース電極１４に設けられる凸部１４ａが、オフセットしたドット状である。そして、ソース電極１４に設けられるドット状の凸部１４ａは、ソース電極１４からゲート電極１８に向かって数が減少する。このため、ソース電極１４のバリア層１２に接する側に設けられる凸部１４ａのソース電極１４のバリア層１２に接する側に占める割合が、ソース電極１４からゲート電極１８に向かって減少する。

【0088】

また、ドレイン電極１６に設けられる凸部１６ａが、オフセットしたドット状である。そして、ドレイン電極１６に設けられるドット状の凸部１６ａは、ドレイン電極１６からゲート電極１８に向かって数が減少する。このため、ドレイン電極１６のバリア層１２に接する側に設けられる凸部１６ａのドレイン電極１６のバリア層１２に接する側に占める割合が、ドレイン電極１６からゲート電極１８に向かって減少する。

【0089】

本実施形態によれば、ソース電極１４およびドレイン電極１６下で、バリア層（第２の半導体層）１２が薄い領域の割合が、ゲート電極１８に向かって減少する。言い換えれば、二次元電子ガスの濃度が低く抵抗が高い領域の割合がゲート電極１８に向かって減少する。よって、第８の実施形態と比較して、さらにソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0090】

（第１０の実施形態）
本実施形態の半導体装置は、複数の凸部が、ソース電極またはドレイン電極からゲート電極に向かう方向と直交する方向に伸長するストライプ状であること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0091】

図１３は、本実施形態の半導体装置の模式平面図である。第１の実施形態の図１（ａ）に相当する図である。

【0092】

図１３に示すように、ソース電極１４およびドレイン電極１６に設けられる凸部１４ａ、１６ａは、ソース電極１４またはドレイン電極１６からゲート電極１８に向かう方向と直交する方向に伸長するストライプ状である。凸部１４ａ、１６ａは、ソース電極１４またはドレイン電極１６からゲート電極１８に向かう方向と直交する方向に断続的に配置される。複数の凸部１４ａおよび複数の凸部１６ａは、周期性を備える。

【0093】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。特に、複数の凸部１４ａおよび複数の凸部１６ａは、ソース電極１４およびドレイン電極１６からゲート電極１８に向かう方向と直交する方向に断続的に配置される。このため、ソース電極１４およびドレイン電極１６からゲート電極１８に向かう方向に二次元電子ガス濃度の高い領域がつながり、二次元電子ガスの抵抗が上昇することを抑制している。

【0094】

（第１１の実施形態）
本実施形態の半導体装置は、ソース電極およびドレイン電極の断面が、階段状になること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0095】

図１４は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図１（ｃ）に相当する図である。

【0096】

図１４に示すように、ソース電極１４の断面が階段状となっている。図示しないが、ドレイン電極１６の断面も階段状となっている。

【0097】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0098】

（第１２の実施形態）
本実施形態の半導体装置は、凸部を有するソース電極またはドレイン電極と、第１の半導体層との間の第２の半導体層に引張応力が発生していること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0099】

本実施形態においては、例えば、図１に示される凸部１４ａを備えるソース電極１４と、チャネル層（第１の半導体層）１０との間のバリア層（第２の半導体層）１２に引張応力が発生している。同様に、凸部１６ａを備えるドレイン電極１６と、チャネル層（第１の半導体層）１０との間のバリア層（第２の半導体層）１２にも引張応力が発生している。

【0100】

例えば、ソース電極１４やドレイン電極１６の材料として、バリア層１２に引張応力を発生させる材料を選択する。例えば、バリア層１２がＡｌＧａＮの場合、ソース電極１４やドレイン電極１６の材料として、タングステン（Ｗ）や銅（Ｃｕ）を選択することで、バリア層１２に引張応力を発生させることが可能である。また、例えば、バリア層１２がＡｌＧａＮの場合、バリア層１２上にチタン（Ｔｉ）とアルミニウム（Ａｌ）を形成した後、凸部形成のための溝内をタングステン（Ｗ）で埋め込むことで、バリア層１２に引張応力を発生させることが可能である。

【0101】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。また、バリア層１２に引張応力が発生していることで、バリア層１２の分極が大きくなり、ソース電極１４およびドレイン電極１６下の二次元電子ガスの濃度が高くなる。したがって、第１の実施形態と比較して、さらに、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。

【0102】

（第１３の実施形態）
本実施形態の半導体装置は、第２の半導体層とゲート電極との間に、ゲート絶縁膜を、さらに備えること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

【0103】

図１５は、本実施形態の半導体装置の模式断面図である。第１の実施形態の図１（ｂ）に相当する図である。本実施形態の半導体装置は、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造のＨＦＥＴである。

【0104】

図１５に示すように、本実施形態の半導体装置は、バリア層（第２の半導体層）１２とゲート電極１８との間に、ゲート絶縁膜２０を備える。ゲート絶縁膜２０は、例えば、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ_２）または酸化アルミニウム（Ａｌ_２Ｏ_３）である。

【0105】

本実施形態によれば、第１の実施形態と同様、ソース電極１４およびドレイン電極１６のコンタクト抵抗が低減する。また、ゲート絶縁膜２０を備えることで、ＨＦＥＴのノーマリーオフ化が容易となる。

【0106】

実施形態では、ソース電極およびドレイン電極の両方のバリア層に接する側に凸部を設ける場合を例に説明したが、ソース電極およびドレイン電極のいずれか一方のみのバリア層に接する側に凸部を設ける構造とすることも可能である。

【0107】

実施形態では、半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、半導体層の材料としてＡｌＮを適用することも可能である。

【0108】

実施形態では、バリア層として、ノンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。

【0109】

実施形態では、チャネル層およびバリア層の支持基板について、シリコン（Ｓｉ）基板を例に説明したが、支持基板としてＳｉ基板以外に、ＳｉＣ基板、ＧａＮ基板等を適用することも可能である。また、支持基板とチャネル層との間に、格子歪を緩和させるためのバッファ層を挿入する構造とすることも可能である。

【0110】

実施形態では、ショットキーゲート構造およびＭＩＳゲート構造を例に説明したが、その他のゲート構造、例えば、ｐ型ゲート構造を適用することも可能である。

【0111】

実施形態では、凸部が周期性を備える場合を例に説明したが、凸部が周期性を備えないランダムな構造とすることも可能である。

【0112】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0113】

１０ チャネル層（第１の半導体層）
１２ バリア層（第２の半導体層）
１４ ソース電極
１４ａ 凸部
１４ｂ 凸部の間の領域
１６ ドレイン電極
１６ａ 凸部
１６ｂ 凸部の間の領域
１８ ゲート電極
２０ ゲート絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】