【図1】本発明の実施形態に従った、送信機回路を示す。

【図2】従来の入出力（入力／出力）回路を示す。

【図3】本発明の実施形態に従った、終端回路を示す。

【図4】本発明の実施形態に従った、集積回路チップ間の差動シリアル通信を示す。

【図5】本発明の実施形態に従った、集積回路チップを示す。

【図6】本発明の実施形態に従った、図１における１００または図５における５１６で示され得るような、差動シリアル送信機回路の略図である。

【図7】本発明の実施形態に従った、出力段回路を示す。

【図8】本発明の実施形態に従った、プリエンファシス回路の高レベル概観を示す。

【図9】本発明の実施形態に従った、プリエンファシスブースト回路を示す。

【図10】本発明の実施形態に従った、ブーストプルアップおよびプルダウン回路を示す。

【図11】本発明の実施形態に従った、ブーストプルアップおよびプルダウン回路を示す。

【図12A】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。

【図12B】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。

【図12C】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。

【図12D】それぞれの信号の異なる状態に対するプリエンファシスブースト回路動作を示す。

【図13】本発明の実施形態に従った、差動送信機回路の出力段をプレチャージするための方法を示す。

【図14】本発明の実施形態に従った、出力ノード上のプリエンファシスプログラム可能性を示す。

【図15A】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図15B】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図15C】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図15D】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図15E】−５ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図16A】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図16B】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図16C】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。

【図16D】−１０ｄＢチャネル損失に対する異なるプリエンファシスレベル下でのアイダイアグラムを示す。