特許 6268760 信号変調回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6268760

(24)【登録日】2018年1月12日

(45)【発行日】2018年1月31日

(54)【発明の名称】信号変調回路

(51)【国際特許分類】

   H03F 3/217 20060101AFI20180122BHJP

【ＦＩ】

   H03F3/217

【請求項の数】5

【全頁数】16

(21)【出願番号】特願2013-123049(P2013-123049)

(22)【出願日】2013年6月11日

(65)【公開番号】特開2014-241500(P2014-241500A)

(43)【公開日】2014年12月25日

【審査請求日】2015年12月17日

(73)【特許権者】

【識別番号】710014351

【氏名又は名称】オンキヨー株式会社

(74)【代理人】

【識別番号】110001210

【氏名又は名称】特許業務法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】中西 芳徳

(72)【発明者】

【氏名】川口 剛

(72)【発明者】

【氏名】関谷 守

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開２００５−２１０２８０（ＪＰ，Ａ）

【文献】 国際公開第２００８／０２３７１０（ＷＯ，Ａ１）

【文献】 特表２０１０−５２８５０１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／０４４０５７（ＵＳ，Ａ１）

【文献】 特開２００４−１０４３９９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／２１７

(57)【特許請求の範囲】

【請求項1】

クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力信号を積分する積分器と、
前記積分器で積分された信号の位相を反転する位相反転回路と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第１ゼロレベル挿入回路と、
前記第１ゼロレベル挿入回路から出力された信号を遅延して量子化する第１量子化器と、
前記位相反転回路で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第２ゼロレベル挿入回路と、
前記第２ゼロレベル挿入回路から出力された信号を遅延して量子化する第２量子化器と、
前記第１量子化器から出力された信号と前記第２量子化器から出力された信号を合成するパルス合成回路と、
前記パルス合成回路で合成された信号を入力信号に負帰還させる帰還回路と、
前記帰還回路とは独立に、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号を用いて、単電源に接続されたスピーカを正電流オン、負電流オン、及びオフの３値の通電状態で選択的に駆動するための信号を生成する生成回路と、
を備えることを特徴とする信号変調回路。

【請求項2】

請求項１記載の信号変調回路において、
前記スピーカは、互いに直列接続された第１スイッチ及び第２スイッチの接続節点にその一端が接続されるとともに、互いに直列接続された第３スイッチ及び第４スイッチの接続節点にその他端が接続され、前記第１スイッチ及び前記第３スイッチは前記単電源の正極側に接続され、前記第２スイッチ及び前記第４スイッチは前記単電源の負極側に接続され、
前記生成回路は、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号に基づき、前記第１スイッチをオンし前記第２スイッチをオフするためのスイッチング信号と、前記第３スイッチをオフし前記第４スイッチをオンするためのスイッチング信号を生成することで前記正電流オン状態で前記スピーカを駆動し、前記第１スイッチをオフし前記第２スイッチをオンするためのスイッチング信号と、前記第３スイッチをオンし前記第４スイッチをオフするためのスイッチング信号を生成することで前記負電流オン状態で前記スピーカを駆動し、前記第１スイッチ及び前記第３スイッチをオフし前記第２スイッチ及び前記第４スイッチをオンするためのスイッチング信号を生成する、または、前記第２スイッチ及び前記第４スイッチをオフし前記第１スイッチ及び前記第３スイッチをオンするためのスイッチング信号を生成することで前記スピーカをオフ状態とする
ことを特徴とする信号変調回路。

【請求項3】

請求項２記載の信号変調回路において、さらに、
前記第１スイッチと前記第２スイッチをともにオフし、前記第３スイッチと前記第４スイッチをともにオフすべく、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号の立ち上がりタイミング及び立下りタイミングを調整するデッドタイム生成回路
を備えることを特徴とする信号変調回路。

【請求項4】

請求項１記載の信号変調回路において、
前記パルス合成回路は、論理ゲート群及びスイッチ群を備え、
前記スイッチ群は、
第１電位に接続された第１電位スイッチと、
前記第１電位よりも小さい第２電位に接続された第２電位スイッチと、
前記第１電位と前記第２電位の間の第３電位に接続された第３電位スイッチと、
を備え、
前記論理ゲート群は、
前記第１量子化器の反転出力信号及び前記第２量子化器の出力信号が入力され、論理演算を行って前記第１電位スイッチを制御する信号を出力する第１ＮＯＲゲートと、
前記第１量子化器の出力信号及び前記第２量子化器の反転出力信号が入力され、論理演算を行って前記第２電位スイッチを制御する信号を出力する第２ＮＯＲゲートと、
前記第１ＮＯＲゲートからの信号及び前記第２ＮＯＲゲートからの信号が入力され、論理演算を行って前記第３電位スイッチを制御する信号を出力する第３ＮＯＲゲートと、
を備えることを特徴とする信号変調回路。

【請求項5】

請求項４記載の信号変調回路において、
前記生成回路は、前記パルス合成回路の前記第１ＮＯＲゲートの出力信号及び前記第２ＮＯＲゲートの出力信号を用いて、前記スピーカを前記３値の通電状態で選択的に駆動するための信号を生成する
ことを特徴とする信号変調回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。

【背景技術】

【0002】

従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。デルタシグマ変調器では、積分器と量子化器と量子化誤差帰還回路を備える。

【0003】

図１４に、デルタシグマ変調回路の基本構成を示す。減算器１６は、入力信号と帰還信号との差分を算出し、積分器１０は、差分信号を積分する。積分信号は量子化器１４で量子化され、例えば１ビット＝２値の信号として出力される。量子化誤差は遅延器１２を介して帰還される。

【0004】

下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デジタシグマ変調回路が開示されている。さらに、特許文献３には、３値の１ビットデジタルアンプの構成が開示されている。デルタシグマ変調器で入力信号をデルタシグマ変調し、量子化器で３値の信号を表す２つのデジタル信号を生成し、これら２つのデジタル信号をスイッチング回路で増幅した後、スピーカに出力するとともに、デルタシグマ変調器に負帰還してノイズを低減している。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００７−３１２２５８号公報

【特許文献2】特表２０１２−５２７１８７号公報

【特許文献3】特許第４８１８９００号

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献３の構成では、３値を表す２つのデジタル信号、すなわち正側の信号と負側の信号をいずれも負帰還しなければならず、回路構成が複雑化する問題もある。

【0007】

本発明の目的は、入力信号をデルタシグマ変調して出力する際に、負帰還経路を１つにして回路構成を簡易化するとともに、負荷からの帰還経路とは独立して変調回路単独で負帰還できる回路を提供することにある。

【課題を解決するための手段】

【0008】

本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力信号を積分する積分器と、前記積分器で積分された信号の位相を反転する位相反転回路と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第１ゼロレベル挿入回路と、前記第１ゼロレベル挿入回路から出力された信号を遅延して量子化する第１量子化器と、前記位相反転回路で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第２ゼロレベル挿入回路と、前記第２ゼロレベル挿入回路から出力された信号を遅延して量子化する第２量子化器と、前記第１量子化器から出力された信号と前記第２量子化器から出力された信号を合成するパルス合成回路と、前記パルス合成回路で合成された信号を入力信号に負帰還させる帰還回路と、前記帰還回路とは独立に、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号を用いて、単電源に接続されたスピーカを正電流オン、負電流オン、及びオフの３値の通電状態で選択的に駆動するための信号を生成する生成回路とを備えることを特徴とする。

【0009】

本発明では、パルス合成回路で２つの信号を合成し、合成後の信号を負帰還するので帰還経路が１つとなり、回路構成が簡易化される。また、負荷からの帰還経路とは独立して変調回路単独で負帰還できるので、変調器単独で、高性能化が図れると共に安定動作が可能となり、電源投入及び遮断時のミュート処理も簡易化できる。ここで、帰還回路と「独立」とは、帰還回路で負帰還される信号を用いることなく、スピーカを駆動する信号を生成することを意味する。なお、減算器は、帰還される信号が入力信号に対して正相の信号である場合に用いられる。減算器は、帰還される信号が入力信号に対して逆相の信号である場合には、加算器で代用することができる。

【0010】

本発明の１つの実施形態では、前記スピーカは、互いに直列接続された第１スイッチ及び第２スイッチの接続節点にその一端が接続されるとともに、互いに直列接続された第３スイッチ及び第４スイッチの接続節点にその他端が接続され、前記第１スイッチ及び前記第３スイッチは前記単電源の正極側に接続され、前記第２スイッチ及び前記第４スイッチは前記単電源の負極側に接続され、前記生成回路は、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号に基づき、前記第１スイッチをオンし前記第２スイッチをオフするためのスイッチング信号と、前記第３スイッチをオフし前記第４スイッチをオンするためのスイッチング信号を生成することで前記正電流オン状態で前記スピーカを駆動し、前記第１スイッチをオフし前記第２スイッチをオンするためのスイッチング信号と、前記第３スイッチをオンし前記第４スイッチをオフするためのスイッチング信号を生成することで前記負電流オン状態で前記スピーカを駆動し、前記第１スイッチ及び前記第３スイッチをオフし前記第２スイッチ及び前記第４スイッチをオンするためのスイッチング信号を生成する、または、前記第２スイッチ及び前記第４スイッチをオフし前記第１スイッチ及び前記第３スイッチをオンするためのスイッチング信号を生成することで前記スピーカをオフ状態とすることを特徴とする。

【0011】

また、本発明の他の実施形態では、前記第１スイッチと前記第２スイッチをともにオフし、前記第３スイッチと前記第４スイッチをともにオフすべく、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号の立ち上がりタイミング及び立下りタイミングを調整するデッドタイム生成回路を備えることを特徴とする。

【0012】

また、本発明のさらに他の実施形態では、前記パルス合成回路は、論理ゲート群及びスイッチ群を備え、前記スイッチ群は、第１電位に接続された第１電位スイッチと、前記第１電位よりも低い第２電位に接続された第２電位スイッチと、前記第１電位と前記第２電位の間の第３電位に接続された第３電位スイッチとを備え、前記論理ゲート群は、前記第１量子化器の反転出力信号及び前記第２量子化器の出力信号が入力され、論理演算を行って前記第１電位スイッチを制御する信号を出力する第１ＮＯＲゲートと、前記第１量子化器の出力信号及び前記第２量子化器の反転出力信号が入力され、論理演算を行って前記第２電位スイッチを制御する信号を出力する第２ＮＯＲゲートと、前記第１ＮＯＲゲートからの信号及び前記第２ＮＯＲゲートからの信号が入力され、論理演算を行って前記第３電位スイッチを制御する信号を出力する第３ＮＯＲゲートとを備えることを特徴とする。

【0013】

本発明のさらに他の実施形態では、前記生成回路は、前記パルス合成回路の前記第１ＮＯＲゲートの出力信号及び前記第２ＮＯＲゲートの出力信号を用いて、前記スピーカを前記３値の通電状態で選択的に駆動するための信号を生成することを特徴とする。

【発明の効果】

【0014】

本発明によれば、負帰還経路を１つにして回路構成を簡易化するとともに、出力段に接続される負荷の影響を受けずに負帰還できる。

【図面の簡単な説明】

【0015】

【図1】第１実施形態の全体構成図である。

【図2】第１実施形態の回路構成図である。

【図3】第１実施形態のタイミングチャートである。

【図4】第１実施形態のパルス合成回路の回路構成図である。

【図5】第１実施形態のタイミングチャートである。

【図6】第１実施形態の３値波形説明図である。

【図7】第１実施形態のスピーカ駆動状態説明図である。

【図8】第１実施形態の回路構成図である。

【図9】第１実施形態のタイミングチャートである。

【図10】第２実施形態の全体構成図である。

【図11】第２実施形態のデッドタイム生成回路の回路構成図である。

【図12】第２実施形態のタイミングチャートである。

【図13】第２実施形態のタイミングチャートである。

【図14】従来技術の構成ブロック図である。

【発明を実施するための形態】

【0016】

以下、図面に基づき本発明の実施形態について説明する。

【0017】

＜第１実施形態＞
本実施形態の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器と積分器と遅延器と量子化器を備える。本実施形態における回路では、帰還経路に遅延器が存在せず、量子化器の前段、すなわち積分器と量子化器の間に遅延器が設けられている。従って、本実施形態の回路では、出力の状態をリアルタイムで補正することが可能である。

【0018】

また、本実施形態における遅延器は、単に入力信号を遅延するだけでなく、入力信号にゼロレベルを挿入する機能を有しており、これにより確実なパルス密度変調（ＰＤＭ）を実現している。入力信号にゼロレベルを挿入する回路は任意であるが、例えば一端が接地されたチョッパ回路で構成され得る。また、遅延機能及び量子化機能は、Ｄ型フリップフロップで構成され得る。

【0019】

さらに、本実施形態では、正側のデジタル信号と負側のデジタル信号を合成して３値の単一のデジタル信号を生成し、合成後の１つのデジタル信号を負帰還する。

【0020】

図１に、本実施形態の回路構成図を示す。本実施形態の信号変調回路は、減算器１６と、積分器２０と、位相反転回路２１と、チョッパ回路２２，２３と、Ｄ型フリップフロップ（ＤＦＦ）２６，２７と、パルス合成回路３２を備える。さらに、パルス合成回路３２には、１価３値波形生成回路４０と、ドライバ回路４２と、スピーカ４４とが接続される。

【0021】

減算器１６は、入力信号とパルス合成回路３２から帰還された信号の差分を演算（負帰還）して積分器２０に出力する。

【0022】

積分器２０は、差分信号を積分してチョッパ回路２２に出力する。また、積分器２０は、差分信号を積分して位相反転回路２１に出力し、位相反転回路２１は、積分して得られた信号の位相を反転してチョッパ回路２３に出力する。

【0023】

チョッパ回路２２，２３は、それぞれクロック信号に同期して積分信号及びその反転信号にゼロレベル（ゼロ電圧）を挿入し、ＤＦＦ２６，２７に出力する。

【0024】

ＤＦＦ２６，２７は、それぞれ入力信号をクロック信号に同期して遅延しつつ量子化し、それぞれ１ビットデジタル信号を生成して出力する。

【0025】

パルス合成回路３２は、ＤＦＦ２６からの１ビットデジタル信号と、ＤＦＦ２７からの１ビットデジタル信号を合成して出力する。ＤＦＦ２６は、積分信号を１ビットデジタル信号に変換して出力するので、＋１，０の２値信号である。他方、ＤＦＦ２７は、積分信号を位相反転回路２１で反転して得られる反転信号を１ビットデジタル信号に変換して出力するので、−１，０の２値信号である。パルス合成回路３２は、これら２つの２値信号を合成して、＋１，０，−１の３値信号を生成して出力する。パルス合成回路３２の出力信号は、減算器１６に負帰還される。

【0026】

本実施形態では、従来技術のように２つのデジタル信号を負帰還するのではなく、パルス合成回路３２で合成した後に、合成後の１つの３値信号を負帰還してノイズシェープしている。従って、２つのデジタル信号を負帰還する場合に比べて回路構成が簡易化される。また、図１に示すように、負荷としてのスピーカ４４は、パルス合成回路３２からの負帰還経路とは別の経路に接続されており、いわばスピーカ４４は負帰還経路とは独立に接続されているため、変調器単独で、高性能化が図れると共に安定動作が可能となり、電源投入及び遮断時のミュート処理も簡易化できる。負荷変位の影響を負帰還によって打ち消すことなくスピーカ駆動ができる。

【0027】

図２に、図１における積分器２０、チョッパ回路２２、ＤＦＦ２６の具体的な回路構成を示す。なお、チョッパ回路２３及びＤＦＦ２７も基本的にチョッパ回路２２及びＤＦＦ２６と同一構成である。

【0028】

チョッパ回路２２は、積分器として機能するアンプ２０の出力端にその一端が接続され、他端が接地されたスイッチから構成される。スイッチの開閉は、１／２分周器２４からの出力信号により制御される。チョッパ回路２２の出力信号は、ＤＦＦ２６のＤ端子に供給される。

【0029】

１／２分周器２４は、クロック信号が供給され、クロック信号の周波数を１／２に分周する回路である。１／２分周器２４は、クロック信号を分周してチョッパ回路２２のスイッチを制御する。従って、チョッパ回路２２のスイッチは、クロック信号の２倍の周期でオン／オフする。スイッチがオンするタイミングにおいて、アンプ２０の出力端はスイッチを介して接地されるためゼロレベルとなる。従って、チョッパ回路２２は、ＤＦＦ２６の入力信号にゼロレベルを挿入する回路として機能する。

【0030】

ＤＦＦ２６のＤ端子には、上記のようにアンプ２０の出力信号であって、チョッパ回路２２でクロック信号に同期してゼロレベルが挿入される信号が供給される。また、ＤＦＦ２６のクロック端子には、反転器２８で反転されたクロック信号が供給される。ＤＦＦ２８は、入力されたクロック信号の立ち上がりエッジで信号を出力する。従って、本実施形態では、反転されたクロック信号の立ち上がりエッジで信号を出力する。

【0031】

図３に、図２の回路のタイミングチャートを示す。正信号が入力された場合のタイミングチャートである。図において、上から順に、クロック信号（ＣＬＫ）、クロック信号の１／２分周信号、クロック信号の反転信号、ＤＦＦ２６のＤ端子に供給される信号、ＤＦＦ２６のＱ出力端子から出力される信号の波形を示す。

【0032】

チョッパ回路２２は、クロック信号の１／２分周信号のタイミングでスイッチがオンされるので、ＤＦＦ２６のＤ端子に供給される信号は、クロック信号の１／２分周信号に同期してゼロレベルとなる信号である。そして、この信号がクロック信号の反転信号に同期して、クロック信号の反転信号の立ち上がりエッジのタイミングまで遅延されて出力される。以上のようにして、図２の回路により、入力信号の積分、ゼロレベル挿入、遅延、及び量子化が実行される。すなわち、チョッパ回路２２とＤＦＦ２６でゼロレベル、遅延及び量子化を実現し、フィードバック経路で遅延器を挿入することなくノイズシェープが実現される。さらに、チョッパ回路２２によりクロック信号のタイミングでは常に一度はゼロレベルが出力されることになる。

【0033】

図４に、パルス合成回路３２の回路構成を示す。パルス合成回路３２は、ＤＦＦ２６，２７からの２つの２値信号を合成して、＋１，０，−１の３値信号を生成して出力する。パルス合成回路３２は、論理ゲートと、３つのスイッチＳＷ１〜ＳＷ３から構成される。論理ゲートは、３つのＮＯＲゲート３３ａ，３３ｂ，３３ｃを備える。スイッチＳＷ１は、入力端子が第１電位（例えば５Ｖ）に接続されたスリーステートバッファから構成され、スイッチＳＷ２は、入力端子が第２電位（例えば０Ｖ）に接続されたスリーステートバッファから構成され、スイッチＳＷ３は、入力端子が第３電位（例えば２．５Ｖ）に接続されたアナログスイッチから構成される。ここで、第１電位＞第３電位＞第２電位である。

【0034】

ＮＯＲゲート(第１ＮＯＲゲート)３３ａの一方の入力端子には、ＤＦＦ２６の反転出力端子（Ｑバー）からの出力信号が供給される。また、ＮＯＲゲート３３ａの他方の入力端子には、ＤＦＦ２７の出力端子（Ｑ）からの出力信号Ｖ２が供給される。ＮＯＲゲート３３ａは、両信号の否定論理和を演算して信号Ｖ３を生成する。信号Ｖ３は、ＳＷ１に供給されるとともに、ＮＯＲゲート３３ｃの一方の入力端子にも供給される。

【0035】

ＮＯＲゲート(第２ＮＯＲゲート)３３ｂの一方の入力端子には、ＤＦＦ２６の出力端子（Ｑ）からの出力信号Ｖ１が供給される。また、ＮＯＲゲート３３ｂの他方の入力端子には、ＤＦＦ２７の反転出力端子（Ｑバー）からの出力信号が供給される。ＮＯＲゲート３３ｂは、両信号の否定論理和を演算して信号Ｖ４を生成する。信号Ｖ４は、ＳＷ２に供給されるとともに、ＮＯＲゲート３３ｃの他方の入力端子にも供給される。

【0036】

ＮＯＲゲート(第３ＮＯＲゲート)３３ｃの一方の入力端子には、ＮＯＲゲート３３ａからの信号Ｖ３が供給される。また、ＮＯＲゲート３３ｃの他方の入力端子には、ＮＯＲゲート３３ｂからの信号Ｖ４が供給される。ＮＯＲゲート３３ｃは、信号Ｖ３及び信号Ｖ４の否定論理和を演算して信号Ｖ５を生成する。信号Ｖ５は、ＳＷ３に供給される。

【0037】

このような構成において、各論理ゲート３３ａ，３３ｂ，３３ｃの出力信号である信号Ｖ３〜Ｖ５は、ＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、ＳＷ１〜ＳＷ３の状態は以下のように変化する。

【0038】

ＤＦＦ２６の反転出力端子の信号が「１」（論理値）でＤＦＦ２７の出力端子の信号が「０」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「０」となり、ＳＷ１はオフとなる。また、ＮＯＲゲート３３ｂからの出力信号Ｖ４も「０」となり、ＳＷ２はオフとなる。さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「１」となり、ＳＷ３はオンとなる。従って、ＳＷ１：オフ、ＳＷ２：オフ、ＳＷ３：オンとなり、出力電位はＳＷ３がオンすることで第３電位に設定される。

【0039】

ＤＦＦ２６の反転出力端子の信号が「１」でＤＦＦ２７の出力端子の信号が「１」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「０」となり、ＳＷ１はオフとなる。また、ＮＯＲゲート３３ｂからの出力信号Ｖ４は「１」となり、ＳＷ２はオンとなる。さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「０」となり、ＳＷ３はオフとなる。従って、ＳＷ１：オフ、ＳＷ２：オン、ＳＷ３：オフとなり、出力電位はＳＷ２がオンすることで第２電位に設定される。

【0040】

ＤＦＦ２６の反転出力端子の信号が「０」でＤＦＦ２７の出力端子の信号が「０」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「１」となり、ＳＷ１はオンとなる。また、ＮＯＲゲート３３ｂからの出力信号Ｖ４は「０」となり、ＳＷ２はオフとなる。さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「０」となり、ＳＷ３はオフとなる。従って、ＳＷ１：オン、ＳＷ２：オフ、ＳＷ３：オフとなり、出力電位はＳＷ１がオンすることで第１電位に設定される。

【0041】

ＤＦＦ２６の反転出力端子の信号が「０」でＤＦＦ２７の出力端子の信号が「１」の場合、ＮＯＲゲート３３ａからの出力信号Ｖ３は「０」となり、ＳＷ１はオフとなる。また、ＮＯＲゲート３３ｂからの出力信号Ｖ４は「０」となり、ＳＷ２はオフとなる。さらに、ＮＯＲゲート３３ｃからの出力信号Ｖ５は「１」となり、ＳＷ３はオンとなる。従って、ＳＷ１：オフ、ＳＷ２：オフ、ＳＷ３：オンとなり、出力電位はＳＷ３がオンすることで第３電位に設定される。

【0042】

図５に、図４の構成における各部のタイミングチャートを示す。信号Ｖ１〜Ｖ６のタイミングチャートであり、信号Ｖ１はＤＦＦ２６の出力端子（Ｑ）の信号、信号Ｖ２はＤＦＦ２７の出力端子（Ｑ）の信号、信号Ｖ３はＮＯＲゲート３３ａの出力信号、信号Ｖ４はＮＯＲゲート３３ｂの出力信号、信号Ｖ５はＮＯＲゲート３３ｃの出力信号、信号Ｖ６はパルス合成回路３２の出力信号である。

【0043】

信号Ｖ１が「０」で信号Ｖ２が「０」の場合、第１ＮＯＲゲート３３ａの一方の入力端子には信号Ｖ１の反転出力（Ｑバー）が入力されるから「１」であり、第１ＮＯＲゲート３３ａの他方の入力端子には信号Ｖ２が入力されるから「０」であり、第１ＮＯＲゲート３３ａの出力は「０」となる。また、第２ＮＯＲゲート３３ｂの一方の入力端子には信号Ｖ１が入力されるから「０」であり、第２ＮＯＲゲート３３ｂの他方の入力端子には信号Ｖ２の反転出力（Ｑバー）が入力されるから「１」であり、第２ＮＯＲゲート３３ｂの出力は「０」となる。すると、第３ＮＯＲゲート３３ｃの入力端子にはともに「０」が入力され、第３ＮＯＲゲート３３ｃの出力は「１」となる。その結果、信号Ｖ３が「０」、信号Ｖ４が「０」、信号Ｖ５が「１」となるため、
ＳＷ１：オフ
ＳＷ２：オフ
ＳＷ３：オン
となり、回路の出力信号Ｖ６は第３電位に設定される。

【0044】

信号Ｖ１が「１」で信号Ｖ２が「０」の場合、第１ＮＯＲゲート３３ａの一方の入力端子には信号Ｖ１の反転出力（Ｑバー）が入力されるから「０」であり、第１ＮＯＲゲート３３ａの他方の入力端子には信号Ｖ２が入力されるから「０」であり、第１ＮＯＲゲート３３ａの出力は「１」となる。また、第２ＮＯＲゲート３３ｂの一方の入力端子には信号Ｖ１が入力されるから「１」であり、第２ＮＯＲゲート３３ｂの他方の入力端子には信号Ｖ２の反転出力（Ｑバー）が入力されるから「１」であり、第２ＮＯＲゲート３３ｂの出力は「０」となる。すると、第３ＮＯＲゲート３３ｃの入力端子には「１」と「０」が入力され、第３ＮＯＲゲート３３ｃの出力は「０」となる。その結果、信号Ｖ３が「１」、信号Ｖ４が「０」、信号Ｖ５が「０」となるため、
ＳＷ１：オン
ＳＷ２：オフ
ＳＷ３：オフ
となり、回路の出力信号Ｖ６は第１電位に設定される。

【0045】

信号Ｖ１が「０」で信号Ｖ２が「１」の場合、第１ＮＯＲゲート３３ａの一方の入力端子には信号Ｖ１の反転出力（Ｑバー）が入力されるから「１」であり、第１ＮＯＲゲート３３ａの他方の入力端子には信号Ｖ２が入力されるから「１」であり、第１ＮＯＲゲート３３ａの出力は「０」となる。また、第２ＮＯＲゲート３３ｂの一方の入力端子には信号Ｖ１が入力されるから「０」であり、第２ＮＯＲゲート３３ｂの他方の入力端子には信号Ｖ２の反転出力（Ｑバー）が入力されるから「０」であり、第２ＮＯＲゲート３３ｂの出力は「１」となる。すると、第３ＮＯＲゲート３３ｃの入力端子には「０」と「１」が入力され、第３ＮＯＲゲート３３ｃの出力は「０」となる。その結果、信号Ｖ３が「０」、信号Ｖ４が「１」、信号Ｖ５が「０」となるため、
ＳＷ１：オフ
ＳＷ２：オン
ＳＷ３：オフ
となり、回路の出力信号Ｖ６は第２電位に設定される。第１電位が＋１、第２電位が−１、第３電位が０に対応する。以上のようにして、パルス合成回路３２でＤＦＦ２６，２７からの２つのパルスが合成され、＋１，０，−１の３値信号が生成される。

【0046】

次に、１価３値波形生成回路４０、ドライバ回路４２及びスピーカ４４について説明する。

【0047】

本実施形態では、＋１，０，−１の３値信号を生成して出力しているが、３値パルス密度変調信号を用いて高出力を得るためには、変調器電源Ｖｄｄより高い電圧ＶＢでスピーカを駆動する必要がある。但し、３値パルス密度変調信号のままスピーカを駆動すると、高電圧ＶＢだけでなく、これとは別に中点電圧源（ＶＢ／２）と中点電圧保持回路を設ける必要があり、回路規模が増大してしまう。そこで、３値パルス密度変調信号から単電源３状態スピーカ駆動回路に最適な信号を生成する。

【0048】

１価３値波形生成回路４０は、単電源３状態スピーカ駆動回路であるドライバ４２に対し、パルス合成回路３２からの信号に基づき、１価３値波形信号に変換する回路である。ここで、「１価３値」とは、単電源で駆動されるスピーカに対し、正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現することを意味する。正電流及び負電流は、スピーカ４４を流れる電流の向きが互いに逆であることを意味する。

【0049】

図６及び図７に、単電源でのスピーカ駆動の原理を示す。図６は、３値波形であり、＋１，０，−１の３値それぞれに、正オン、オフ、負オンの３つの状態を対応させたものである。図７は、これら３つの状態におけるスピーカ４４の通電状態を示すものであり、図７（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ正オン、負オン、オフ、オフに対応するものである。

【0050】

図７（ａ）において、正オンでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１１及びＳ１４がオン、Ｄ１２及びＳ１３がオフし、
電源→Ｓ１１→スピーカ４４→スイッチＳ１４
と電流が流れてスピーカ４４を駆動する。

【0051】

また、図７（ｂ）において、負オンでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１３及びＳ１２がオン、Ｓ１１及びＳ１４がオフし、
電源→Ｓ１３→スピーカ４４→Ｓ１２
と電流が流れてスピーカ４４を駆動する。

【0052】

さらに、図７（ｃ）において、オフでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１１及びＳ１３がオフし、Ｓ１２及びＳ１４がオンしてスピーカ４４の両端が同電位となるため電流が流れずスピーカ４４は駆動されない。図７（ｄ）においても、オフでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１２及びＳ１４がオフし、Ｓ１１及びＳ１３がオンしてスピーカ４４の両端が同電位となるため電流が流れずスピーカ４４は駆動されない。

【0053】

図８に、１価３値波形生成回路４０の回路構成を示す。なお、同図には、ドライバ４２の回路構成も併せて示す。

【0054】

１価３値波形生成回路４０は、４つのＮＯＴゲート４０ａ〜４０ｄから構成される。これらのＮＯＴゲート４０ａ〜４０ｄを図中上から順にＧ１１，Ｇ１２，Ｇ１３，Ｇ１４と称する、つまりＮＯＴゲート４０ａをＧ１１、ＮＯＴゲート４０ｂをＧ１２、ＮＯＴゲート４０ｃをＧ１３、ＮＯＴゲート４０ｄをＧ１４と称すると、Ｇ１１及びＧ１２にはパルス合成回路３２を構成するＮＯＲゲート３３ａの出力信号が供給され、Ｇ１３及びＧ１４にはパルス合成回路３２を構成するＮＯＲゲート３３ｂの出力信号が供給される。Ｇ１１〜Ｇ１４はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ４２に供給する。
パルス合成回路３２を構成するＮＯＲゲート３３ａ，３３ｂを含めて１価３値波形生成回路４０を構成するといえる。

【0055】

ドライバ４２は、レベルシフト回路４２ａ１，４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４及びスイッチングＦＥＴ４２ｃ１〜４２ｃ４から構成される。４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４は、図７における４つのスイッチＳ１１〜Ｓ１４にそれぞれ対応する。スイッチングＦＥＴ４２ｃ１及び４２ｃ４はＰチャンネルＦＥＴ，スイッチングＦＥＴ４２ｃ２及び４２ｃ４はＮチャンネルＦＥＴである。

【0056】

スピーカ４４は、互いに直列接続されたスイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点にその他端が接続される。スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ３は単電源の正極側に接続され、スイッチングＦＥＴ４２ｃ２及びスイッチングＦＥＴ４２ｃ４は単電源の負極側に接続される。従って、スイッチングＦＥＴ４２ｃ１がオンしスイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチング４２ｃ４
の如く電流が流れ、正電流オン状態となる。また、スイッチングＦＥＴ４２ｃ１がオフしスイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンしスイッチングＦＥＴ４２ｃ４がオフすると、スイッチングＦＥＴ４２ｃ３→スピーカ→スイッチングＦＥＴ４２ｃ２の如く電流が流れ、負電流オン状態となる。さらに、スイッチンＦＥＴ４２ｃ１，４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ２，４２ｃ４がオンすると、スピーカ４４には電流は流れずオフ状態となる。

【0057】

１価３値波形生成回路４０の４つの論理ゲートの出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、Ｇ１１の出力信号は、レベルシフト回路４２ａ１を介してゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。Ｇ１２の出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。Ｇ１４の出力信号は、レベルシフト回路４２ａ２を介してゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。Ｇ１３の出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。

【0058】

従って、ＤＦＦ２６，２７からの信号に応じて、以下のようにスイッチングＦＥＴ４２ｃ１〜４２ｃ４がオン、オフし、スピーカ４４を駆動する。

【0059】

ＮＯＲゲート３３ａ，３３ｂの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。

【0060】

ＮＯＲゲート３３ａ、３３ｂの出力がそれぞれ「０」、「１」である場合、Ｇ１１及びＧ１２の出力は「０」を反転した「１」となり、Ｇ１３及びＧ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、電流は
スイッチングＦＥＴ４２ｃ３→スピーカ４４→スイッチングＦＥＴ４２ｃ２
と流れる（−ＯＮ状態）。

【0061】

ＮＯＲゲート３３ａ，３３ｂの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴｃ４はオフとなり、スピーカ４４に電流は流れない（ＯＦＦ状態）。

【0062】

さらに、ＮＯＲゲート３３ａ，３３ｂの出力が「０」である場合、Ｇ１１〜Ｇ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、スピーカ４４に電流は流れない（ＯＦＦ状態）。

【0063】

図９に、図８各部の信号のタイミングチャートを示す。図９（ａ）はパルス合成回路３２で合成される３値信号（３値パルス密度変調信号）、図９（ｂ）は図８のＶｏ１の電圧信号、図９（ｃ）は図８のＶｏ２の電圧信号、図９（ｄ）はスピーカ４４に流れる電流信号である。図９（ｄ）に示すように、スピーカ４４に流れる電流が正、負、オフの３値になっていることが分かる。

【0064】

以上のように、本実施形態では、パルス合成回路３２で合成された信号を負帰還するとともに、負帰還される信号系統とは別に、１価３値波形生成回路４０及びドライバ４２でスピーカ４４を３値で駆動するため、変調器単独で安定動作が可能となる。従って、変調段が安定した後に、１価３値波形生成回路４０及びドライバ回路４２を動作させることで、電源オン時に「ボツ」音が生じる、あるいは動作が不安定となる事態を防止できる。

【0065】

＜第２実施形態＞
第１実施形態では、パルス合成回路３２で合成した３値信号を負帰還しているが、積分器２０とチョッパ回路２２との間、及び位相反転回路２１とチョッパ回路２３との間に、ゼロレベルを調整するためにバイアス電圧を印加するバイアス生成回路を設けてもよい。また、１価３値波形生成回路４０及びドライバ４２でスピーカ４４を３値駆動する際に、ドライバ４２の上下一対のスイッチングＦＥＴ、すなわち、スイッチングＦＥＴ４２ｃ１とスイッチングＦＥＴ４２ｃ２、あるいはスイッチングＦＥＴ４２ｃ３とスイッチングＦＥＴ４２ｃ４が同時にオンとなって短絡しないように、１価３値波形生成回路の前段にデッドタイム生成回路を設けてもよい。

【0066】

図１０に、本実施形態の全体構成図を示す。図１に示す構成に、さらにバイアス生成回路３０及びデッドタイム生成回路３８を付加した構成である。

【0067】

図１１に、デッドタイム生成回路３８の回路構成を示す。デッドタイム生成回路３８は、公知のように抵抗Ｒ及びコンデンサＣで構成され、抵抗と並列にダイオードが逆接続される。１価３値波形生成回路４０の各論理ゲートの前段に設けられたデッドタイム生成回路３８の時定数ＲＣを調整することで、ドライバ回路４２の上下のスイッチングＦＥＴがともにオフとなる時間を生成することができる。

【0068】

図１２及び図１３に、ドライバ回路４２の上下のスイッチングＦＥＴに印加されるゲート電圧信号Ｖ１〜Ｖ４のタイミングチャートを示す。図１２において、電圧信号Ｖ１はゲート駆動回路４２ｂ１からスイッチングＦＥＴ４２ｃ１のゲート端子に供給される信号であり、電圧信号Ｖ２はゲート駆動回路４２ｂ２からスイッチングＦＥＴ４２ｃ２のゲート端子に印加される信号である。電圧信号Ｖ１と電圧信号Ｖ２の立ち下がりタイミングのデッドタイムをΔｔ１、立ち上がりタイミングのデッドタイムをΔｔ２とすると、デッドタイム生成回路３８のうち、１価３値波形成形回路４０のＮＯＴゲート４０ａ，４０ｂの前段に設けられた回路の時定数ＲＣを調整することで所望の値に設定できる。例えば、デッドタイム生成回路３８の時定数をそれぞれτ１、τ２とし、ドライバ回路４２の電源電圧をＶｄｄ、閾電圧をＶｔｈとして、
Δｔ１＝−τ１・ｌｎ（１−Ｖｔｈ／Ｖｄｄ）
Δｔ２＝−τ２・ｌｎ（１−（Ｖｃｃ−Ｖｔｈ）／Ｖｄｄ）
により調整される。電圧信号Ｖ１が論理値１でスイッチングＦＥＴ４２ｃ１はオフ、電圧信号Ｖ２が論理値０でスイッチングＦＥＴ４２ｃ２はオフとなるので、Δｔ１、Δｔ２を生成することで上下のスイッチングＦＥＴ４２ｃ１、４２ｃ２がともにオフとなる期間が生成される。

【0069】

また、図１３において、電圧信号Ｖ３はゲート駆動回路４２ｂ３からスイッチングＦＥＴ４２ｃ３のゲート端子に供給される信号であり、電圧信号Ｖ４はゲート駆動回路４２ｂ４からスイッチングＦＥＴ４２ｃ４のゲート端子に印加される信号である。電圧信号Ｖ３と電圧信号Ｖ４の立ち下がりタイミングのデッドタイムをΔｔ３、立ち上がりタイミングのデッドタイムをΔｔ４とすると、デッドタイム生成回路３８のうち、１価３値波形成形回路４０の非ＮＯＴゲート４０ｃ，４０ｄの前段に設けられた回路の時定数ＲＣを調整することで所望の値に設定できる。例えば、デッドタイム生成回路３８の時定数をそれぞれτ３、τ４とし、ドライバ回路４２の電源電圧をＶｄｄ、閾電圧をＶｔｈとして、
Δｔ３＝−τ３・ｌｎ（１−（Ｖｃｃ−Ｖｔｈ／Ｖｄｄ）
Δｔ４＝−τ４・ｌｎ（１−Ｖｔｈ／Ｖｄｄ）
により調整される。電圧信号Ｖ３が論理値１でスイッチングＦＥＴ４２ｃ３はオフ、電圧信号Ｖ４が論理値０でスイッチングＦＥＴ４２ｃ４はオフとなるので、Δｔ３、Δｔ４を生成することで上下のスイッチングＦＥＴ４２ｃ３、４２ｃ４がともにオフとなる期間が生成される。

【0070】

なお、単電源に接続されたスピーカを正状態、負状態、オフ状態の３状態で駆動する構成自体は、例えば特表平６−５０４６５８号公報等に記載されており公知であるが、これはＰＷＭ信号を前提とした構成であって本実施形態におけるようなパルス密度変調信号を前提とした構成ではなく、しかも、ＤＦＦ２６，２７からの信号を用いて負帰還経路とは別に１価３値信号を生成する生成回路４０は開示されていない点に留意すべきである。

【符号の説明】

【0071】

１０ 積分器、１２ 遅延器、１４ 量子化器、２０ アンプ（積分器）、２１ 位相反転回路、２２，２３ チョッパ回路、２４ １／２分周器、２６，２７ Ｄ型フリップフロップ（ＤＦＦ）、２８ 反転器、３２ パルス合成回路、４０ １価３値波形生成回路、４２ ドライバ、４４ スピーカ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】