特許 6274648 温度センサを使用した不揮発性メモリに対する適応的ソフトプログラミングのためのシステムおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6274648

(24)【登録日】2018年1月19日

(45)【発行日】2018年2月7日

(54)【発明の名称】温度センサを使用した不揮発性メモリに対する適応的ソフトプログラミングのためのシステムおよび方法

(51)【国際特許分類】

   G11C 16/34 20060101AFI20180129BHJP

【ＦＩ】

   G11C16/34 103

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2013-270487(P2013-270487)

(22)【出願日】2013年12月26日

(65)【公開番号】特開2014-142988(P2014-142988A)

(43)【公開日】2014年8月7日

【審査請求日】2016年11月2日

(31)【優先権主張番号】13/746,841

(32)【優先日】2013年1月22日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】ジョン エス．チョイ

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２０１２−２２７６７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／００１４１７９（ＵＳ，Ａ１）

【文献】 特開２０００−２４３０９５（ＪＰ，Ａ）

【文献】 米国特許第６２４００１９（ＵＳ，Ｂ１）

【文献】 米国特許出願公開第２０１０／０１１０８１５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／３４

(57)【特許請求の範囲】

【請求項1】

ビットセルのアレイを有する不揮発性メモリをソフトプログラムする方法であって、ソフトプログラミングは前記ビットセルを消去した後に行われ、
過消去ビットセルを判定すること、
温度を検出すること、
前記温度に基づいて第１のソフトプログラムゲート電圧を提供すること、
前記第１のソフトプログラムゲート電圧を使用して前記過消去ビットセルに対してソフトプログラミングを実行すること、
任意の残りの過消去ビットセルを特定すること、
残りの過消去ビットセルがある場合、前記第１のソフトプログラムゲート電圧から増分された第２のソフトプログラムゲート電圧を使用して前記残りの過消去ビットセルに対してソフトプログラミングを実行することを備える、方法。

【請求項2】

ビットセルのアレイを有する不揮発性メモリをソフトプログラムする方法であって、ソフトプログラミングは前記ビットセルを消去した後に行われ、
過消去ビットセルを判定すること、
温度を検出すること、
前記温度に基づいて第１のソフトプログラムゲート電圧を提供すること、
前記第１のソフトプログラムゲート電圧を使用して前記過消去ビットセルに対してソフトプログラミングを実行すること、
任意の残りの過消去ビットセルを特定すること、
残りの過消去ビットセルがある場合、前記第１のソフトプログラムゲート電圧から増分された第２のソフトプログラムゲート電圧を使用して前記残りの過消去ビットセルに対してソフトプログラミングを実行することを備え、
前記温度を検出することは、
温度センサを使用して温度関連電圧を提供すること、
前記温度関連電圧をアナログ−デジタル変換器に接続することを含む、方法。

【請求項3】

ビットセルのアレイを有する不揮発性メモリをソフトプログラムする方法であって、ソフトプログラミングは前記ビットセルを消去した後に行われ、
過消去ビットセルを判定すること、
温度を検出すること、
前記温度に基づいて第１のソフトプログラムゲート電圧を提供すること、
前記第１のソフトプログラムゲート電圧を使用して前記過消去ビットセルに対してソフトプログラミングを実行すること、
任意の残りの過消去ビットセルを特定すること、
残りの過消去ビットセルがある場合、前記第１のソフトプログラムゲート電圧から増分された第２のソフトプログラムゲート電圧を使用して前記残りの過消去ビットセルに対してソフトプログラミングを実行することを備え、
前記第１のソフトプログラムゲート電圧を提供することは、
アナログ−デジタル信号の出力に応答した電圧選択信号を提供すること、
プログラマブル電圧生成器を使用して前記電圧選択信号に応答した前記第１のソフトプログラムゲート電圧を提供することを備える、方法。

【請求項4】

不揮発性メモリであって、
ビットセルのアレイと、
温度センサと、
前記温度センサに接続されたソフトプログラムゲート電圧選択器と、
前記ソフトプログラムゲート電圧選択器に接続されたソフトプログラムロジックであって、該ソフトプログラムロジックは、前記ビットセルのソフトプログラミングを制御する、ソフトプログラムロジックと、
前記ソフトプログラムロジックに接続されたプログラマブルゲート電圧生成器と、
前記プログラマブルゲート電圧生成器、前記ビットセルのアレイ、および前記ソフトプログラムロジックに接続された行デコーダと、
前記ソフトプログラムロジックおよび前記ビットセルのアレイに接続された列ロジックとを備え、
前記ソフトプログラムロジックは、前記プログラマブルゲート電圧生成器を使用して、ソフトプログラミング動作の間にソフトプログラムゲート電圧を前記行デコーダに提供し、
前記ソフトプログラムゲート電圧は、前記温度センサによって検知される温度に基づいて選択される、不揮発性メモリ。

【請求項5】

不揮発性メモリであって、
ビットセルのアレイと、
温度センサと、
前記温度センサに接続されたソフトプログラムゲート電圧選択器と、
前記ソフトプログラムゲート電圧選択器に接続されたソフトプログラムロジックであって、該ソフトプログラムロジックは、前記ビットセルのソフトプログラミングを制御する、ソフトプログラムロジックと、
前記ソフトプログラムロジックに接続されたプログラマブルゲート電圧生成器と、
前記プログラマブルゲート電圧生成器、前記ビットセルのアレイ、および前記ソフトプログラムロジックに接続された行デコーダと、
前記ソフトプログラムロジックおよび前記ビットセルのアレイに接続された列ロジックとを備え、
前記ソフトプログラムロジックは、前記プログラマブルゲート電圧生成器を使用して、ソフトプログラミング動作の間にソフトプログラムゲート電圧を前記行デコーダに提供し、
前記ソフトプログラムゲート電圧は、前記温度センサによって検知される温度に基づいて選択され、
前記ソフトプログラムロジックは、過消去されているビットセルに対してソフトプログラミングを実行する、不揮発性メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して不揮発性メモリに関し、より具体的には、総消去動作時間を改善するための温度センサを使用した不揮発性メモリのための適応的ソフトプログラミングのためのシステムおよび方法に関する。

【背景技術】

【0002】

消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ブロック消去可能ＥＥＰＲＯＭ（たとえば、「フラッシュ」メモリ）などのような不揮発性メモリ（ＮＶＭ）ブロックの一般的な消去動作の間、メモリブロックのメモリセルの閾値電圧をプログラム検証電圧以上のレベルまで上昇させるためのプリプログラム手順が実行される。消去動作について、メモリブロックのメモリセルの閾値電圧を消去検証電圧以下のレベルまで低下させるために、プリプログラム手順の後にファウラー−ノルトハイム（ＦＮ）消去手順が実行される。しかしながら、ＦＮ消去手順において、結果としての分布は、過消去されたメモリセルを含む場合があり、列漏れが増大する結果となる。さらに、列漏れの問題は、メモリセルがさらに拡大するにつれて増大し、たとえば、ドレインバイアスの低下に起因する後続のプログラム動作の失敗、または、過消去メモリセルが、センス増幅器が消去セルとプログラムセルとの間で区別することを妨げる場合があるために読み出し動作の失敗を引き起こす。列漏れを低減するように消去セルの分布を圧縮するためにＦＮ消去手順の後にソフトプログラム手順が使用される場合がある。

【0003】

メモリセルの技術および形状が小さくなるにつれて、ソフトプログラミング手順は、消去手順の完了に必要とされる時間のかなりの部分を占めるようになる。それゆえ、ソフトプログラミング手順に必要とされる時間量を低減することが望ましい。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第５９９１２０１号明細書

【特許文献2】米国特許第７０７９４２４号明細書

【特許文献3】米国特許第７１７３８５９号明細書

【特許文献4】米国特許第７１７７１９９号明細書

【特許文献5】米国特許出願公開第２０１２／０２０１０８２号明細書

【特許文献6】米国特許出願公開第２０１２／０３２７７１０号明細書

【特許文献7】米国特許出願公開第２０１２／０３２７７２０号明細書

【図面の簡単な説明】

【0005】

本開示の利益、特徴、および利点は、以下の記載、および添付の図面に関してよりよく理解されるようになる。

【図1】一実施形態に応じた不揮発性メモリ（ＮＶＭ）を含む集積回路のブロック図。

【図2】一実施形態に応じたＮＶＭのより詳細なブロック図。

【図3】図２のＮＶＭコントローラによって制御されるソフトプログラムゲート電圧を選択するための方法の一実施形態の簡略フローチャート図。

【図4】図３のフローチャート図に応じた消去動作の間のソフトプログラムゲート電圧対時間の一例を示す時刻履歴図。

【図5】概して図２のＮＶＭコントローラによって制御されるソフトプログラム動作の一実施形態の簡略フローチャート図。

【図6】一実施形態に応じた動作のさまざまな段階の間の図２のメモリセルの閾値電圧（Ｖｔ）分布を示すグラフ図。

【発明を実施するための形態】

【0006】

以下の説明は、当業者が本開示を、特定の用途およびその要件の文脈内で提供されるように作成および使用することを可能にするために提示される。しかしながら、好ましい実施形態に対するさまざまな改変が当業者には明らかであり、本明細書において定義される一般原則は他の実施形態にも適用され得る。それゆえ、本発明は、本明細書において示され説明される特定の実施形態に限定されることは意図されておらず、本明細書において開示される原則および新規の特徴と一致する最も広い範囲に従うべきである。

【0007】

本明細書に開示のシステムおよび方法の実施形態は、不揮発性メモリの温度データをＮＶＭコントローラに提供するために温度センサを使用する。温度データは、ソフトプログラミング手順の間に使用するための初期ゲート電圧を決定するために使用される。従って、メモリセルをソフトプログラムするのに使用されるゲート電圧は、より低い温度においては相対的に低く、メモリセルの温度が増大するにつれて次第に高くなり得る。ソフトプログラムゲート電圧を温度とともに変化させることができることは、一般的にメモリセルをソフトプログラムするのにより多くの時間が必要とされるより高い温度におけるプロセスを高速化する助けとなる。

【0008】

図１は、一実施形態に応じた不揮発性メモリ（ＮＶＭ）１０４を含む集積回路１００のブロック図である。図示の実施形態では、集積回路（ＩＣ）１００は、複数の信号またはビットを用いて、バスなどのような適切なインターフェース１０６を介してＮＶＭ１０４に接続された少なくとも１つのプロセッサ１０２を含むシステム・オン・チップ（ＳＯＣ）などとして具体化されてもよい。ＩＣ１００は、他のメモリデバイス（図示せず）のような他の回路、モジュールまたはデバイス、他の機能モジュール（図示せず）、および、入力、出力または入出力（Ｉ／Ｏ）ポートまたはピンなどのような外部インターフェース（図示せず）を含んでもよい。代替的な一実施形態では、ＮＶＭ１０４は、他のデバイスを一切有せず単独でＩＣ１００上に集積される。別の代替的な実施形態では、プロセッサ１０２、ＮＶＭ１０４およびインターフェース１０６は、ＩＣ１００上のより大きなシステムの一部である。

【0009】

図２は、一実施形態に応じたＮＶＭ１０４のより詳細なブロック図である。ＮＶＭ１０４は、温度センサ２０２と、温度−電圧選択（ＴＴＶＳ）ロジック２０６およびソフトプログラム／プログラム／消去（ＳＰＰＥ）ロジック２０８を有するＮＶＭコントローラ２０４と、ドレイン電圧生成器２１０と、プログラマブルゲート電圧生成器（ＰＧＶＧ）２１２と、行デコーダ２１４と、列ロジック２１６と、ＮＶＭアレイ２１８とを含む。列ロジック２１６は列デコーダおよびセンス増幅器（図示せず）を組み込んでおり、各インターフェースは複数の信号またはビットを用いて図示されている。ＮＶＭコントローラ２０４は、インターフェース１０６または他のインターフェースを通じて通信されるようにプロセッサ（複数の場合もあり）１０２（図１）に応答するなどして、行デコーダ２１４および列ロジック２１６を通じてＮＶＭアレイ２１８の動作を制御する。ＮＶＭコントローラ２０４は、行デコーダ２１４に行アドレスを提供し、列ロジック２１６に列アドレスを提供することによって、ＮＶＭアレイ２１８内のメモリセルにアクセスする。列ロジック２１６を介してＮＶＭアレイ２１８内にデータが書き込まれ、当該アレイからデータが読み出される。ＮＶＭアレイ２１８は、メモリセル２２０の１つ以上のブロック２２２、２２４、２２６、２２８を組み込んでおり、各メモリブロック２２２〜２２８は、たとえば、１６キロバイト（ｋＢ）、３２ｋＢ、６４ｋＢ、１２８ｋＢ、２５６ｋＢなどのような、選択されたブロックサイズを有する。図示のように、ＮＶＭアレイ２１８は４つのメモリブロックを含むが、任意の適切な数のブロックを含んでもよい。

【0010】

メモリセル２２０は、ｐウェルおよびｎウェルを含む分離されたウェルとともに、ゲート端子、ドレイン端子およびソース端子を有する（図示せず）。一実施形態では、各メモリブロックは、メモリセル２２０の行および列を成すように編成される。メモリセル２２０の各行のゲート端子は、行デコーダ２１４に接続された複数のワード線のうちの対応するものに接続される。メモリセル２２０の各列のドレイン端子は、列ロジック２１６に接続された複数のビット線のうちの対応するものに接続される。各メモリセル２２０のソース端子およびウェルは、ＮＶＭコントローラ２０４によって駆動および制御される。一実施形態では、ＮＶＭコントローラ２０４はゲート、ドレイン、ソース、ウェル端子に個々のレベルの電圧を印加する。

【0011】

ＳＰＰＥロジック２０８からの要求に応じて、温度センサ２０２は温度読み値をＴＴＶＳロジック２０６に供給する。図示されている実施形態では、温度読み値はデジタル信号内の一連のビットとして供給される。ＴＴＶＳロジック２０６は、ソフトプログラム手順の間に使用するための初期ゲート電圧を決定するために温度読み値を使用する。ＴＴＶＳロジック２０６は、索表ルーチン（複数の場合もあり）、スケール係数、または、温度に基づいてソフトプログラムゲート電圧を選択するための他の適切な技法を使用して具体化されてもよい。

【0012】

ＳＰＰＥロジック２０８は、ＴＴＶＳロジック２０６から初期ソフトプログラムゲート電圧を受け取る。ソフトプログラムゲート電圧の初期値は初期ソフトプログラムパルスの間に使用されてもよいが、メモリセルのすべてが所定の電圧レベル範囲内にあるわけではない場合、ＳＰＰＥロジック２０８はソフトプログラムゲート電圧を増分して、選択されたゲート電圧をプログラマブルゲート電圧生成器（ＰＧＶＧ）２１２に供給してもよい。

【0013】

ＳＰＰＥロジック２０８はまた、ドレイン電圧イネーブル信号をドレイン電圧生成器２１０に供給する。ドレイン電圧生成器２１０は、ドレイン電圧信号が出力されるべきであることをドレイン電圧イネーブル信号が示すときに、アナログドレイン電圧信号を列ロジック２１６に出力する。

【0014】

ＰＧＶＧ２１２は、ＳＰＰＥロジック２０８から受け取った選択されたゲート電圧をアナログゲート電圧信号に変換し、当該ゲート電圧信号を行デコーダ２１４に供給する。
温度センサ２０２は、温度に比例する電圧を提供し、シグマデルタアナログ−デジタル変換器のようなアナログ−デジタル変換器を駆動する任意の適切な温度センサを使用して具体化されてもよい。

【0015】

メモリセル２２０は、半導体構成、層状シリコン−金属ナノ結晶、ＮＯＲ型ＮＶＭセル、１Ｔ型セル、１．５Ｔ型セル、２Ｔ型セル、フローティングゲート型セルなどのような、いくつかの構成のうちのいずれか１つに応じて具体化される。一実施形態では、各メモリセル２２０は、シリコン基板などの上に実装される。各メモリセル２２０は、ゲート端子を形成する、ｐウェル上に形成される酸化物層（図示せず）、酸化物層上に設けられるフローティングゲート、フローティングゲート上に設けられる絶縁体層、および絶縁体層上に設けられる制御ゲートを含む、積層ゲート構造などを含む。ｐウェルは一般的に、グランド電圧Ｖｓｓに接続され、ｎウェルは一般的に、本明細書において説明するように、ＦＮ消去パルスの間を除いてソース電圧に接続される。

【0016】

一実施形態では、本明細書においてさらに説明するように、消去動作の間にソフトプログラムパルスがメモリセル２２０に印加されるとき、複数のメモリセル２２０のゲートはともに接続されるか、または他の様態で駆動されて、集合的にソフトプログラム電圧を受け取る。本明細書において使用される場合、「ソフトプログラムパルス」はメモリブロック２０２の各メモリセル２２０に印加されるものとされ、ゲート端子は、メモリブロックがソフトプログラムされるまで継続的に増大する選択されたソフトプログラムゲート電圧で駆動される。ゲートに印加されるソフトプログラムランプパルス電圧の大きさは、メモリブロック２０２がソフトプログラムされるまで、ソフトプログラムパルスがメモリセルに印加されるたびに増分的に増大する。

【0017】

本開示は、ソフトプログラムゲート電圧がメモリセルのゲートに印加される例示的なＮＶＭ技術を使用して説明される。他のＮＶＭ技術などを使用するもののような代替的な実施形態では、代わりにソフトプログラム電圧は、ドレイン端子、ソース端子などのような、消去されているメモリセルの異なる接続または端子に印加される。

【0018】

図２および図３を参照すると、図３は、ＮＶＭコントローラ２０４によって制御される初期ソフトプログラムゲート電圧を選択するための方法３００の一実施形態の簡略フローチャート図である。方法３００は、たとえば、温度−電圧選択ロジック２０６において実施することができる。プロセス３０２は、第１の温度Ｔ１が温度センサ２０２によって供給される温度Ｔ以下であるか否か、および、温度センサ２０２によって供給される温度Ｔが第２の温度Ｔ２以下であるか否かを判定する。温度ＴがＴ１とＴ２との間であるか、またはＴ１もしくはＴ２に等しい場合、プロセス３０４が、初期ソフトプログラムゲート電圧を第１のゲート電圧ＶＧ１に設定する。プロセス３０４は、メモリセルのすべてが指定のソフトプログラム電圧範囲内にあるわけではない場合、後続のサイクルにおいてソフトプログラムゲート電圧を増大させるのに使用されるステップまたは増分量を設定することもできる。プロセス３０６は、第１のゲート電圧ＶＧ１を使用してソフトプログラミング手順を開始する。

【0019】

温度ＴがＴ１とＴ２との間でなく、かつＴ１またはＴ２に等しくない場合、プロセス３０８は、第２の温度Ｔ２が温度センサ２０２によって供給される温度Ｔ未満であるか否か、および、温度センサ２０２によって供給される温度Ｔが第３の温度Ｔ３以下であるか否かを判定する。温度ＴがＴ２とＴ３との間であるか、またはＴ３に等しい場合、プロセス３１０が、初期ソフトプログラムゲート電圧を第２のゲート電圧ＶＧ２に設定する。プロセス３１０は、メモリセルのすべてが指定のソフトプログラム電圧範囲内にあるわけではない場合、後続のサイクルにおいてソフトプログラムゲート電圧を増大させるのに使用されるステップまたは増分量を設定することもできる。プロセス３０６は、第２のゲート電圧ＶＧ２を使用してソフトプログラミング手順を開始する。

【0020】

温度ＴがＴ２とＴ３との間でなく、かつＴ３に等しくない場合、プロセス３１２は、第３の温度Ｔ３が温度センサ２０２によって供給される温度Ｔ未満であるか否か、および、温度センサ２０２によって供給される温度Ｔが第４の温度Ｔ４以下であるか否かを判定する。温度ＴがＴ３とＴ４との間であるか、またはＴ４に等しい場合、プロセス３１４が、初期ソフトプログラムゲート電圧を第３のゲート電圧ＶＧ３に設定する。プロセス３１４は、メモリセルのすべてが指定のソフトプログラム電圧範囲内にあるわけではない場合、後続のサイクルにおいてソフトプログラムゲート電圧を増大させるのに使用されるステップまたは増分量を設定することもできる。プロセス３０６は、第３のゲート電圧ＶＧ３を使用してソフトプログラミング手順を開始する。

【0021】

温度ＴがＴ３とＴ４との間でなく、かつＴ４に等しくない場合、プロセス３１６が、初期ソフトプログラムゲート電圧を第４のゲート電圧ＶＧ４に設定する。プロセス３１６は、メモリセルのすべてが指定のソフトプログラム電圧範囲内にあるわけではない場合、後続のサイクルにおいてソフトプログラムゲート電圧を増大させるのに使用されるステップまたは増分量を設定することもできる。プロセス３０６は、第４のゲート電圧ＶＧ４を使用してソフトプログラミング手順を開始する。

【0022】

なお、４つの温度Ｔ１〜Ｔ４が図３において一例として使用されているが、ソフトプログラム手順を開始するための初期ソフトプログラムゲート電圧、および、後続のソフトプログラムゲート電圧パルスを調整するのに使用するためのソフトプログラム電圧増分またはステップサイズを決定するために追加のまたはより少ない数の温度で方法３００をテストすることができる。

【0023】

図２および図４を参照すると、図４は、図３のフローチャート図に応じた消去動作の間のソフトプログラムゲート電圧対時間の一例を示す時刻履歴図である。初期ソフトプログラムゲート電圧は、温度センサ２０２によって提供される温度データに応じて変化することになる。すなわち、初期ゲート電圧は検知された温度に比例することになり、より高い温度においてはより高い初期ゲート電圧が使用される。時刻ｔ１、ｔ２、ｔ３、ｔ４に示されている後続のソフトプログラムゲート電圧は、固定ステップまたは増分だけ電圧が増分されている。電圧のステップまたは増分は、温度に基づいて選択されてもよく、より高い温度においてはより大きいステップまたは増分が使用される。

【0024】

図５は、概して図２のＮＶＭコントローラによって制御されるソフトプログラム動作の方法５００の一実施形態の簡略フローチャート図である。プロセス５０２は、ＮＶＭアレイ２２０（図２）の第１のアドレスのために、ソフトプログラムゲート電圧を方法３００（図３）において決定された初期ソフトプログラムゲート電圧に初期化することを含む。同じ初期ソフトプログラムゲート電圧が、ＮＶＭアレイ２２０内のメモリセルのすべてに対して使用されることになる。

【0025】

プロセス５０４は、ソフトプログラムされている特定のメモリセルについて、ソフトプログラム手順をパスしたか、または完了に成功したか否かを判定する。メモリセルの閾値電圧がソフトプログラム閾値電圧と消去閾値電圧との間にあるとき、完了に成功する。閾値電圧がソフトプログラム閾値電圧を下回るメモリセルは、過消去状態にあると考えられる。

【0026】

そのメモリセルについてソフトプログラム手順が完了した場合、プロセス５０６が、ソフトプログラムされているメモリセルのアドレスがソフトプログラムされているブロック内の最後のアドレスであるか否かを判定することによって、ソフトプログラム手順がメモリセルのすべてに対して実行されたか否かを判定する。アドレスがブロック内の最後のアドレスである場合、プロセス５０８は、消去手順に成功したことを示す。

【0027】

再びプロセス５０６を参照して、ソフトプログラム手順が最後のアドレスに対して実行されていない場合、プロセス５１０がアドレスを増分し、プロセス５０４に移って、次のアドレスに対応するメモリセルがソフトプログラムに成功しているか否かが判定される。メモリセルがソフトプログラムに成功していない場合、プロセス５０４からプロセス５１２に移って、最大ソフトプログラムパルスカウントに達しているか否かが判定される。ソフトプログラムパルスカウントは、ソフトプログラムゲート電圧が増分されるたびごとに増分される。最大ソフトプログラムパルスカウントに達している場合、プロセス５１２からプロセス５１４に移り、これは、消去手順に成功しなかったことを示す。

【0028】

最大ソフトプログラムパルスカウントに達していない場合、プロセス５１２からプロセス５１６に移り、最終ソフトプログラムゲート電圧に達しているか否かが判定される。初期および最終ソフトプログラムゲート電圧はＮＶＭアレイ２２０を具体化するのに使用されている技術のタイプに応じて決まる。たとえば、４０ｎｍ技術（すなわち、４０ｎｍのＣＭＯＳゲート長）では、室温において初期ソフトプログラムゲート電圧は２．５ボルトであり、最大ソフトプログラムゲート電圧は３．５ボルトである。他の適切な電圧が使用されてもよい。最大ゲート電圧は、温度にも基づいてもよく、より高い温度においてはより高い最大ゲート電圧が使用される。

【0029】

最終ソフトプログラムゲート電圧に達していない場合、プロセス５１６からプロセス５１８に移り、ソフトプログラムゲート電圧が増分されてソフトプログラムされているメモリセルに印加される。増分は、方法３００（図３）において決定された電圧増分またはステップである。パルスカウントも増分される。その後、プロセス５１８からプロセス５０４に移り、ソフトプログラムされているメモリセルについてソフトプログラム検証をパスしたか否かが判定される。

【0030】

最終ソフトプログラムゲート電圧に達している場合、プロセス５１６からプロセス５０４に移り、ソフトプログラムされているメモリセルについてソフトプログラム検証をパスしたか否かが判定される。

【0031】

図６は、一実施形態に応じた動作のさまざまな段階の間の図２のメモリアレイ２１８のメモリセル２２０の閾値電圧（ＶＴ）分布を示すグラフ図である。曲線６０２は、プログラム状態のメモリセルの分布を表す。曲線６０４は、従来のＦＮ消去手順後のメモリセル２２０のＶＴ分布を表す。メモリセル２２０の、従来のＦＮ消去手順によって過消去された部分は、ＳＰＶＴを下回る閾値電圧ＶＴを有する。曲線６０４の残りの部分は、ＳＰＶＴとＥＶＴとの間の所望の電圧範囲内に全体的に入るメモリセル２２０の数を示す。

【0032】

曲線６０６は、一実施形態に応じた圧縮手順が完了した後のメモリセル２２０の例示的なＶＴ分布を比喩的に示しており、各メモリセル２２０のＶＴはＥＶＴ電圧以下である。
曲線６０８は、ソフトプログラミング手順が完了した後のメモリセル２２０の所望のＶＴ分布を比喩的に示しており、ＶＴはＥＶＴ以下であるが、ソフトプログラム検証閾値電圧（ＳＰＶＴ）以上でもある。より高い温度においてより高い初期ソフトプログラムゲート電圧が使用されるソフトプログラム手順３０６の間に改善が実現され、従って、より高い温度においてソフトプログラム手順を完了するのに必要とされる時間量が大幅に低減される。

【0033】

ここまでで、いくつかの実施形態において、ビットセルのアレイを有する不揮発性メモリ（ＮＶＭ）をソフトプログラムする方法が提供されたことを諒解されたい。ソフトプログラミングはビットセルを消去した後に行われ、過消去ビットセルを判定すること、温度を検出すること、温度に基づいて第１のソフトプログラムゲート電圧を提供すること、第１のソフトプログラムゲート電圧を使用して過消去ビットセルに対してソフトプログラミングを実行すること、任意の残りの過消去ビットセルを特定することを含む。残りの過消去ビットセルがある場合、第１のソフトプログラムゲート電圧から増分された第２のソフトプログラムゲート電圧を使用して残りの過消去ビットセルに対してソフトプログラミングが実行される。

【0034】

別の態様において、温度を検出することは、温度センサを使用して温度関連電圧を提供すること、温度関連電圧をアナログ−デジタル変換器に接続することを含む。
別の態様において、第１のソフトプログラムゲート電圧を提供することは、アナログ−デジタル信号の出力に応答した電圧選択信号を提供すること、プログラマブル電圧生成器を使用して電圧選択信号に応答した第１のソフトプログラムゲート電圧を提供することを備える。

【0035】

別の態様において、残りの過消去ビットセルに対してソフトプログラミングを実行することは、電圧選択信号を増分してプログラマブル電圧生成器に第１のソフトプログラムゲート電圧を増分させて第２のソフトプログラムゲート電圧を得ることを含む。

【0036】

別の態様において、方法は、任意のさらなる残りの過消去ビットセルを特定することをさらに備える。さらなる残りの過消去ビットセルがある場合、第２のソフトプログラムゲート電圧から増分された第３のソフトプログラムゲート電圧を使用してさらなる残りの過消去ビットセルに対してソフトプログラミングを実行する。

【0037】

別の態様において、方法は、過消去ビットセルのすべてがソフトプログラミングに成功するか、最大数のソフトプログラミングパルスが印加されるか、または最大のソフトプログラムゲート電圧がソフトプログラミングに使用されるまで、ソフトプログラミングから結果として過消去ビットセルが生じているか否かを判定し続け、直前のソフトプログラム電圧を増分することをさらに含む。

【0038】

別の態様において、過消去ビットセルを判定することは、いずれのビットセルが所定の電圧を下回る閾値電圧を有するかを判定することを備える。
別の態様において、増分の大きさは温度の関数である。

【0039】

他の態様において、不揮発性メモリ（ＮＶＭ）は、ビットセルのアレイと、温度センサと、温度センサに接続されたソフトプログラムゲート電圧選択器と、ソフトプログラムゲート電圧選択器に接続されたソフトプログラムロジックとを含む。ソフトプログラムロジックは、ビットセルのソフトプログラミングを制御する。プログラマブルゲート電圧生成器が、ソフトプログラムロジックに接続される。行デコーダが、プログラマブルゲート電圧生成器、ビットセルのアレイ、およびソフトプログラムロジックに接続される。列ロジックが、ソフトプログラムロジックおよびビットセルのアレイに接続される。ソフトプログラムロジックは、プログラマブルゲート電圧生成器を使用してソフトプログラミング動作の間にソフトプログラムゲート電圧を行デコーダに提供する。ソフトプログラムゲート電圧は、温度センサによって検知される温度に基づいて選択される。

【0040】

別の態様において、ソフトプログラムロジックは、過消去されているビットセルに対してソフトプログラミングを実行する。
別の態様において、ソフトプログラムロジックは、依然として過プログラムされているビットセルに対する後続のプログラム動作のために、ソフトプログラム動作の後に過消去ビットセルが残っているとき、ソフトプログラムゲート電圧を増分する。

【0041】

別の態様において、ソフトプログラムロジックは、ビットセルのすべてが所定の閾値電圧を上回る閾値電圧を有するときにソフトプログラムプロセスを完了する。
別の態様において、温度センサは、検知された温度を表すデジタル出力を提供する。

【0042】

別の態様において、ソフトプログラムロジックは、最大数のソフトプログラムパルスがビットセルに印加された場合、または、最大ソフトプログラムパルス電圧が印加された場合にソフトプログラムプロセスに失敗したと判定する。

【0043】

別の態様において、ソフトプログラムロジックがソフトプログラムゲート電圧を増分する大きさは、温度に基づく。
別の態様において、ビットセルは、ＮＯＲ型ＮＶＭセル、１Ｔ型セル、１．５Ｔ型セル、２Ｔ型セル、フローティングゲート型セル、ナノ結晶型セルから成る群のうちの１つを備える。

【0044】

また他の実施形態において、複数のＮＶＭビットセルを有する不揮発性メモリ（ＮＶＭ）を消去する方法は、ビットセルの第１の部分が信頼性のある検知のための十分に低い閾値電圧を有し、ビットセルの第２の部分が過消去状態である消去ステップを実行すること、温度を検知すること、温度に基づいて第１のソフトプログラムゲート電圧を提供すること、第１のソフトプログラムゲート電圧を使用して過消去ビットセルに対してソフトプログラム動作を実行することを含む。

【0045】

別の態様において、方法は、残りの過消去ビットセルを特定すること、第１のソフトプログラムゲート電圧よりも大きい第２のソフトプログラムゲート電圧を使用して残りの過消去ビットセルに対してソフトプログラム動作を実行することをさらに含む。

【0046】

別の態様において、第２のソフトプログラムゲート電圧は、温度に基づく量だけ第１のソフトプログラムゲート電圧を上回って増分される。
別の態様において、第２のソフトプログラムゲート電圧は、所定の量だけ第１のソフトプログラムゲート電圧を上回って増分される。

【0047】

本開示を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本開示の基礎となる概念の理解および評価のために、ならびに本開示の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

【0048】

本開示は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
その上、本明細書および特許請求の範囲における「正面」、「裏」、「上部」、「底」、「上」、「下」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本開示の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。

【0049】

上記の実施形態のうちのいくつかは、規定通り、さまざまな異なる情報処理システムを使用して実装してもよい。たとえば、図１およびその説明は、例示的な情報処理アーキテクチャを記載しているが、この例示的なアーキテクチャは本開示のさまざまな態様の説明における有用な参照を提供するためにのみ提示されている。無論、このアーキテクチャの記載は説明の目的のために簡略化されており、これは、本開示に従って使用されてもよい多くの異なる種類の適切なアーキテクチャのうちのほんの１つにすぎない。論理ブロック間の境界は例示にすぎないこと、および、代替的な実施形態は、論理ブロックもしくは回路要素を融合し、またはさまざまな論理ブロックもしくは回路要素に対する代替的な機能の分解を課してもよいことを、当業者は認識しよう。

【0050】

従って、本明細書において描写したアーキテクチャは例示にすぎないこと、および、事実、同じ機能を達成する多くの他のアーキテクチャを実装することができることは理解されたい。要約すると、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に「関連付けられる」。従って、本明細書における、特定の機能を達成するために接続される任意の２つの構成要素は互いに「関連付けられる」とみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の２つの構成要素も、所望の機能を達成するために互いに「動作可能に接続されている」または「動作可能に結合されている」とみなすことができる。

【0051】

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせてもよく、かつ／または単一の動作の機能を追加の動作に分散させてもよい。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

【0052】

本明細書において、具体的な実施形態を参照して本開示を説明したが、添付の特許請求の範囲に明記されているような本開示の範囲から逸脱することなくさまざまな改変および変更を為すことができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本開示の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

【0053】

本明細書において使用される場合、「接続されている」という用語は、直接接続または機械的接続に限定されるようには意図されていない。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】