特許 6274805 二重仕事関数半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6274805

(24)【登録日】2018年1月19日

(45)【発行日】2018年2月7日

(54)【発明の名称】二重仕事関数半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20180129BHJP

   H01L 27/088 20060101ALI20180129BHJP

   H01L 21/336 20060101ALI20180129BHJP

   H01L 29/78 20060101ALI20180129BHJP

   H01L 29/423 20060101ALI20180129BHJP

   H01L 29/49 20060101ALI20180129BHJP

【ＦＩ】

   H01L27/088 C

   H01L29/78 301G

   H01L29/58 G

【請求項の数】20

【外国語出願】

【全頁数】18

(21)【出願番号】特願2013-206863(P2013-206863)

(22)【出願日】2013年10月2日

(65)【公開番号】特開2014-78708(P2014-78708A)

(43)【公開日】2014年5月1日

【審査請求日】2016年9月30日

(31)【優先権主張番号】12187571.0

(32)【優先日】2012年10月8日

(33)【優先権主張国】EP

【早期審査対象出願】

(73)【特許権者】

【識別番号】591060898

【氏名又は名称】アイメック

【氏名又は名称原語表記】ＩＭＥＣ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100081422

【弁理士】

【氏名又は名称】田中 光雄

(74)【代理人】

【識別番号】100100479

【弁理士】

【氏名又は名称】竹内 三喜夫

(72)【発明者】

【氏名】トム・シュラム

(72)【発明者】

【氏名】クリスチャン・カイヤ

(72)【発明者】

【氏名】アレッシオ・スペソット

(72)【発明者】

【氏名】ピエール・ファザン

(72)【発明者】

【氏名】ラーシュ−アケ・ラグナーション

(72)【発明者】

【氏名】ロマン・リッツァンタレー

【審査官】 戸次 一夫

(56)【参考文献】

【文献】 米国特許出願公開第２０１２／０１８１６１６（ＵＳ，Ａ１）

【文献】 特開２０１１−１５９９６９（ＪＰ，Ａ）

【文献】 国際公開第２０１２／１３２２２５（ＷＯ，Ａ１）

【文献】 特開２００９−１９４３５２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１２７６１６（ＵＳ，Ａ１）

【文献】 特開２０１２−１８６２５９（ＪＰ，Ａ）

【文献】 特開２０１０−１７７２６５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

二重仕事関数半導体デバイスを製造する方法であって、
第１導電型のトランジスタを形成するための第１所定エリアと、第１導電型とは異なる第２導電型のトランジスタを形成するための第２所定エリアとを含む基板を準備する工程と、
基板の上に、前記第１エリアの少なくとも一部を覆うように延び、および前記第２エリアの少なくとも一部を覆うように延びる誘電体層を形成する工程と、
前記誘電体層の上にエッチング停止層を形成する工程と、を含み、
前記エッチング停止層は、第１金属層／スタックおよび／または第２金属層／スタックをエッチングするためのエッチャントによって実質的にエッチングされないものであり、
前記エッチング停止層は、それを通過する第１仕事関数シフト元素および第２仕事関数シフト元素の拡散を許容するものであり、更に、
第１仕事関数シフト元素を含む前記第１金属層／スタックを、前記第１所定エリアの前記エッチング停止層の上に形成する工程と、を含み、
前記第１金属層／スタックは、ＴｉＮ／Ｍｇ／ＴｉＮ、Ｍｇ／ＴｉＮ、ＴｉＮ／Ｌａ／ＴｉＮ、Ｌａ、Ｌａ_２Ｏ_３、またはマトリックス材料の元素とは異なる第１仕事関数シフト元素を含むマトリックス材料を含む層の１つであり、更に、
第２仕事関数シフト元素を含む前記第２金属層／スタックを、前記第１所定エリアの前記第１金属層／スタックの上、および前記第２所定エリアの前記エッチング停止層の上に形成する工程と、
第１仕事関数シフト元素および第２仕事関数シフト元素を誘電体層中に拡散させるためにアニールする工程と、
前記第１金属層／スタックおよび前記第２金属層／スタックを除去する工程と、
第３金属層／スタックを、前記第１所定エリアおよび前記第２所定エリアに形成する工程と、を含む方法。

【請求項2】

前記第１金属層／スタックは、金属、金属化合物、または第１仕事関数シフト元素を含む誘電体から形成されたマトリックス材料から形成された請求項１に記載の方法。

【請求項3】

前記仕事関数シフト元素は、Ｌａ、Ｇｄ、Ｔｂ、Ｅｒ、Ｙｂ、Ｄｙ、Ｌｕ、Ｙ、およびＳｃからなるグループから選択される希土類金属である請求項２に記載の方法。

【請求項4】

前記マトリックス材料は、酸化物または窒化物である請求項２に記載の方法。

【請求項5】

前記仕事関数シフト元素は、アルカリ土類金属である請求項２に記載の方法。

【請求項6】

前記仕事関数シフト元素は、ＭｇまたはＳｃである請求項２に記載の方法。

【請求項7】

二重仕事関数半導体デバイスを製造する方法であって、
第１導電型のトランジスタを形成するための第１所定エリアと、第１導電型とは異なる第２導電型のトランジスタを形成するための第２所定エリアとを含む基板を準備する工程と、
基板の上に、前記第１エリアの少なくとも一部を覆うように延び、および前記第２エリアの少なくとも一部を覆うように延びる誘電体層を形成する工程と、
前記誘電体層の上にエッチング停止層を形成する工程と、を含み、
前記エッチング停止層は、第１金属層／スタックおよび／または第２金属層／スタックをエッチングするためのエッチャントによって実質的にエッチングされないものであり、
前記エッチング停止層は、それを通過する第１仕事関数シフト元素および第２仕事関数シフト元素の拡散を許容するものであり、更に、
第１仕事関数シフト元素を含む前記第１金属層／スタックを、前記第１所定エリアの前記エッチング停止層の上に形成する工程と、
第２仕事関数シフト元素を含む前記第２金属層／スタックを、前記第１所定エリアの前記第１金属層／スタックの上、および前記第２所定エリアの前記エッチング停止層の上に形成する工程と、
第１仕事関数シフト元素および第２仕事関数シフト元素を誘電体層中に拡散させるためにアニールする工程と、
前記第１金属層／スタックおよび前記第２金属層／スタックを除去する工程と、
第３金属層／スタックを、前記第１所定エリアおよび前記第２所定エリアに形成する工程と、を含む方法。

【請求項8】

前記第２仕事関数シフト元素を含む前記第２金属層／スタックを堆積する前に、第１仕事関数シフト元素を前記誘電体層中に拡散させるための独立したアニール工程を含む請求項７に記載の方法。

【請求項9】

アニール工程は、前記第２仕事関数シフト元素を、前記第１所定エリアの前記誘電体層中に拡散させない請求項７に記載の方法。

【請求項10】

前記エッチング停止層は、ＴａＮ、Ｔａ、ＴａＯ、Ｔａ_２Ｏ_３およびＴｉＮの少なくとも１つを含む請求項７に記載の方法。

【請求項11】

前記エッチング停止層は、ＴａＮ層、およびＴａＯ層およびＴａ_２Ｏ_３層のいずれかを含む二重層を含む請求項１０に記載の方法。

【請求項12】

前記エッチング停止層は、ＴｉＮ層、およびＴａＯ層およびＴａ_２Ｏ_３層のいずれかを含む二重層を含む請求項１０に記載の方法。

【請求項13】

前記第１金属層／スタックあるいは前記第２金属層／スタックは、ＴｉＮ／Ｍｇ／ＴｉＮ、Ｍｇ／ＴｉＮ、Ｌａ、Ｌａ_２Ｏ_３、およびＴｉＮ／Ｌａ／ＴｉＮの１つを含む請求項７に記載の方法。

【請求項14】

前記第１金属層／スタックおよび前記第２金属層／スタックの少なくとも１つは、アルミニウムを含む請求項７に記載の方法。

【請求項15】

前記第１金属層／スタックおよび前記第２金属層／スタックの少なくとも１つは、ＴｉＮ層で覆われた、またはＴｉＮ／Ａｌ／ＴｉＮを含む三重層で覆われた、アルミニウム酸化物を含む請求項１４に記載の方法。

【請求項16】

前記第１金属層／スタックおよび前記第２金属層／スタックの少なくとも１つは、ＴｉＮ／Ａｌ／ＴｉＮを含む三重層で覆われたアルミニウム酸化物を含む請求項１４に記載の方法。

【請求項17】

前記エッチング停止層は、０．５ｎｍ〜２０ｎｍの厚さを有する請求項７に記載の方法。

【請求項18】

前記基板を準備する工程は、前記第１所定エリアを前記第２所定エリアから電気的に絶縁する絶縁エリアを準備する工程を含み、
この方法は、更に、
前記絶縁領域の上方の位置で、前記誘電体層の一部、前記エッチング停止層および前記第３金属層／スタックを除去する工程を含む請求項７に記載の方法。

【請求項19】

前記誘電体層は、高誘電率（high-k）誘電体を含む請求項７に記載の方法。

【請求項20】

前記高誘電率（high-k）誘電体は、ＨｆＯ_２，ＨｆＳｉＯ、ＨｆＳｉＮ、ＺｒＯ_２、およびドープしたハフニウム酸化物の１つ含む請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、マイクロエレクトロニクスデバイスおよび関連したマイクロエレクトロニクスデバイスを製造する方法に関し、詳細には、二重(dual)仕事関数半導体デバイスおよび関連したデバイスを製造する方法に関する。

【背景技術】

【0002】

今日、高誘電率(high-k)金属ゲートベースのＣＭＯＳ集積化機構において、ＮＭＯＳデバイスおよびＰＭＯＳデバイスでは異なるスタックが必要になる。典型的には、Ｎ型デバイスおよびＰ型デバイスには異なるキャップ層または異なる金属スタックが設けられる。これらのキャップ層は、典型的には、ＮＭＯＳデバイスでは希土類元素またはＭｇ、ＰＭＯＳデバイスではＡｌまたはＡｌ_２Ｏ_３を含む。

【0003】

キャップ層のパターニングは、特有の問題をもたらす。ＮＭＯＳデバイスおよびＰＭＯＳデバイスに異なる金属スタックを用いた場合、異なるスタック高さでまたは全く異なる２つのスタックにおいてゲートエッチングを同時に行う必要がある。スタックまたはスタック高さの差異は、問題を引き起こすことがある。１つの問題は、例えば、最も薄い金属ゲートスタックを持つデバイスにおけるＳｉおよびＳＴＩ凹部の形成である。他の問題は、例えば、１つまたは両方のスタックにおける「脚(foot)」またはノッチ(notch)の形成である。

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述した問題を解決し、同じ基板上にＮＭＯＳデバイスおよびＰＭＯＳデバイスの集積化を可能にするＣＭＯＳ集積化機構のニーズがある。

【課題を解決するための手段】

【0005】

本開示の目的は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを備えた二重仕事関数半導体デバイスを製造する方法を提供することである。

【0006】

この目的は、本開示に従って、第１の独立請求項の技術的特徴を示す方法を用いて達成される。

【0007】

本開示の他の目的は、関連したデバイスを提供することである。

【0008】

この目的は、本開示に従って、第２の独立請求項の技術的特徴を備えたデバイスを用いて達成される。

【0009】

本開示の第１態様によれば、例えば、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを備えた二重仕事関数半導体デバイスの製造方法が開示される。該方法は、下記のステップを含む。
・第１導電型のトランジスタを製作するための第１所定エリアおよび、第１導電型とは異なる第２導電型のトランジスタを製作するための第２所定エリアを備えた基板を用意するステップ。
・基板の上に、前記第１エリアおよび前記第２エリアの両方の上に延びる誘電体層を設けるステップ。
・第１仕事関数シフト元素(element)を含む第１金属層または第１金属層スタックを、前記誘電体層の上で、前記第１所定エリアに、例えば、前記第１所定エリアだけに、例えば、前記第１所定エリアで、前記第２所定エリアではない場所に、設けるステップ。
・第２仕事関数シフト元素(element)を含む第２金属層または第２金属層スタックを、前記第１金属層および前記誘電体層の上で、前記第１所定エリアおよび前記第２所定エリアにそれぞれ設けるステップ。
・第１仕事関数シフト元素および第２仕事関数シフト元素の誘電体層中への拡散を促進するためのアニール工程を行うステップ。
・前記第１金属層または第１金属層スタックおよび前記第２金属層または第２金属層スタックを除去するステップ。
・第３金属層または第３金属層スタックを、前記第１所定エリアおよび前記第２所定エリアに設けるステップ。

【0010】

該方法は、単一金属ゲートがＮＭＯＳおよびＰＭＯＳについて設けられ、この金属ゲートが追加の処理フローの際に固定されるという利点を提供する。これにより、典型的にはドライのゲートエッチング処理を許容するため、ゲート構造の画定が簡単になり、最終的には比較的低い複雑さでゲート構造を画定する。

【0011】

他の利点は、例えば、単一の最終ゲート高さがＮＭＯＳおよびＰＭＯＳについて達成され、再びゲート画定、例えば、ゲートエッチングの処理を緩和することである。

【0012】

基板は、例えば、シリコン基板、またはＳｉＧｅ基板、好ましくは５０％未満のＧｅ濃度のもの、またはシリコン・オン・インシュレータ（ＳＯＩ）基板にできる。基板の追加の例を詳細な説明にある。

【0013】

該方法は、好都合には、トランジスタデバイス、好ましくは、プレーナ型のものを製造するために使用できる。垂直型のトランジスタデバイス（例えば、ＦＩＮＦＥＴデバイス等）の分野での応用も除外されない。

【0014】

第１導電型のトランジスタは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタでもよい。第２導電型のトランジスタは、それぞれＮＭＯＳトランジスタまたはＰＭＯＳトランジスタでもよい。第１導電型は、第２導電型と異なる（具体的には反対になる）。

【0015】

ＭＯＳＦＥＴデバイスにおいて、ゲートは、チャネルを導電性にする閾値電圧（Ｖｔ）を必要とする。相補型ＭＯＳ（ＣＭＯＳ）プロセスが、ｎチャネルおよびｐチャネル（各々ＮＭＯＳおよびＰＭＯＳ）トランジスタの両方を製造する。閾値電圧（Ｖｔ）は、実効仕事関数差（ΔＷＦ_ｅｆｆ）と呼ばれるものによって影響される。閾値電圧（Ｖｔ）の値を確立するには、各ＮＭＯＳおよびＰＭＯＳゲート材料（ゲートスタック）の実効仕事関数差、およびこれらの対応するチャネル領域が、チャネルプロセスおよびゲートプロセスを通じて独立に達成される。換言すると、ゲート誘電体（例えば、ホスト誘電体および可能性ある異なるキャップ層からなる）およびゲート電極（例えば、少なくとも１つの金属層からなる）の両方が、ゲートスタック（デバイス）の実効仕事関数（ＷＦ_ｅｆｆ）を決定する。さらに、ゲートプロセス自体は（異なるプロセス及び／又は適用される熱処理のシーケンス）は、ゲートスタック（デバイス）の実効仕事関数（ＷＦ_ｅｆｆ）に対して影響を有するであろう。

【0016】

ゲートスタック（デバイス）の実効仕事関数（ＷＦ_ｅｆｆ）は、ゲート誘電体材料、ゲート電極材料の選択、および実施するゲートプロセスによってチューニング（調整／変更／シフト）可能なパラメータである。これに対してゲート電極（金属ゲート電極または電極層または金属制御電極とも称される）の仕事関数（ＷＦ）は、材料の固有の性質である。一般に、ある材料（即ち、金属層）の仕事関数は、初期において電子がフェルミ準位にある場合、材料中の電子を材料原子の外側に真空へ脱出させるのに要するエネルギーの測定基準（単位は電子ボルト（ｅＶ））である。ゲート電極の仕事関数は、材料の堆積状態(as-deposited)の仕事関数または固有の仕事関数と称することもある。

【0017】

好ましい実施形態によれば、仕事関数（仕事関数シフト元素）は、実効仕事関数（実効仕事関数シフト元素）である。シリコン基板での実効仕事関数は、トランジスタデバイスに用いられるのと同じゲート電極、高誘電率(high-k)ゲート誘電体、ドープしたＳｉ基板を用いて集積した、金属−絶縁体−シリコンキャパシタデバイスから抽出される実効仕事関数でもよい。シリコン基板での実効仕事関数を計算するには、キャパシタデバイスの平坦なバンド電圧が、好ましくは、文献（"Characterization of Ultra-Thin Oxides Using Electrical C-V and I-V Measurements.", J. R. Hauser and K. Ahmed, International conference on Characterization and Metrology for ULSI Technology, 1998, pp. 235-239）に記載されているようなＣ−Ｖベースの方法を用いて抽出される。該文献は、参照によりここに組み込まれる。好ましくは、実効仕事関数は、下記の式を用いて計算される。但し、誘電体中のゼロ電荷を想定している。

【0018】

【数1】

【0019】

ここで、φ_{ｄｏｐｅｄ Ｓｉ}は、ドープしたＳｉ基板のフェルミ準位である。

【0020】

Ｎ型シフト元素は、高誘電率(high-k)ゲート誘電体スタックへの拡散またはこれを通る拡散によって、ゲートスタックの実効仕事関数をシリコン（または半導体基板）伝導帯エッジに向けてシフトできる追加の元素でもよい。

【0021】

Ｐ型シフト元素は、高誘電率(high-k)ゲート誘電体スタックへの拡散またはこれを通る拡散によって、ゲートスタックの実効仕事関数をシリコン（または半導体基板）価電子帯エッジに向けてシフトできる追加の元素でもよい。

【0022】

好ましい実施形態によれば、該方法は、第２仕事関数シフト元素を含む第２金属層または第２金属層スタックを堆積する前に、第１仕事関数シフト元素の誘電体層中への拡散を促進するための独立したアニール工程を含む。

【0023】

これは、シフト元素の誘電体層中への拡散を促進するための最終のアニール工程が、第１仕事関数シフト元素の誘電体層中への拡散を促進するのに不充分である場合、後者のプロセスは独立して制御または最適化できるという利点を提供する。

【0024】

好ましい実施形態によれば、アニール工程は、第２仕事関数シフト元素の誘電体層中への第１所定エリアでの拡散を提供しないものである。

【0025】

これは、第２仕事関数シフト元素が第１所定エリアにおける第１金属層または第１金属層スタックを通って第１所定エリアにおける誘電体層中へ拡散する可能性が制御または回避できるという利点を提供する。

【0026】

好ましい実施形態によれば、該方法は、第１および第２金属層または第１もしくは第２金属層スタックを堆積する前に、エッチング停止層、好ましくは、ウェットエッチング停止層を誘電体層の上に設けるステップをさらに含む。エッチング停止層は、第１金属層または第１金属層スタック及び／又は第２金属層または第２金属層スタックをエッチングするためのエッチャントによってエッチングされないものであり、エッチング停止層は、それを通過する第１仕事関数シフト元素および第１仕事関数シフト元素の拡散を許容するものである。

【0027】

好ましい実施形態によれば、エッチング停止層は、誘電体を完全に被覆できる。エッチング停止層は、第１所定エリアおよび第２所定エリアを完全に被覆できる。エッチング停止層は、誘電体を完全に隠蔽できる。

【0028】

これは、誘電体（典型的には、高誘電率(high-k)、即ち、高い誘電定数のもの）が、デバイスの追加プロセスの際、ウェットおよびプラズマ処理への露出から常に保護されるという利点を提供する。そうしなければ、こうしたプロセスによって影響を受けて、その結果、最終ゲートスタックの最終の電気特性に影響を与えるであろう。

【0029】

好ましい実施形態によれば、エッチング停止層は、ＴａＮ，ＴａまたはＴａ_２Ｏ_３またはＴａＯ（Ｔａの空気酸化によって形成されるＴａ亜酸化物）、ＴｉＮのいずれか、あるいはこれらの組合せを含む。

【0030】

好ましい実施形態によれば、エッチング停止層は、ＴａＮ層およびＴａＯまたはＴａ_２Ｏ_３層を含む二重層(bilayer)として、あるいはＴｉＮ層およびＴａＯまたはＴａ_２Ｏ_３層を含む二重層として埋め込まれる。

【0031】

エッチング停止層は、好ましくは、第１所定エリアおよび第２所定エリアにおいて同じ構成を有する。

【0032】

好ましい実施形態によれば、第１金属層または第１金属層スタック、あるいは第２金属層または第２金属層スタックは、ＴｉＮ／Ｍｇ／ＴｉＮ、またはＭｇ／ＴｉＮ，Ｌａ，Ｌａ_２Ｏ_３、またはＴｉＮ／Ｌａ／ＴｉＮを含む。

【0033】

好ましい実施形態によれば、第２金属層または第２金属層スタック、あるいは第１金属層または第１金属層スタックは、アルミニウムを含む。それは、例えば、Ａｌ、Ａｌ酸化物、Ａｌドープシリコン酸化物を含んでもよい。

【0034】

好ましい実施形態によれば、第１金属層または第１金属層スタック、あるいは第２金属層または第２金属層スタックは、ＴｉＮ層で覆われ、またはＴｉＮ／Ａｌ／ＴｉＮを含む三重層(trilayer)で覆われたアルミニウム酸化物を含む。

【0035】

上記を明確化するため、第１型および第２型のシフト元素を誘電体層の個々のエリアに導入するために個々の金属層または金属層スタックを設ける順序は、交代可能であることは、当業者に理解されよう。例えば、ＴｉＮ／Ｍｇ／ＴｉＮ，またはＭｇ／ＴｉＮ，Ｌａ，Ｌａ_２Ｏ_３またはＴｉＮ／Ｌａ／ＴｉＮを含む金属層または金属層スタックを最初に設けてもよい。この層はパターン化できる。その後、アルミニウムを含む第２金属層または層スタックを設けてもよい。代替として、第１金属層または金属層スタックは、Ａｌを含む層でもよい。この層はパターン化できる。次に、ＴｉＮ／Ｍｇ／ＴｉＮ，またはＭｇ／ＴｉＮ，Ｌａ，Ｌａ_２Ｏ_３，またはＴｉＮ／Ｌａ／ＴｉＮを含む第２金属層または第２金属層スタックを設けてもよい。

【0036】

誘電体層に対する個々の層の最終的な位置決めは、誘電体層の個々のエリアの導電型を決定することになる。

【0037】

好ましい実施形態によれば、エッチング停止層は、０．５ｎｍ〜２０ｎｍ、または１ｎｍ〜１０ｎｍ、または２ｎｍ〜１０ｎｍの厚さを有する。エッチング停止層は、一定の厚さのものでもよい。エッチング停止層は、平坦な上側表面を有してもよい。

【0038】

好ましい実施形態によれば、基板は、第１所定エリアを第２所定エリアから電気的に絶縁する絶縁エリアを備える。該方法は、絶縁領域の上方のある場所にエッチング停止層および第３金属層または第３金属層スタックが存在する場合、誘電体層の一部を除去するステップをさらに含んでもよい。

【0039】

絶縁エリアは、例えば、シリコン酸化物を含むエリアでもよく、このエリアを含んでもよい。それは、例えば、当業者にＳＴＩ(Shallow Trench Isolation)として知られているエリアを構成してもよい。

【0040】

好ましい実施形態によれば、誘電体層は、高誘電率(high-k)誘電体（即ち、ＳｉＯ_２の基準値（３．９）よりかなり大きい比誘電定数、好ましくは２倍〜１０倍大きい）を含む。高誘電率(high-k)誘電体は、典型的には、ＨｆＯ_２，ＨｆＳｉＯ酸化物，ＨｆＳｉＮ，ＺｒＯ_２，またはドープしたＨｆ金属酸化物を含む。誘電体層は、例えば、ＨｆＯ_２，ＨｆＳｉＯ酸化物，ＨｆＳｉＮ，ＺｒＯ_２，またはドープしたＨｆ金属酸化物からなるグループから選択される単一の誘電体材料または複数の誘電体材料を含んでもよい。誘電体層は、均質(homogeneous)でもよい。これは、誘電体層が、第１所定エリアおよび第２所定エリアにおいて同じ構成でもよいことを意味する。好ましい実施形態によれば、誘電体層は、下地基板の主面、例えば、前面を完全に被覆してもよい。

【0041】

好ましい実施形態によれば、誘電体層は、０．５ｎｍ〜５ｎｍ、または１ｎｍ〜３ｎｍの厚さを有する。誘電体層は、一定の厚さのものでもよい。誘電体層は、平坦な上側表面を有してもよい。

【図面の簡単な説明】

【0042】

本開示について、下記の説明および添付図面を用いてさらに説明する。

【0043】

【図1A】本開示の第１実施形態に係る処理フローを示す。

【図1B】本開示の第１実施形態に係る処理フローを示す。

【図1C】本開示の第１実施形態に係る処理フローを示す。

【図1D】本開示の第１実施形態に係る処理フローを示す。

【図1E】本開示の第１実施形態に係る処理フローを示す。

【図1F】本開示の第１実施形態に係る処理フローを示す。

【図1G】本開示の第１実施形態に係る処理フローを示す。

【図1H】本開示の第１実施形態に係る処理フローを示す。

【図1I】本開示の第１実施形態に係る処理フローを示す。

【図1J】本開示の第１実施形態に係る処理フローを示す。

【図1K】本開示の第１実施形態に係る処理フローを示す。

【図2A】本開示の第２実施形態に係る処理フローを示す。

【図2B】本開示の第２実施形態に係る処理フローを示す。

【図2C】本開示の第２実施形態に係る処理フローを示す。

【発明を実施するための形態】

【0044】

本開示は、特定の実施形態について図面を参照して説明するが、本開示はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本開示の実際の具体化に必ずしも対応していない。

【0045】

さらに、説明での用語、「第１」、「第２」、「第３」などは、類似の要素を区別するための使用しており、必ずしも連続順または時間順を記述するためではない。用語は、適切な状況下で交換可能であり、本開示の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。

【0046】

さらに、説明および請求項の中の用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本開示の実施形態がここで説明または図示した以外の他の向きで動作可能である。

【0047】

さらに、種々の実施形態は、「好ましい」と称しているが、例示の方法として解釈すべきであり、本開示は、本開示の範囲を限定することなく実施できる。

【0048】

請求項で用いた用語「備える、含む(comprising)」は、それ以降に列挙された要素またはステップに限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであり、請求項はこれらの構成要素の等価物を含むものとして解釈すべきである。

【0049】

下記において、本発明は、シリコン（Ｓｉ）基板を参照して説明するが、本発明が他の半導体基板にも等しく適用できることは理解すべきである。実施形態において、「基板」は、半導体基板、例えば、シリコン、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）の基板を含んでもよい。「基板」は、半導体基板部分に加えて、例えば、絶縁層、例えば、ＳｉＯ_２またはＳｉ_３Ｎ_４層を含んでもよい。こうして用語「基板」はまた、シリコン・オン・ガラス、シリコン・オン・サファイア基板を含む。用語「基板」は、ある層または関心部分の下地となる層のための要素を一般に定義するために用いられる。また、「基板」は、その上に層が形成される任意の他のベース、例えば、ガラスまたは金属層でもよい。従って、基板は、ブランケットウエハなどのウエハ、または他のベース材料に付着した層、例えば、下側層に成長したエピタキシャル層でもよい。

【0050】

図１（ａ）〜（ｋ）において、本発明の例示の実施形態に係る処理フローを図示している。図１（ａ）において、基板１を用意する。活性領域には、公知のようなＰウエルおよびＮウエル（不図示）が形成される。活性領域は、絶縁領域、例えば、公知のようなＳＴＩ(Shallow Trench Isolation)構造で互いに電気絶縁されている。界面層（１０１、不図示）が形成され、これは典型的にはシリコン酸化物を含む。それは、成長または堆積したＳｉＯ_２でもよく、目標となる用途に依存して０．１〜２ｎｍの厚さを有してもよい。

【0051】

高誘電率(high-k)誘電体層または層スタックが、基板の主面（例えば、前面）の上に設けられる。誘電体層または層スタック３は、例えば、界面シリコン酸化物及び／又は高誘電率(high-k)誘電体を含んでもよく、後者は、例えば、Ｈｆベースのものである。高誘電率(high-k)誘電体は、例えば、Ｈｆ酸化物、ＨｆＳｉ酸化物または他のドープＨｆ金属酸化物でもよく、これを含んでもよい。高誘電率(high-k)誘電体の厚さは、用途に依存し、例えば、１〜３ｎｍでもよいが、他の厚さも除外されない。

【0052】

図１（ｂ）において、エッチング停止層４が誘電体層３の上部に設けられる。この層の機能は、Ｎ型またはＰ型シフト元素が含まれる金属層または金属層スタック（いわゆる「金属挙動層」）のウェットエッチングを停止することを含む。

【0053】

エッチング停止層４は、好ましくは、下記の基準の幾つか、好ましくは全てを満足する。
・ゲートエッチングで、反応性イオンエッチング（ＲＩＥ）によるエッチングが可能であること。
・Ｎ型またはＰ型シフト元素が含まれる金属挙動層のウェットエッチングに用いられるウェットエッチング化学反応（例えば、Ｈ_２Ｏ_２，ＡＰＭ（ＮＨ_４ＯＨ：Ｈ_２Ｏ_２：Ｈ_２Ｏ混合、いわゆるＳＣ−１と称される）またはＳＰＭ（Ｈ_２ＳＯ_４：Ｈ２Ｏ_２混合），ＨＣｌ）によってエッチングされないこと。
・使用する厚さ範囲で充分な導電性（例えば、抵抗率×厚さ≦１０^−７Ωｃｍ^２）を提供すること。

【0054】

可能ならば、エッチング停止層は、好ましくは、拡散アニール工程で用いられる温度で、適度な拡散バリアをできる。エッチング停止層は、１×１０^１４ｃｍ^２／ｓ〜５×１０^２１ｃｍ^２／ｓの範囲内、より好ましくは１×１０^１６ｃｍ^２／ｓ〜５×１０^２０ｃｍ^２／ｓの範囲内、さらに好ましくは１×１０^１７ｃｍ^２／ｓ〜５×１０^１９ｃｍ^２／ｓの範囲内の拡散係数または拡散率を有してもよい。

【0055】

エッチング停止層４は、単層でもよいが、多層でもよく（単層として図示）、下部層は、高誘電率(high-k)誘電体層との金属挙動性界面を提供するものであり、上部層は、エッチング停止層として機能する（金属挙動性が少ない）。

【0056】

両方の層の厚さは制限されないが、組合せ厚さは、好ましくは１〜６ｎｍの範囲、より好ましくは１〜３ｎｍの範囲である。各層では、厚さは、好ましくは１〜３ｎｍの範囲、より好ましくは１〜２ｎｍの範囲である。金属酸化物を上部層として使用した場合、その厚さは、好ましくは、電子および正孔のトンネリング距離より小さい（好ましくは２ｎｍより小さい）。

【0057】

エッチング停止層４を１つの層だけで埋め込んだ場合、それは、好ましくは金属挙動を示し、好ましくは同時にエッチング停止層として機能すべきである。

【0058】

例えば、二重層の場合、エッチング停止層４の上部層は、例えば、貴金属（Ｒｕ，Ｐｔ，Ｉｒなど）、エッチングされないまたはあまりウェットエッチングされずに金属挙動を示す金属窒化物（例えば、ＴａＮ，ＨｆＮ，ＮｂＮ，ＭｏＮ，…）、エッチングされないまたはあまりウェットエッチングされずに金属挙動を示す金属酸化物（例えば、ＲｕＯ_ｘ，ＭｏＯ_ｘ＜＝２，…）、エッチングされないまたはあまりウェットエッチングされず、低いバンドギャップを有する金属酸化物（例えば、Ｔａ_２Ｏ_３，ＴａＯ_ｘ，Ｎｂ_２Ｏ_５，Ｓｃ_２Ｏ_３，…）、エッチングされないまたはあまりウェットエッチングされない金属シリサイド（金属性）（例えば、ＴｉＳｉｘ，ＴａＳｉｘ，ＮｉＳｉｘ，ＣｏＳｉｘ，ＰｔＳｉｘ，…）で製作してもよく、またはこれらを含んでもよい。

【0059】

エッチング停止層４の下部層は、二重層の場合、当業者に知られている、金属ゲートの通常の基準を満足する。それは、好ましくは、金属挙動およびシフト元素を欠如した適切な出発仕事関数を示す。その場合、それは、例えば、金属（例えば、Ｗ）、金属挙動性の金属窒化物（例えば、ＴｉＮ，ＴａＮ，ＨｆＮ，ＮｂＮ，ＭｏＮ，…）、金属挙動性の酸化物（例えば、ＲｕＯ_ｘ，ＷＯ_ｘ，ＭｏＯ_ｘ＜＝２，…）、または金属シリサイド（金属性）（例えば、ＴｉＳｉｘ，ＴａＳｉｘ，ＮｉＳｉｘ，ＣｏＳｉｘ，ＰｔＳｉｘ，…）で製作してもよく、またはこれらを含んでもよい。

【0060】

エッチング停止層４を１つの層だけで埋め込んだ場合、エッチング停止層は、例えば、非ウェットエッチング金属（Ｐｔ，Ｒｕ，…）または金属挙動性の金属窒化物（例えば、ＴａＮ，ＨｆＮ，ＮｂＮ，ＭｏＮ，…）、金属挙動性の酸化物（例えば、ＲｕＯ_ｘ，ＭｏＯ_ｘ＜＝２，…）または金属シリサイド（金属性）（例えば、ＴｉＳｉｘ，ＴａＳｉｘ，ＮｉＳｉｘ，ＣｏＳｉｘ，ＰｔＳｉｘ，…）で製作してもよく、またはこれらを含んでもよい。

【0061】

金属酸化物の場合、層の誘電的性質にも関わらず、薄い金属酸化物を通過する充分な電子および正孔の伝導を提供するために、低いバンドギャップが好ましくは必要になる（トンネリングまたはホッピングベースの伝導が両方とも適切であると考えられる）。ある見解では、それは、電子および正孔にとって（半）透明層として機能する。低いバンドギャップは、好ましくは、３ｅＶより小さいバンドギャップ、２ｅＶより小さいバンドギャップ、または１ｅＶより小さいバンドギャップに相当する。

【0062】

好ましいエッチング停止層４の例を下記に示す。
・ＴａＮ（２〜３ｎｍ厚）。
・ＴａＮ（２〜３ｎｍ厚）／ＴａＯ（２〜３ｎｍ厚）からなる二重層。
・ＴｉＮ（２〜３ｎｍ厚）／ＴａＯ（２〜３ｎｍ厚）からなる二重層。ここで、ＴａＯ層は、例えば、これだけではないが、２ｎｍで堆積した層の空気酸化（例えば、周囲雰囲気中に２４時間）によって形成してもよい。

【0063】

これは、下記の理由および観測に基づいている。仕事関数シフト元素として、多くの金属がエッチング停止層の上方に使用できるが、好ましいケースは、ＴｉＮベースの金属である。ＴｉＮは、ＡＰＭ（Ｈ_２Ｏ_２およびＳＰＭ）によって選択的にエッチング可能であるためである。

【0064】

ＡＰＭでのウェットエッチングのレート測定結果は、下記のようになる。
・エッチングレート（ＥＲ） ＴｉＮ
- ＰＶＤ ＴｉＮ：０．４ ｎｍ／ｓ
- ＡＬＤ ＴｉＮ：０．０６ ｎｍ／ｓ
・ＥＲ ＴａＮ（ＰＶＤ ＴａＮ，空気破壊有りと無し）
- ０．０６７ ｎｍ／ｓ
- ＰＶＤ ＴＩＮへの選択性：０．４／０．０６７＝５．９Ｘ
・ＥＲ Ｔａ（ＰＶＤ Ｔａ 空気破壊無し）
- ０．０２６ ｎｍ／ｓ
- ＰＶＤ ＴＩＮへの選択性：０．４／０．０２６＝１５Ｘ
・ＥＲ Ｔａ（ＰＶＤ Ｔａ 空気破壊有り）
- ０．００５ ｎｍ／ｓ
- ＰＶＤ ＴＩＮへの選択性：０．４／０．００５＝８０Ｘ
- Ｔａ_２Ｏ_３形成（未知の厚さ）にほぼ起因した選択性

【0065】

図１（ｃ）において、Ｎ型シフト元素を含む第１金属層または第１金属層スタック５が設けられる。

【0066】

Ｎ型シフト元素を含む第１金属ゲートスタックの第１金属層は、例えば、ＴｉＮ／Ｍｇ／ＴｉＮサンドイッチ構造、エッチング停止層４が下部層として機能するＭｇ／ＴｉＮ（エッチング停止層／Ｍｇ／ＴｉＮ），ＬａもしくはＬａ_２Ｏ_３キャップまたはＴｉＮ／Ｌａ／ＴｉＮサンドイッチ構造、またはエッチング停止層４を通って高誘電率(high-k)誘電体層の中へドーパントの外方拡散(out-diffusion)によってＮ型仕事関数を提供できる他の多層スタックであってもよい。

【0067】

Ｎ型シフト元素を含む第１金属ゲートスタックの第１金属層は、例えば、高誘電率(high-k)ゲート誘電体スタック（界面酸化物及び／又は高誘電率(high-k)自体の組合せ）の中またはこれを通って拡散させることによって、仕事関数を伝導帯エッジに向けて（Ｎ型シフタ）シフトできる追加の元素（シフト元素）を含むマトリクス（金属、金属化合物（窒化物または酸化物）、誘電体（ＳｉＯ_２））で構成できる。

【0068】

Ｎ型シフト用の追加の元素は、希土類金属または希土類金属酸化物、またはＭｇおよびその酸化物でもよい。それはまたアルカリ土類金属またはその酸化物でもよい。

【0069】

希土類タイプのＮ型シフト元素は、好ましくは、Ｌａ，Ｇｄ，Ｔｂ，Ｅｒ，Ｙｂ，Ｄｙ，Ｌｕ，Ｙ，Ｙｂ，Ｓｃのいずれかまたは任意の組合せでもよい。

【0070】

アルカリ土類金属タイプのＮ型シフト元素は、好ましくは、Ｍｇ，Ｓｒのいずれかまたは任意の組合せでもよい。

【0071】

図１（ｄ）において、第１金属層または第１金属層スタック５はパターン化される。層５の一部が、第２所定エリアにウェット処理を行うことによって除去される。有機マスク６（例えば、ＢＡＲＣ有りまたは無しのレジスト）ベースのＮ型材料（またはスタック）のウェットエッチングを行う。

【0072】

Ｎ型材料（またはスタック）が金属または金属窒化物である場合、このウェットエッチングは、Ｈ_２Ｏ_２，ＡＰＭ，ＳＰＭまたは他の適用可能なウェット化学反応を利用できる。

【0073】

Ｎ型材料（またはスタック）が酸化物である場合、このウェットエッチングは、ＨＦベースのウェット化学反応を利用できる。

【0074】

必要ならば、Ｎ型材料（またはスタック）の一部または全部の除去が、ＲＩＥ（エッチング停止層への選択性の場合、完全ドライ除去のみ）によって実施できる。

【0075】

図１（ｅ）は、Ｎ型シフト元素が、第１所定エリアにおいて第１金属層５からエッチング停止層４を通って誘電体層３の中へ外方拡散（「ドライブイン」アニール）するのを示す。

【0076】

この任意のドライブイン・アニールは、Ｎ型シフト元素を高誘電率(high-k)ゲート誘電体スタック（可能ならば、界面酸化物および高誘電率(high-k)層の組合せ）の中またはこれを通って拡散させる必要がある。

【0077】

このステップは、任意であり、後続のＰ型シフト元素のドライブイン・アニールがＮ側で、即ち、第１所定エリアで充分でない場合、好都合に使用できる。

【0078】

同様なことは、Ｎ型シフト元素およびＰ型シフト元素のための供給ステップの順序が切り替わる「ＰＭＯＳ−最初」の実施形態に適用される。

【0079】

図１（ｆ）は、Ｎ型シフト元素を含む第２金属層または第２金属層スタック７が設けられる。

【0080】

この第２金属層または第２金属層スタック７は、例えば、下記のものでもよい。
・キャップ層。例えば、２ｎｍ厚のＡｌまたはＡｌ_２Ｏ_３。
・サンドイッチ構造。例えば、２ｎｍ／２ｎｍ／２ｎｍ厚のＴｉＮ／Ａｌ／ＴｉＮ。
・Ａｌ（またはＡｌ_２Ｏ_３）／ＴｉＮ。ここで、エッチング停止層は、下部層として機能する（エッチング停止層／Ａｌ（またはＡｌ_２Ｏ_３）／ＴｉＮ）。
・エッチング停止層４を通って高誘電率(high-k)誘電体３の中へのドーパントの外方拡散によってＰ型仕事関数を提供できる任意の他の多層スタック。

【0081】

この第２金属層または第２金属層スタック７は、高誘電率(high-k)ゲート誘電体スタック（可能ならば、界面酸化物および高誘電率(high-k)誘電体の組合せ）の中またはこれを通って拡散させることによって、仕事関数をシリコン（または半導体基板）価電子帯エッジに向けてシフトできる追加の元素（Ｐ型シフタ）を含むマトリクス（金属、金属化合物（窒化物または酸化物）、誘電体（ＳｉＯ_２））で構成できる。

【0082】

Ｐ型シフト元素は、例えば、Ａｌでもよく、これを含むものでもよい（例えば、ＡｌまたはＡｌ_２Ｏ_３）。

【0083】

図１（ｇ）は、Ｐ型シフト元素の外方拡散アニール工程（「ドライブイン・アニール」）を示す。アニールを行い、個々のエリアにおいて、Ｎ型シフト元素およびＰ型シフト元素を、エッチング停止層４を通って高誘電率(high-k)ゲート誘電体スタック３（可能ならば、界面酸化物及び／又は高誘電率(high-k)自体の組合せ）の中またはこれを通って拡散させる。アニール工程は、Ｎ型シフト元素およびＰ型シフト元素の両方を拡散する。

【0084】

好ましい実施形態によれば、ＰＭＯＳ側またはＮＭＯＳ側のいずれかが最初に処理され、この点で、シーケンスはゲートスタックへのドーパント拡散を制御する最善の柔軟性を与える。

【0085】

図１（ｈ）は、第１および第２金属層または第１および第２金属層スタックの除去を示す。エッチング停止層４に対して選択的である、第１もしくは第２金属層または第１もしくは第２金属層スタック５，７のウェット除去を行う。

【0086】

Ｎ型およびＰ型材料（またはスタック）が金属、または金属窒化物である場合、このウェットエッチングは、例えば、Ｈ_２Ｏ_２，ＡＰＭ，ＳＰＭまたは他の適用可能なウェット化学反応を利用できる。

【0087】

Ｎ型材料（またはスタック）が酸化物である場合、このウェットエッチングは、例えば、ＨＦベースのウェット化学反応を利用できる。

【0088】

必要ならば、Ｎ型およびＰ型材料（またはスタック）の一部または全部の除去が、ＲＩＥ（エッチング停止層への選択性の場合、完全ドライ除去のみ）によって実施できる。

【0089】

図１（ｉ）は、ゲートキャップ層８の堆積を示す。ゲートキャップ層８は、例えば、ＴｉＮ（または任意の他の金属または金属挙動性の化合物）でもよく、これを含んでもよく、そして例えば、シリコンをさらに含んでもよい。キャップ層は、例えば、ＴｉＮの第１副層と、シリコンの第２副層とを含んでもよい。

【0090】

図１（ｊ）は、ゲートパターニングプロセスを示す。エッチングをＰＭＯＳ側およびＮＭＯＳ側で行って、両側がほぼ同じゲート高さおよび材料を有するようにし、ＰＭＯＳおよびＮＭＯＳにおいて対称的なゲート技術を提供する。Ｎ側またはＰ側にある異なる又はより厚い金属に起因した脚(foot)の形成を回避できる。こうした脚(foot)（そのより低い部分（領域３＋４）にある三角形状のゲートエッジ）は、非均質材料スタックをエッチングした場合、不都合にも形成されることがある。これは、ＮＭＯＳおよびＰＭＯＳデバイスについて異なるスタック高さが存在する場合、特に問題になる。

【0091】

本開示の実施形態によれば、高誘電率(high-k)誘電体層またはスタックは、ゲートのエッチング工程まで、ウェットクリーニングまたはプラズマ処理から保護されることは、当業者は理解するであろう。

【0092】

図１（ｋ）は、ＭＯＳＦＥＴデバイスが製造されるラインプロセスのフロントエンド（ＦＥＯＬ）の最終段階を示す。エクステンション注入が設けられる（破線で示す）。スペーサ１０が形成される。ソース／ドレイン注入が行われる（破線）。領域９，１１において、好ましくは、伝統的な金属（例えば、Ｎｉ，Ｃｏ，ＮｉＰｔ）を用いて、シリサイド化処理が行われ、ＮとＰの接続性、低い抵抗率および良好なコンタクト抵抗を確保している。

【0093】

図２（ａ）〜図２（ｈ）において、本発明の他の例による処理フローを示しており、こではエッチング停止層を使用していない。処理ステップおよびデバイス特性は、図１に従って説明したものとほぼ同様であるが、エッチング停止層に関連した幾つかの条件はもはや問題ではない。これにより、使用可能な他の材料系の幾つかが得られる。このフローに従って、仕事関数を調整することがより容易になると考えられる。

【0094】

このフローにおいて界面酸化物層（１０１）（図１にも存在する）を明示していることに留意する。このフローでは、高誘電率(high-k)はウェット化学反応に曝されており（例えば、ステップ２ｂ，２ｅ）、関連した歩留まりおよび信頼性の問題を伴う。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図2A】

【図2B】

【図2C】