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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6279346
(24)【登録日】2018年1月26日
(45)【発行日】2018年2月14日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20180205BHJP
H01L 29/78 20060101ALI20180205BHJP
H01L 29/41 20060101ALI20180205BHJP
【ＦＩ】
H01L29/78 301R
H01L29/78 301W
H01L29/78 301D
H01L29/78 301G
H01L29/44 S
H01L29/44 P
H01L29/44 Y
【請求項の数】4
【全頁数】26
(21)【出願番号】特願2014-36944(P2014-36944)
(22)【出願日】2014年2月27日
(65)【公開番号】特開2015-162581(P2015-162581A)
(43)【公開日】2015年9月7日
【審査請求日】2016年10月24日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
(74)【代理人】
【識別番号】100113642
【弁理士】
【氏名又は名称】菅田 篤志
(74)【代理人】
【識別番号】100117008
【弁理士】
【氏名又は名称】筒井 章子
(74)【代理人】
【識別番号】100147430
【弁理士】
【氏名又は名称】坂次 哲也
(72)【発明者】
【氏名】藤井 宏基
【審査官】
市川 武宜
(56)【参考文献】
【文献】
特開２００５−１８３６３３（ＪＰ，Ａ）
【文献】
特開２００８−１８２１０６（ＪＰ，Ａ）
【文献】
特開２００３−０３１８０４（ＪＰ，Ａ）
【文献】
特開２００９−３０２４５０（ＪＰ，Ａ）
【文献】
特開２０１０−２５８２２６（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の主面に形成された、一対の第１導電型のソース領域および前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記半導体基板の主面に形成された分離溝内に埋め込まれた分離絶縁膜と、
前記分離絶縁膜と前記ソース領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域との間において、前記ゲート絶縁膜の直上および前記分離絶縁膜の直上に亘って形成されたゲート電極と、
前記分離絶縁膜の下の前記半導体基板内に形成され、その一方の端部が前記ゲート絶縁膜の直下に位置している前記第１導電型のドリフト領域と、
前記分離絶縁膜の上面に形成され、内側に前記ゲート電極の一部が埋め込まれた溝と、
を有し、
前記ゲート電極と前記ドレイン領域との間隔は、前記ゲート電極と前記ソース領域との間隔よりも大きく、
前記溝は、前記分離絶縁膜の前記ソース領域側の端から離間し、かつ前記ゲート電極の前記ドレイン領域側の端からソース側に離間して配置されており、
前記溝の底面は、前記分離絶縁膜の途中深さに位置しており、
前記分離絶縁膜は、複数の絶縁膜を積層した構成を有し、
前記溝は、前記複数の絶縁膜のうち、最下層の絶縁膜に達している、半導体装置。
前記半導体基板の主面に形成された、一対の第１導電型のソース領域および前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間において、前記半導体基板の主面に形成された分離溝内に埋め込まれた分離絶縁膜と、
前記分離絶縁膜と前記ソース領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域との間において、前記ゲート絶縁膜の直上および前記分離絶縁膜の直上に亘って形成されたゲート電極と、
前記分離絶縁膜の下の前記半導体基板内に形成され、その一方の端部が前記ゲート絶縁膜の直下に位置している前記第１導電型のドリフト領域と、
前記分離絶縁膜の上面に形成され、内側に前記ゲート電極の一部が埋め込まれた溝と、
を有し、
前記ゲート電極と前記ドレイン領域との間隔は、前記ゲート電極と前記ソース領域との間隔よりも大きく、
前記溝は、前記分離絶縁膜の前記ソース領域側の端から離間し、かつ前記ゲート電極の前記ドレイン領域側の端からソース側に離間して配置されており、
前記溝の底面は、前記分離絶縁膜の途中深さに位置しており、
前記分離絶縁膜は、複数の絶縁膜を積層した構成を有し、
前記溝は、前記複数の絶縁膜のうち、最下層の絶縁膜に達している、半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記溝の深さは、前記分離絶縁膜の厚さの１／３以上であり、
前記溝の底と前記溝の直下の半導体基板との間の距離は、前記ゲート絶縁膜の厚さより大きい、半導体装置。
前記溝の深さは、前記分離絶縁膜の厚さの１／３以上であり、
前記溝の底と前記溝の直下の半導体基板との間の距離は、前記ゲート絶縁膜の厚さより大きい、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
前記溝と、前記分離絶縁膜の前記ソース領域側の端との間の距離は、前記ゲート絶縁膜の厚さより大きい、半導体装置。
前記溝と、前記分離絶縁膜の前記ソース領域側の端との間の距離は、前記ゲート絶縁膜の厚さより大きい、半導体装置。
【請求項4】
請求項１記載の半導体装置において、
前記溝が前記分離絶縁膜の上面に複数設けられている、半導体装置。
前記溝が前記分離絶縁膜の上面に複数設けられている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのうち、ゲートとドレインの間に分離絶縁膜を有する横型拡散トランジスタの構造に関するものである。
【背景技術】
【0002】
先端ロジック用ＭＯＳトランジスタの素子分離においては、分離面積削減のため、ＬＯＣＯＳ（Local Oxidation of Silicon）構造に代わりＳＴＩ（Shallow Trench Isolation）構造が多く用いられている。また、高耐圧ＬＤＭＯＳ（Laterally Diffused MOS）トランジスタを形成する場合、耐圧確保のため、その内部のゲート−ドレイン間分離のためにＳＴＩ構造を用いることが知られている。
【0003】
特許文献１（特開２０１０−２５８２２６号公報）では、Ｎチャネル型ＬＤＭＯＳトランジスタにおいて、ＳＴＩ構造のソース側の端部に電界が集中することに起因してオン抵抗が変動することを防ぐために、ＳＴＩ構造の端部に段差を設けることが記載されている。
【0004】
特許文献２（米国特許第８３５７９８６号）には、ＬＤＭＯＳトランジスタにおいて、半導体基板の主面に設けた溝にゲート電極の一部を埋め込むことが記載されている。ここでは、ゲート電極とドレイン領域との間の容量を低減するため、当該溝よりもドレイン領域側にはゲート電極を形成していない。また、容量低減のため、溝よりもソース領域側にはｎ型のドリフト領域を形成していない。また、溝内のゲート電極と、当該溝の側壁および底面を構成する基板とを隔てる絶縁膜は、当該絶縁膜に接する基板内がチャネル領域となるために、ＬＤＭＯＳトランジスタのゲート絶縁膜と同等の膜厚を有している。
【0005】
非特許文献１には、Ｐチャネル型ＬＤＭＯＳトランジスタの基板内において、電子がゲート酸化膜に注入される方向に電界が向いているため、ＳＴＩ構造の端部に電界が集中すると、電子が加速されてゲート酸化膜に注入されることが記載されている。また、その注入によるダメージにより、ＳＴＩ構造の上端部でゲート酸化膜が破壊されることが記載されている。
【0006】
非特許文献２には、上記のゲート酸化膜が破壊されることに加えて、電界のバランスが崩れて耐圧が低下することが記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１０−２５８２２６号公報
【特許文献2】米国特許第８３５７９８６号明細書
【非特許文献】
【0008】
【非特許文献1】Investigation of Multistage Linear Region Drain Current Degradation and Gate-Oxide Breakdown Under Hot-Carrier Stress in BCD HV PMOS, Yu-Hui Huang et al., Proc. of IRPS’11, pp.444-448
【非特許文献2】HCI-induced off-state I-V curve shifting and subsequent destruction in an STI-based LD-PMOS transistor, H.Fujii et al., Proc. of ISPSD’13, pp.379-382
【発明の概要】
【発明が解決しようとする課題】
【0009】
横型ＬＤＭＯＳトランジスタでは、ホットキャリアストレス時に、ＳＴＩ構造のソース側の端部で電界が集中して高電界となり界面準位が発生すること、または衝突電離により発生した電子がＳＴＩ構造の端部に注入されることなどにより、オン抵抗が変動する問題が起こる。
【0010】
また、Ｐチャネル型ＬＤＭＯＳトランジスタの基板内では、電子がゲート酸化膜に注入される方向に電界が向いているため、ＳＴＩ構造の端部で電子が加速されてゲート酸化膜に注入され、電界のバランスが崩れて耐圧が低下する。また、非特許文献１に記載されているように、当該注入によるダメージによりＳＴＩ構造の上端部でゲート酸化膜が破壊される問題がある。
【0011】
特許文献１では、電界の集中を抑える目的でＳＴＩ構造の底面の端部に段差を設けているが、この構造では、基板内の電界を全体的に低減することができたとしても、耐圧の低下を防止することはできない。つまり、基板中において電界集中が起きやすいのはＳＴＩ構造の底面の端部であるところ、特許文献１の構造では、当該端部に電界が集中する角部が複数形成され、さらに、よりゲート絶縁膜に近い位置に形成された段差の近傍で電界が集中するため、ゲート絶縁膜への電子の注入が顕著となる。
【0012】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
一実施の形態である半導体装置は、ＬＤＭＯＳトランジスタの分離絶縁膜の上面に溝を形成することにより、ゲート電極の一部を当該溝内に埋め込むものである。
【発明の効果】
【0015】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、ホットキャリアストレス中のオン抵抗の変動を抑制でき、かつ、ホットキャリアストレス中の耐圧の低下やゲート酸化膜破壊といった致命的な現象を防止することが可能となる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施の形態１である半導体装置を示す平面図である。
【図3】本発明の実施の形態１である半導体装置の製造方法を説明する断面図である。
【図9】本発明の実施の形態１のＬＤＭＯＳトランジスタにおける、溝の幅に対するゲート電流の変化を表すグラフである。
【図11】分離絶縁膜のソース側端に沿った半導体基板側の電界を示すグラフである。
【図12】分離絶縁膜のソース側端に沿った半導体基板側のインパクトイオン化発生レートを示すグラフである。
【図13】分離絶縁膜の底部の半導体基板側の電界を示すグラフである。
【図14】分離絶縁膜の底部の半導体基板側のインパクトイオン化発生レートを示すグラフである。
【図15】溝の幅に対するオフ耐圧およびオン耐圧の変化を示すグラフである。
【図16】溝の幅に対するオン抵抗の変化を示すグラフである。
【図17】分離絶縁膜のソース側端と溝との距離に対する、ゲート電流の変化を示すグラフである。
【図18】分離絶縁膜のソース側端と溝との距離に対する、オフ耐圧およびオン耐圧の変化を示すグラフである。
【図19】ゲート電極の被り量に対する、ゲート電流の変化を示すグラフである。
【図20】ゲート電極の被り量の距離比とオフ耐圧およびオン耐圧との関係を示すグラフである。
【図21】ゲート電極の被り量の距離比とオン抵抗との関係を示すグラフである。
【図22】溝の深さに対するゲート電流の変化を示すグラフである。
【図23】溝の深さに対するオフ耐圧およびオン耐圧の関係を示すグラフである。
【図24】分離絶縁膜の底部の半導体基板側の電界を示すグラフである。
【図25】分離絶縁膜の底部の半導体基板側のインパクトイオン化発生レートを示すグラフである。
【図26】本発明の実施の形態２である半導体装置を示す平面図である。
【図27】本発明の実施の形態２である半導体装置の変形例を示す平面図である。
【図29】本発明の実施の形態１および実施の形態２のそれぞれのＬＤＭＯＳトランジスタにおけるゲート電流を比較するグラフである。
【図30】本発明の実施の形態１および実施の形態２のそれぞれのＬＤＭＯＳトランジスタにおけるオフ耐圧およびオン耐圧を比較するグラフである。
【図31】本発明の実施の形態１および実施の形態２のそれぞれのＬＤＭＯＳトランジスタにおけるオン抵抗を比較するグラフである。
【図32】本発明の実施の形態３である半導体装置を示す断面図である。
【図33】本発明の実施の形態４である半導体装置を示す断面図である。
【図34】本発明の実施の形態４および第１比較例のそれぞれのＬＤＭＯＳトランジスタにおけるウェル電流を比較するグラフである。
【図35】本発明の実施の形態４および第１比較例のそれぞれのＬＤＭＯＳトランジスタにおけるオフ耐圧およびオン耐圧を比較するグラフである。
【図36】本発明の実施の形態４および第１比較例のそれぞれのＬＤＭＯＳトランジスタにおけるオン抵抗を比較するグラフである。
【図37】第１比較例の半導体装置であるＮチャネル型のＬＤＭＯＳトランジスタを示す断面図である。
【図38】第１比較例の半導体装置であるＰチャネル型のＬＤＭＯＳトランジスタを示す断面図である。
【図39】第２比較例の半導体装置であるＮチャネル型のＬＤＭＯＳトランジスタを示す断面図である。
【図40】第２比較例の半導体装置であるＰチャネル型のＬＤＭＯＳトランジスタを示す断面図である。
【図41】第１、第２比較例の半導体装置にストレスを与える時間の経過とオフ耐圧との関係を示すグラフである。
【図42】第１、第２比較例の半導体装置にストレスを与える時間の経過とゲート電流との関係を示すグラフである。
【図43】第１、第２比較例の半導体装置にストレスを与える時間の経過とオン抵抗との関係を示すグラフである。
【図44】第１比較例の半導体装置のゲート電極の被り量に対する、ゲート電流の変化を示すグラフである。
【図45】第１比較例の半導体装置のゲート電極の被り量に対する、オフ耐圧およびオン耐圧の変化を示すグラフである。
【発明を実施するための形態】
【0017】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0018】
また、以下の実施の形態で用いる図面においては、平面図であっても、図面を見易くするために部分的にハッチングを付す場合がある。
【0019】
（実施の形態１）以下に、図１および図２を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置であるＬＤＭＯＳトランジスタの構造を示す平面図である。図２は、図１のＡ−Ａ線における断面図である。図１および図２に示すＬＤＭＯＳトランジスタＰＤ１は、Ｐチャネル型ＭＯＳ型のＦＥＴ（Field Effect Transistor：電界効果トランジスタ）である。
【0020】
図１では、半導体基板ＳＢと、半導体基板ＳＢの上面に形成された分離用の溝（分離溝）ＴＮＣ内に埋め込まれた絶縁膜からなる分離絶縁膜ＳＩＳと、半導体基板ＳＢおよび分離絶縁膜ＳＩＳのそれぞれの上に形成されたゲート電極ＧＥとを示している。半導体基板ＳＢ内には、ｐ＋型の半導体領域であるソース領域（ソース拡散層）ＳＣ、ｐ＋型の半導体領域であるドレイン領域（ドレイン拡散層）ＤＣ、ｎ＋型の半導体領域であるウェル領域ＷＣ、ｎ型の半導体領域であるウェル領域ＷＬ、およびｐ型の半導体領域であるドリフト領域ＤＦＴが形成されている。図１では、分離絶縁膜ＳＩＳに覆われた領域における、半導体基板ＳＢ、ドリフト領域ＤＦＴおよびウェル領域ＷＬの互いの境界を破線で示している。また、平面視においてゲート電極ＧＥが形成されている領域にハッチングを付している。
【0021】
図１に示すように、ソース領域ＳＣ、ドレイン領域ＤＣ、ウェル領域ＷＣ、ドリフト領域ＤＦＴの一部、およびウェル領域ＷＬの一部のそれぞれの上面は、分離絶縁膜ＳＩＳから露出している。また、分離絶縁膜ＳＩＳの上面には、溝ＨＬが形成されている。
【0022】
図２に示すように、Ｐチャネル型のＬＤＭＯＳトランジスタＰＤ１は、半導体基板ＳＢ内に形成された、ソース領域ＳＣ、ドレイン領域ＤＣ、ウェル領域ＷＣ、ウェル領域ＷＬ、ドリフト領域ＤＦＴ、ｎ−型の半導体領域であるウェル領域ＨＷＬ、ゲート電極ＧＥ、ゲート絶縁膜ＧＩＳ、分離絶縁膜ＳＩＳおよび溝ＨＬを有している。ＬＤＭＯＳトランジスタＰＤ１の上部は層間絶縁膜ＩＳに覆われており、層間絶縁膜ＩＳを貫通するコンタクトプラグＣＮ１、ＣＮ２およびＣＮ３は、ＬＤＭＯＳトランジスタＰＤ１に接続されている。また、層間絶縁膜ＩＳ上に形成された複数の配線ＩＮＣは、コンタクトプラグＣＮ１の上面、ＣＮ２の上面およびＣＮ３の上面にそれぞれ接続されている。
【0023】
半導体基板ＳＢは例えばｐ−型シリコン基板であり、半導体基板ＳＢ上に形成されたゲート絶縁膜ＧＩＳは例えばシリコン酸化膜からなり、半導体基板ＳＢ上にゲート絶縁膜ＧＩＳを介して形成されたゲート電極ＧＥは、例えばポリシリコンからなる。半導体基板ＳＢの上面近傍には、ｎ−型の半導体領域であるウェル領域ＨＷＬが比較的深い深さで形成されている。
【0024】
また、半導体基板ＳＢの上面には、ｐ＋型の半導体領域であるドリフト領域ＤＦＴおよびｎ型の半導体領域であるウェル領域ＷＬが、ウェル領域ＨＷＬよりも浅く形成されている。ゲート絶縁膜ＧＩＳは、溝ＴＮＣおよび分離絶縁膜ＳＩＳよりもソース領域ＳＣ側に形成されている。つまり、平面視においてゲート絶縁膜ＧＩＳと分離絶縁膜ＳＩＳとは隣接して配置されており、互いに重なっていない。
【0025】
ｎ型のウェル領域ＷＬより濃度の薄いｎ−型のウェル領域ＨＷＬは、ＬＤＭＯＳトランジスタＰＤ１の全域に亘って設けられており、ウェル領域ＷＬとドリフト領域ＤＦＴとは、ゲート電極ＧＥおよびゲート酸化膜の直下を境界として隣り合うように配置されている。また、ウェル領域ＷＬはドリフト領域ＤＦＴよりも浅い深さで形成されている。
【0026】
例えば主にシリコン酸化膜からなる分離絶縁膜ＳＩＳは、ウェル領域ＷＬおよびドリフト領域ＤＦＴよりも浅い深さで半導体基板ＳＢの上面に形成された溝ＴＮＣ内に埋め込まれている。ソース領域ＳＣおよびドレイン領域ＤＣは、半導体基板ＳＢの上面に、平面視においてゲート電極ＧＥ、ゲート絶縁膜ＧＩＳおよび分離絶縁膜ＳＩＳを挟むように配置されている。ゲート電極ＧＥおよびドレイン領域ＤＣの間隔は、ゲート電極ＧＥおよびソース領域ＳＣの間隔よりも大きい。分離絶縁膜ＳＩＳはゲート電極ＧＥとドレイン領域ＤＣとの間に設けられており、ゲート電極ＧＥの直下に配置されている。
【0027】
ＬＤＭＯＳトランジスタＰＤ１のチャネルが形成されるウェル領域ＷＬは、ソース領域ＳＣの下面および側壁を覆うように形成されており、ドリフト領域ＤＦＴは、ドレイン領域ＤＣの下面と、分離絶縁膜ＳＩＳの下面および側壁とを覆うように形成されている。また、ｎ＋型の半導体領域であるウェル領域ＷＣの一方の側壁は、ソース領域ＳＣに接し、ウェル領域ＷＣの下面は、ウェル領域ＷＬに覆われている。ソース領域ＳＣ、ドレイン領域ＤＣ、ウェル領域ＷＣは、ウェル領域ＷＬ、ドリフト領域ＤＦＴおよび分離絶縁膜ＳＩＳよりも浅い深さで半導体基板ＳＢの上面に形成されている。ドリフト領域ＤＦＴはゲート絶縁膜ＧＩＳの直下および分離絶縁膜ＳＩＳの直下に亘って形成されており、ドリフト領域ＤＦＴのソース領域ＳＣ側の端部はゲート絶縁膜ＧＩＳの直下に位置している。
【0028】
所望のソース−ドレイン耐圧を確保するために設けられた分離絶縁膜ＳＩＳの上には、ゲート電極ＧＥが一部覆い被さっており、この構造により得られるフィールドプレート効果により、高い耐圧を得ることができる。この被り量を大きくすることにより、分離絶縁膜ＳＩＳの端部の電界が緩和し、ホットキャリアストレス中における分離絶縁膜ＳＩＳのソース側端やゲート絶縁膜ＧＩＳへの電子注入が抑制される。なお、本願でいう耐圧とは、特に指摘しない限り、ソースとドレインとの間の電気的な耐圧をいい、ゲートがオフしている時の耐圧をオフ耐圧、オンしている時の耐圧をオン耐圧と呼ぶ。
【0029】
コンタクトプラグＣＮ１は、ウェル領域ＷＣおよびソース領域ＳＣのそれぞれの上面に、シリサイド層（図示しない）を介して電気的に接続されている。つまり、ウェル領域ＷＣおよびソース領域ＳＣは、それらの上面に形成されたシリサイド層（図示しない）を介してショートしている。このようにウェル領域ＷＣおよびソース領域ＳＣを短絡させているのは、半導体基板内の寄生バイポーラトランジスタのベース抵抗を抑えるためである。ウェル領域ＷＣおよびソース領域ＳＣを短絡させることで、寄生バイポーラトランジスタがオンすることを防ぐことができる。ここでいう寄生バイポーラは、例えばソース領域ＳＣ、ウェル領域ＷＬおよびドリフト領域ＤＦＴからなるＰＮＰ接合により構成され得るものである。
【0030】
コンタクトプラグＣＮ２は、ゲート電極ＧＥの上面にシリサイド層（図示しない）を介して電気的に接続されている。コンタクトプラグＣＮ３は、ドレイン領域ＤＣの上面にシリサイド層（図示しない）を介して電気的に接続されている。
【0031】
このように、半導体基板ＳＢの主面には一対のソース領域ＳＣおよびドレイン領域ＤＣが形成されており、ソース領域ＳＣおよびドレイン領域ＤＣ間の溝ＴＮＣ内には分離絶縁膜ＳＩＳが設けられ、分離絶縁膜ＳＩＳよりもソース領域ＳＣ側にゲート絶縁膜ＧＩＳが形成されている。ゲート電極ＧＥは、ソース領域ＳＣおよびドレイン領域ＤＣ間において、ゲート絶縁膜ＧＩＳ上および分離絶縁膜ＳＩＳ上に跨がるように形成されている。つまり、ゲート電極ＧＥはゲート絶縁膜ＧＩＳの直上および分離絶縁膜ＳＩＳの直上に亘って形成されている。
【0032】
分離絶縁膜ＳＩＳの上面に形成された溝ＨＬ内にはゲート電極ＧＥが埋め込まれている。ここで、図３８に示す第１比較例の半導体装置であるＰチャネル型のＬＤＭＯＳトランジスタＣＤ２のように、分離絶縁膜ＳＩＳの上面に溝ＨＬを形成しない場合には、以下の問題が生じる。すなわち、ゲート電極ＧＥ端の下の半導体基板ＳＢの表面の電界が強くなるため、オフ耐圧が低下する問題がある。また、ゲート電極ＧＥ端の下の半導体基板ＳＢの表面において、インパクトイオン化による電子が増大し、この電子電流が寄生バイポーラトランジスタを動作させることにより、オン耐圧が低下する問題がある。これは、図３７に示すように、溝ＨＬを有していないＮチャネル型のＬＤＭＯＳトランジスタＣＤ１においても同様である。図３７は、第１比較例の半導体装置であるＮチャネル型のＬＤＭＯＳトランジスタを示す断面図である。
【0033】
また、Ｎチャネル型およびＰチャネル型のＬＤＭＯＳトランジスタのそれぞれでは、ホットキャリアストレス時に、ＳＴＩ構造のソース側の端部で電界が集中して高電界となるため、界面準位が発生し、また、衝突電離により発生した電子がＳＴＩ構造の端部に注入されることにより、オン抵抗が変動する問題が起こる。また、Ｐチャネル型のＬＤＭＯＳトランジスタでは、これに加え、電子がゲート絶縁膜に注入される方向に電界が向いているため、ＳＴＩ構造の端部で電子が加速されてゲート絶縁膜に注入され、電界のバランスが崩れて耐圧が低下し、また、当該注入により生じたダメージにより、ＳＴＩ構造の上端部でゲート酸化膜が破壊される問題がある。
【0034】
これに対し、図３９および図４０に第２比較例としてそれぞれ示すＬＤＭＯＳトランジスタＣＤ３、ＣＤ４のように、ＳＴＩ構造、つまり分離絶縁膜ＳＩＳの端部に段差を設けることにより、最も電界の集中するＳＴＩ構造の端部の電界を緩和させることが考えられる。図３９は、第２比較例の半導体装置であるＮチャネル型のＬＤＭＯＳトランジスタＣＤ３を示す断面図である。図４０は、第２比較例の半導体装置であるＰチャネル型のＬＤＭＯＳトランジスタＣＤ４を示す断面図である。
【0035】
図３９および図４０に示す第２比較例のＬＤＭＯＳトランジスタＣＤ３、ＣＤ４は、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）と異なり、溝ＨＬを有しておらず、また、分離絶縁膜ＳＩＳの底部において、ソース領域ＳＣ側の端部に段差が設けられている。
【0036】
なお、図３７および図３９に示すＮチャネル型ＬＤＭＯＳトランジスタが、図３８および図４０に示すＰチャネル型ＬＤＭＯＳトランジスタと異なる点は、以下の点にある。つまり、Ｎチャネル型ＬＤＭＯＳトランジスタは、ウェル領域ＨＷＬを有していない点、ソース領域ＳＣ、ドレイン領域ＤＣ、ドリフト領域ＤＦＴ、ウェル領域ＷＬおよびウェル領域ＷＣのそれぞれの導電型がＰチャネル型ＬＤＭＯＳトランジスタの各領域とは反対の導電型となっている点で、Ｐチャネル型ＬＤＭＯＳトランジスタとは異なっている。すなわち、Ｎチャネル型のＬＤＭＯＳトランジスタＣＤ３では、ソース領域ＳＣおよびドレイン領域ＤＣはｎ＋型であり、ドリフト領域ＤＦＴはｎ型であり、ウェル領域ＷＬはｐ型であり、ウェル領域ＷＣはｐ＋型である。
【0038】
ここで、図４１に、ＬＤＭＯＳトランジスタＣＤ２（図３８参照）およびＬＤＭＯＳトランジスタＣＤ４（図４０参照）のそれぞれのホットキャリアストレス中の耐圧変動の実測結果を示す。図４１は、第１、第２比較例の半導体装置にストレスを与える時間の経過とオフ耐圧ＢＶｏｆｆとの関係を示すグラフであり、ＬＤＭＯＳトランジスタＣＤ２の結果を破線および白い菱形のプロットで示し、ＬＤＭＯＳトランジスタＣＤ４の結果を実線および黒い四角のプロットで示している。つまり図４１は、ＳＴＩ構造に段差を設けない第１比較例のＬＤＭＯＳトランジスタＣＤ２と、ＳＴＩ構造に段差を設けた第２比較例のＬＤＭＯＳトランジスタＣＤ４のそれぞれの耐圧寿命を比較するものである。
【0039】
図４１のグラフから、図４０のように段差を設けた構造においても、図３８のような段差を設けない構造と同様に、ホットキャリアストレス中に耐圧の低下が発生していることが分かる。これは、電界が集中するＳＴＩ構造のソース側端の角部が２か所に増え、ＳＴＩ構造の端部への電子の注入が促進されたためと考えられる。その電子注入の量を示す指標であるゲート電流Ｉｇは、図４２の実測結果から分かるように、増加している。
【0040】
このため、図４３の実測結果に示すように、上記段差を設けても、オン抵抗Ｒｓｐの変動量は低減しない。上記のようにＰチャネル型ＬＤＭＯＳトランジスタは、ホットキャリアストレス中の電子が積極的にＳＴＩ構造またはゲート酸化膜に注入されることに起因する種々の問題を有しているが、図４１〜図４３の実測結果から分かるように、図４０に示す構造ではそれらの問題を解決することが困難である。また、Ｐチャネル型に比べ、Ｎチャネル型のＬＤＭＯＳトランジスタ（図３７および図３９参照）ではゲート絶縁膜に電子が注入される問題およびゲート絶縁膜が破壊される問題は起きにくいが、図４１〜図４３を用いて説明したように、ＳＴＩ構造に段差を設けても、ホットキャリアストレス中にＳＴＩ構造に電子が注入され、素子の耐圧が低下する問題を解決することは困難である。
【0041】
なお、本願でいうゲート電流とは、半導体基板とゲート電極との間に、ゲート絶縁膜または分離絶縁膜などを介して流れる電流をいう。図４２は、第１、第２比較例の半導体装置にストレスを与える時間の経過とゲート電流Ｉｇとの関係を示すグラフである。図４３は、第１、第２比較例の半導体装置にストレスを与える時間の経過とオン抵抗Ｒｓｐとの関係を示すグラフである。図４２および図４３でも、図４１と同様にＬＤＭＯＳトランジスタＣＤ２の結果を破線および白い菱形のプロットで示し、ＬＤＭＯＳトランジスタＣＤ４の結果を実線および黒い四角のプロットで示している。
【0042】
上記の問題に対応するため、本実施の形態では、図２に示す分離絶縁膜ＳＩＳの上面の、ゲート絶縁膜ＧＩＳおよびソース領域ＳＣに近い側の領域に溝ＨＬを設け、溝ＨＬ内にゲート電極ＧＥの一部を埋め込んでいる。ここでは、溝ＨＬ内に埋め込まれたゲート電極ＧＥが分離絶縁膜ＳＩＳのソース側端近傍の半導体基板ＳＢ内の電界を緩和させるため、分離絶縁膜ＳＩＳ上のゲート電極ＧＥの被り量を必要以上に長くする必要がない。したがって、ゲート電極ＧＥの被り量である長さＬｏｖが長くなることに起因するオフ耐圧およびオン耐圧の低下を防ぎつつ、ホットキャリア特性を改善することが可能となる。これにより、ＬＤＭＯＳトランジスタの耐圧変動を防ぎ、また、ゲート絶縁膜の信頼性を向上させることができるため、半導体装置の信頼性を向上させることができる。
【0043】
本実施の形態によれば、分離絶縁膜ＳＩＳの一部にゲート電極ＧＥが埋め込まれているため、最も電界の集中する分離絶縁膜ＳＩＳの端部近傍の電界が緩和される。したがって、ホットキャリアストレス中における分離絶縁膜ＳＩＳの端部またはゲート絶縁膜ＧＩＳへの電子注入が抑制され、オン抵抗の変動を小さくすることができ、かつ、ゲート絶縁膜ＧＩＳの破壊を防ぐことが可能となる。
【0044】
次に、本実施の形態の半導体装置の製造方法を、図３〜図８を用いて説明する。図３〜図８は、図１および図２に示した本実施の形態の半導体装置であるＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【0045】
まず、図３に示すように、ｐ−型シリコン基板である半導体基板ＳＢを準備する。次に、周知の写真製版（フォトリソグラフィ）技術により、ＬＤＭＯＳトランジスタの形成される領域を開口するようにフォトレジスト膜を形成し、半導体基板ＳＢの上面にｎ型不純物を注入する。当該フォトレジスト膜を除去した後、例えば１０００℃を超えるような高温熱処理によりｎ型不純物を半導体基板ＳＢの上面から深い領域に拡散して、ｎ−型のウェル領域ＨＷＬを形成する。
【0046】
次に、図４に示すように、ＳＴＩ構造を形成するためのハードマスクＨＭを半導体基板ＳＢの表面上に堆積させる。このハードマスクＨＭは、例えばシリコン窒化膜により構成され、またはシリコン酸化膜とシリコン窒化膜との積層膜により構成されている。次に、写真製版技術により、ＳＴＩ形成予定領域を開口するようにフォトレジスト膜を形成する。その後、フォトレジスト膜の開口部から露出する半導体基板ＳＢを異方性エッチングにより数百ｎｍ程度の深さ分だけ除去したのち、フォトレジスト膜を除去する。
【0047】
次に、図５に示すように、半導体基板ＳＢ上の全面にシリコン酸化膜を堆積して溝ＴＮＣ内を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法によりハードマスクＨＭ上のシリコン酸化膜を除去することで、溝ＴＮＣ内のみにシリコン酸化膜からなる分離絶縁膜ＳＩＳを残す。その後、ハードマスクＨＭを等方性エッチングなどにより除去する。次に、写真製版技術により、半導体基板ＳＢの上面に、ｐ型のドリフト領域ＤＦＴおよびｎ型のウェル領域ＷＬをイオン注入などの方法で順次形成する。なお、ｐ型のドリフト領域ＤＦＴおよびｎ型のウェル領域ＷＬはどちらを先に形成してもよい。
【0048】
次に、図６に示すように、写真製版技術により、溝ＴＮＣ内の分離絶縁膜ＳＩＳの上面に溝ＨＬを形成する部分を露出するように開口したフォトレジスト膜（図示しない）を形成する。フォトレジスト膜を開口する位置は、分離絶縁膜ＳＩＳの直上であって、分離絶縁膜ＳＩＳの端部からは離れており、かつ、後の工程でゲート電極ＧＥ（図７参照）が形成される予定の領域と平面視において重なる領域に位置している。次に、例えば当該フォトレジスト膜をマスクとして異方性エッチングを行うことにより、分離絶縁膜ＳＩＳの上面に溝ＨＬを形成する。溝ＨＬの深さは、分離絶縁膜ＳＩＳの１／３以上の深さに形成されるが、分離絶縁膜ＳＩＳの底面までには到達しない。その後、フォトレジスト膜を除去する。
【0049】
次に、図７に示すように、例えば熱酸化法によりゲート絶縁膜ＧＩＳを数〜数十ｎｍ程度の厚さで形成し、その上にゲート電極ＧＥとなるポリシリコンをＣＶＤ（Chemical Vapor Deposition）法などにより形成する。このとき、溝ＨＬ内にもポリシリコンが埋め込まれる。次に、写真製版技術により、ゲート電極ＧＥの形成予定領域のみを覆うフォトレジスト膜のパターンを形成する。このとき、溝ＨＬはフォトレジスト膜に覆われている。その後、異方性エッチングによりポリシリコンを除去して半導体基板ＳＢおよび分離絶縁膜ＳＩＳのそれぞれの上面を露出させることで、ゲート電極ＧＥを形成した後、フォトレジスト膜を除去する。
【0050】
次に、図８に示すように、写真製版技術により、ドレイン領域ＤＣ、ソース領域ＳＣ、およびウェル領域ＷＣをイオン注入などの方法で順次形成する。これにより、ソース領域ＳＣ、ドレイン領域ＤＣ、ウェル領域ＷＣ、ウェル領域ＷＬ、ドリフト領域ＤＦＴ、ウェル領域ＨＷＬ、ゲート電極ＧＥ、ゲート絶縁膜ＧＩＳ、分離絶縁膜ＳＩＳおよび溝ＨＬを有するＬＤＭＯＳトランジスタＰＤ１を形成する。
【0051】
次に、層間絶縁膜ＩＳを、例えばＣＶＤ法を用いて半導体基板ＳＢ上の全面に堆積した後、写真製版技術により層間絶縁膜ＩＳに複数の接続孔を形成する。これらの接続孔内にタングステンなどの導体を埋め込むことにより、コンタクトプラグＣＮ１〜ＣＮ３を形成する。次に、層間絶縁膜ＩＳ上に、必要数の配線層を形成する。ＬＤＭＯＳトランジスタに接続された配線ＩＮＣは、この配線層を構成している。配線の主な材料には、例えばＡｌ（アルミニウム）またはＣｕ（銅）などが用いられる。このようにして、図１および図２に示すような構造を形成する。また、図示はしていないが、最上層の配線層には、電極パッドを形成する。
【0052】
以下では、本実施の形態の半導体装置の効果について説明する。本実施の形態の目的である、ホットキャリアストレス時のオン抵抗の変動の抑制、およびゲート酸化膜破壊の防止に関し、その有効な指標となるのが、ストレス中の電子注入量を反映したゲート電流Ｉｇである。本実施の形態の構造の特徴的な部分である、溝ＨＬ（図２参照）内のゲート電極ＧＥ（図２参照）が、このゲート電流Ｉｇの低減に有効であることを、以下、詳細に説明する。
【0053】
まず、溝ＨＬが設けられていない構造を有するＬＤＭＯＳトランジスタＣＤ２（図３８参照）のゲート電流Ｉｇについて説明する。このゲート電流Ｉｇは、分離絶縁膜ＳＩＳの端部近傍の電界を小さくすることにより減少させることができる。ＬＤＭＯＳトランジスタＣＤ２において、ゲート電流Ｉｇを減らすために有効な手法は、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖを増やすことである。図４４は、ＬＤＭＯＳトランジスタＣＤ２における長さＬｏｖに対する、ゲート電流Ｉｇの変化を示すデバイスシミュレーション結果のグラフである。
【0054】
ここで、長さＬｏｖは、分離絶縁膜ＳＩＳ直下のドリフト領域ＤＦＴの長さ、つまり分離絶縁膜ＳＩＳの直下のドレイン領域の長さＬｄとの比率（パーセント表示）で示されており、ｐ型のドリフト領域ＤＦＴの長さＬｄは一定である。ゲート電極ＧＥの被り量である長さＬｏｖが大きくなると、分離絶縁膜ＳＩＳのソース側端の電界が緩和されるため、ゲート電流Ｉｇは小さくなる。しかし、図４５に示すように、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎが低下する問題が発生する。
【0055】
図４５は、ＬＤＭＯＳトランジスタＣＤ２における長さＬｏｖに対する、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの変化を示すグラフである。図４５では、オフ耐圧ＢＶｏｆｆのグラフを実線および黒い菱形のプロットで示し、オン耐圧ＢＶｏｎのグラフを破線および白い三角のプロットで示している。
【0056】
次に、本実施の形態の構造について、図２に示す溝ＨＬ内のゲート電極ＧＥの平面的な位置がゲート電流Ｉｇに与える影響に着目して説明する。溝ＨＬ内のゲート電極ＧＥの平面的な位置を表すレイアウトパラメータとしては、溝ＨＬの幅Ｌｔ、分離絶縁膜ＳＩＳのソース側端と溝ＨＬとの距離Ｌｓ、および、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖが挙げられる。なお、幅Ｌｔ、距離Ｌｓおよび長さＬｏｖは、いずれもＬＤＭＯＳトランジスタを構成するソース領域およびドレイン領域が並ぶ方向であって、半導体基板の主面に沿う方向における長さである。
【0057】
また、図２に示すように、半導体基板ＳＢの主面に対して垂直な方向における分離絶縁膜ＳＩＳの厚さはＬｙで表わされ、同方向における溝ＨＬの深さはＬｘで表わされる。つまり、溝ＨＬの深さＬｘは、分離絶縁膜ＳＩＳの上面から溝ＨＬの底面までの距離である。
【0058】
以下に、それぞれのパラメータの値を変えた場合のゲート電流Ｉｇの変化について、デバイスシミュレーション結果を交えて説明する。
【0059】
図９は、図２に示す本実施の形態のＬＤＭＯＳトランジスタＰＤ１における、溝ＨＬの幅Ｌｔに対する、ゲート電流Ｉｇの変化を表したデバイスシミュレーション結果のグラフである。ここで、溝ＨＬの幅Ｌｔは、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖとの比率（パーセント表示）で示されており、長さＬｏｖの値は一定である。なお、このシミュレーションでは、距離比Ｌｓ／Ｌｏｖは６．８％に、深さ比Ｌｘ／Ｌｙは７７％に固定されている。また、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）のように、溝ＨＬが形成されていない場合、つまり溝ＨＬの幅Ｌｔが０％で固定されている場合のゲート電流Ｉｇの値は、図９において破線の丸で示す値となる。
【0060】
図９に示すように、溝ＨＬの幅Ｌｔを０％から約５０％にまで大きくしていくと、ゲート電流Ｉｇは小さくなっていき、約５０％でゲート電流Ｉｇは最小となる。したがって、溝ＨＬを設けない第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）に比べ、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）は、約３桁程度ゲート電流Ｉｇを低減することが可能である。
【0061】
ここで、図１０に、本実施の形態の半導体装置における分離絶縁膜のソース領域側の端部を拡大した断面図を示す。図１０では、分離絶縁膜ＳＩＳと半導体基板ＳＢとの境界に沿って、特定の点Ｂ１、Ｂ２およびＣ１を示している。Ｂ１は分離絶縁膜ＳＩＳと半導体基板ＳＢとの境界における上端部であり、Ｂ２は分離絶縁膜ＳＩＳの底面におけるソース領域側の端部であり、Ｃ１はゲート電極ＧＥのドレイン領域側の端部の直下における、分離絶縁膜ＳＩＳと半導体基板ＳＢの境界である。
【0062】
分離絶縁膜ＳＩＳのソース側端に沿った、図１０の断面図の境界ラインＢ１−Ｂ２における半導体基板ＳＢ側の電界のシミュレーション結果のグラフを図１１に示し、境界ラインＢ１−Ｂ２における半導体基板ＳＢ側のインパクトイオン化発生レート（ＩＩＧＲ）のシミュレーション結果のグラフを図１２に示す。これらの結果が示すように、図１０に示す溝ＨＬ内のゲート電極ＧＥにより、分離絶縁膜ＳＩＳのソース側端の電界が緩和され、インパクトイオンの発生量が抑えられている。よって、インパクトイオン化率を下げることができるため、分離絶縁膜ＳＩＳまたはゲート絶縁膜ＧＩＳに対する電子注入を低減することができる。
【0063】
なお、図１１および図１２では、本実施の形態のＬＤＭＯＳトランジスタＰＤ１の結果を実線で示し、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）の結果を破線で示している。ここで、実線で示す本実施の形態のグラフの距離比Ｌｔ／Ｌｏｖは４３％であり、破線で示す第１比較例のグラフにおいて、幅Ｌｔ＝０である。
【0064】
図９に示すように、溝ＨＬの幅Ｌｔを約５０％からさらに大きくしていくと、ゲート電流は逆に増加していく。これは、図１３および図１４に示すように、高電界領域がドレイン側にシフトし、インパクトイオンの発生量が増えて、溝ＨＬの底の部分を介してゲート電流Ｉｇが流れるためである。図１３は、図１０の断面図の境界ラインＢ２−Ｃ１、つまり分離絶縁膜ＳＩＳの底部の半導体基板ＳＢ側の電界のシミュレーション結果を示すグラフである。図１４は、図１０の断面図の境界ラインＢ２−Ｃ１、つまり分離絶縁膜ＳＩＳの底部の半導体基板ＳＢ側のインパクトイオン化発生レート（ＩＩＧＲ）のシミュレーション結果を示すグラフである。
【0065】
なお、図１３および図１４では、本実施の形態のＬＤＭＯＳトランジスタＰＤ１の結果を実線および一点鎖線で示し、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）の結果を破線で示している。ここで、実線で示す本実施の形態のグラフの距離比Ｌｔ／Ｌｏｖは４３％であり、一点鎖線で示す本実施の形態のグラフの距離比Ｌｔ／Ｌｏｖは９８％であり、破線で示す第１比較例のグラフの幅Ｌｔ＝０である。また、図１３および図１４では、距離比Ｌｓ／Ｌｏｖを６．８％に固定し、深さ比Ｌｘ／Ｌｙを７７％に固定している。
【0066】
図１５は、図２に示す溝ＨＬの幅Ｌｔに対するオフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの変化を表したデバイスシミュレーション結果のグラフである。図９と同様に、グラフの横軸は、溝ＨＬの幅Ｌｔと、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖとの比率（パーセント表示）で示されており、長さＬｏｖの値は一定である。図１５の黒い菱形のプロットを結ぶ実線のグラフ、および白い三角のプロットを結ぶ破線のグラフは、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）についてのオフ耐圧ＢＶｏｆｆ、オン耐圧ＢＶｏｎのそれぞれの計測結果を示すものである。
【0067】
オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎはいずれも、幅Ｌｔが約５０％を超えたあたりから急激に低下するが、幅Ｌｔが約５０％以内であれば、各耐圧の低下は殆どない。したがって、幅Ｌｔを例えば４０％に設定すれば、各耐圧を殆ど低下させることなく、ゲート電流Ｉｇを３桁低減させることが可能となる（図９参照）。つまり、ホットキャリア特性が改善されており、ゲート絶縁膜ＧＩＳを介してゲート電流Ｉｇが流れることを防ぐことができるため、半導体装置の寿命を延ばすことができる。このように、溝ＨＬの幅Ｌｔは、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの低下が小さく、かつ、ゲート電流Ｉｇを可能な限り小さくできる長さとすることが望ましい。
【0068】
ＬＤＭＯＳトランジスタの性能指標として、耐圧と並んで重要な項目であるオン抵抗Ｒｓｐについて、以下に説明する。図１６に示すように、本実施の形態の構造では、溝ＨＬの幅Ｌｔを４０％程度のところに設定することにより、溝ＨＬを形成しない第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）に比べて、約５％の改善効果を得ることができる。図１６は、距離比Ｌｔ／Ｌｏｖと、オン抵抗Ｒｓｐとの関係を示すグラフである。ここでも、距離比Ｌｓ／Ｌｏｖは６．８％であり、深さ比Ｌｘ／Ｌｙは７７％であり、長さＬｏｖの値は一定である。また、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）のように、溝ＨＬの幅Ｌｔが０％で固定されている場合のオン抵抗Ｒｓｐの値は、図１６において破線の丸で示す値となる。
【0069】
このようにオン抵抗Ｒｓｐを低減することができるのは、溝ＨＬを設けて溝ＨＬ内にゲート電極ＧＥを形成することで、ゲート電極ＧＥの直下の半導体基板ＳＢ内にホールの蓄積層が形成され、これにより、当該蓄積層が形成された半導体基板ＳＢ内の抵抗が下がるためである。
【0070】
一方、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）では、図２１に示すように、ゲート電極ＧＥの被り量である長さＬｏｖとドリフト領域ＤＦＴの長さＬｄとの比率（パーセント表示）を、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎを７０Ｖ以上確保できる上限である７０％程度にまで大きくしたとしても、オン抵抗Ｒｓｐは２％程度の改善効果しか得られない。したがって、本実施の形態の構造では、オン抵抗Ｒｓｐの低減に関しても、相対的に大きな効果が得られるというメリットがある。
【0071】
図２１は、長さＬｏｖおよび長さＬｄとの比率（パーセント表示）と、オン抵抗Ｒｓｐとの関係を示すグラフである。図２１では、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）の結果を実線で示し、第１比較例のＬＤＭＯＳトランジスタＣＤ２の結果を破線で示している。なお、図２１において計測したＬＤＭＯＳトランジスタＰＤ１の各距離の比は、Ｌｓ／Ｌｄ＝５％、Ｌｔ／Ｌｄ＝１５％、Ｌｘ／Ｌｙ＝７７％で固定されている。また、長さＬｄの値は一定である。
【0072】
以下では、図２に示す溝ＨＬのドレイン側端の位置を固定した場合、つまり、Ｌｓ＋Ｌｔを一定とした場合において、分離絶縁膜ＳＩＳのソース側端と溝ＨＬとの距離Ｌｓを変化させたときの結果について述べる。
【0073】
図１７は、分離絶縁膜ＳＩＳのソース側端と溝ＨＬとの距離Ｌｓに対する、ゲート電流Ｉｇの変化を表したデバイスシミュレーション結果のグラフである。黒い菱形のプロットを結ぶ実線のグラフは、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）についての計測結果を示すものである。また、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）におけるゲート電流Ｉｇの計測結果を破線で示している。
【0074】
ここで、分離絶縁膜ＳＩＳのソース側端と溝ＨＬとの距離Ｌｓは、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖとの比率（パーセント表示）で示されており、長さＬｏｖの値は一定である。なお、このシミュレーションでは、距離比（Ｌｓ＋Ｌｔ）／Ｌｏｖは２７％に、深さ比Ｌｘ／Ｌｙは７７％に固定されている。
【0075】
図１７において、破線よりも高い位置に実線のグラフが示されていることから、溝ＨＬの距離Ｌｓが長さＬｏｖの０．０６８〜２．３％のとき、ＬＤＭＯＳトランジスタＰＤ１のゲート電流Ｉｇは、ＬＤＭＯＳトランジスタＣＤ２のゲート電流Ｉｇの値よりも１／３桁程度増加していることが分かる。なお、Ｌｓ／Ｌｏｖが０．０６８％であることは、距離Ｌｓがゲート絶縁膜ＧＩＳの厚さに相当していることを意味する。このようにゲート電流Ｉｇが増加しているのは、距離Ｌｓが短すぎることで、図２に示す分離絶縁膜ＳＩＳのソース側の端部と溝ＨＬとの間の領域を通る電子電流がゲート電流Ｉｇに加わったためである。なお、本願でいうゲート絶縁膜ＧＩＳの厚さ（膜厚）とは、半導体基板ＳＢの主面に対して垂直な方向におけるゲート絶縁膜ＧＩＳの上面から下面までの距離を指す。
【0076】
すなわち、距離Ｌｓがゲート絶縁膜ＧＩＳの厚さと同等である場合、ゲート電流Ｉｇが増加して半導体装置の信頼性が低下するため、距離Ｌｓはゲート絶縁膜ＧＩＳの膜厚よりも大きい値である必要がある。このように、溝ＨＬは、分離絶縁膜ＳＩＳのソース領域ＳＣ側の端部から離れて形成されている。具体的には、溝ＨＬのソース領域ＳＣ側の端部は、分離絶縁膜ＳＩＳのソース領域ＳＣ側の端部よりもドレイン領域ＤＣ側に離れた箇所に位置している。
【0077】
図１７に示すように、距離Ｌｓを２．３％から７％程度にまで大きくしていくと、ゲート電流Ｉｇは小さくなっていき、約７％のときにゲート電流Ｉｇは最小となる。さらに溝ＨＬの距離Ｌｓを大きくしていくと、ゲート電流Ｉｇは増加に転じる。これは、溝ＨＬ内のゲート電極ＧＥが、最も電界の強くなる分離絶縁膜ＳＩＳのソース側の端部から離れて、フィールドプレート効果が弱まるためである。
【0078】
なお、図１８の耐圧のシミュレーション結果から分かるように、溝ＨＬの距離Ｌｓを変化させることによるオフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの低下は見られない。図１８は、距離Ｌｓに対する、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの値を表したデバイスシミュレーション結果のグラフである。図１８の黒い菱形のプロットを結ぶ実線のグラフ、および白い三角のプロットを結ぶ破線のグラフは、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）についてのオフ耐圧ＢＶｏｆｆ、オン耐圧ＢＶｏｎのそれぞれの計測結果を示すものである。
【0079】
図１８において、図２に示す分離絶縁膜ＳＩＳのソース側端と溝ＨＬとの距離Ｌｓは、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖとの比率（パーセント表示）で示されており、長さＬｏｖの値は一定である。なお、このシミュレーションでは、距離比（Ｌｓ＋Ｌｔ）／Ｌｏｖは２７％に、深さ比Ｌｘ／Ｌｙは７７％に固定されている。
【0080】
このように、溝ＨＬの距離Ｌｓの値を決定する際も、ゲート電流Ｉｇが可能な限り小さくなるような最適値を設定することが望ましい。例えば、距離Ｌｓがゲート絶縁膜ＧＩＳの厚さと同程度では、ＬＤＭＯＳトランジスタＣＤ２よりもゲート電流Ｉｇが増加するので好ましくなく、距離Ｌｓの値は、ゲート絶縁膜ＧＩＳの膜厚よりも大きい必要がある。
【0081】
また、溝ＨＬのドレイン領域ＤＣ側の端部は、ゲート電極ＧＥのドレイン領域ＤＣ側の端部よりもソース領域ＳＣ側に位置している。つまり、ゲート電極ＧＥは溝ＨＬよりもドレイン領域ＤＣ側に突き出すように形成されている。すなわち、溝ＨＬよりもドレイン領域ＤＣ側の領域において、ゲート電極ＧＥと当該ゲート電極ＧＥの直下の半導体基板ＳＢとの間には分離絶縁膜ＳＩＳが介在している。このようにして、溝ＨＬよりもドレイン領域ＤＣ側にゲート電極ＧＥを延在させなければ、フィールドプレート効果を十分に得ることができず、ゲート電極ＧＥの下の半導体基板ＳＢ内において電界が大きくなる問題が生じる。
【0082】
したがって本実施の形態では、ゲート電極ＧＥのドレイン領域ＤＣ側の端部は、溝またはそれよりもソース領域ＳＣ側で終端しているのではなく、溝ＨＬのドレイン領域ＤＣ側の端部の直上よりもドレイン領域ＤＣ側に位置している。言い換えれば、溝ＨＬは、ゲート電極ＧＥのドレイン領域ＤＣ側の端部よりもソース領域ＳＣ側に離れて形成されている。
【0083】
以下では、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖを変化させたときの結果について述べる。図１９は、ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さＬｏｖに対する、ゲート電流Ｉｇの変化を示したデバイスシミュレーション結果のグラフである。ここで、長さＬｏｖは、図２に示す分離絶縁膜ＳＩＳの直下のドリフト領域ＤＦＴの長さＬｄとの比率（パーセント表示）で示されており、分離絶縁膜ＳＩＳの直下のドリフト領域ＤＦＴの長さＬｄは一定である。なお、このシミュレーションでは、ＬＤＭＯＳトランジスタＰＤ１（図２参照）の構成について、距離比Ｌｓ／Ｌｄは５．０％に、距離比Ｌｔ／Ｌｄは１５％に、深さ比Ｌｘ／Ｌｙは７７％に固定されている。また、図１９おいて、黒い菱形のプロットを結ぶ実線のグラフは、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）についての計測結果を示すものである。
【0084】
図１９に示すように、ゲート電極ＧＥの被り量である長さＬｏｖを小さくしていくと、分離絶縁膜ＳＩＳのソース側端の電界が強まるため、ゲート電流Ｉｇは大きくなっていく。また、長さＬｏｖが５０％を下回ると、図２０の耐圧シミュレーション結果に示されているように、オフ耐圧ＢＶｏｆｆが低下してしまう。これは、分離絶縁膜ＳＩＳのソース側端の電界が強まって、オフ状態でのブレークダウンポイントが、ゲート電極ＧＥのドレイン側端直下の半導体基板ＳＢの表面から、分離絶縁膜ＳＩＳのソース側端へ遷移し、ここの電界でオフ耐圧ＢＶｏｆｆが決定されるようになったためである。なお、ブレークダウンポイントとは電界が最大となる箇所を指し、ブレークダウンポイントにてインパクトイオン化が起こり、これにより電子・正孔対が発生する。
【0085】
なお、図２０は、距離比Ｌｏｖ／Ｌｄとオフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎとの関係を示すグラフであり、このシミュレーションでは、ＬＤＭＯＳトランジスタＰＤ１（図２参照）の構成について、距離比Ｌｓ／Ｌｄは５．０％に、距離比Ｌｔ／Ｌｄは１５％に、深さ比Ｌｘ／Ｌｙは７７％に固定されている。図２０の黒い菱形のプロットを結ぶ実線のグラフ、および白い三角のプロットを結ぶ破線のグラフは、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）についてのオフ耐圧ＢＶｏｆｆ、オン耐圧ＢＶｏｎのそれぞれの計測結果を示すものである。
【0086】
オン抵抗Ｒｓｐも、図２１のオン抵抗Ｒｓｐのシミュレーション結果に示されているように、長さＬｏｖを小さくするほど増加する。したがって、図２に示す溝ＨＬ内にゲート電極ＧＥを設けることと、ゲート電極ＧＥの被り量である長さＬｏｖが十分な長さであることの両方が、オン抵抗Ｒｓｐ耐圧およびゲート電流Ｉｇを含む総合的な特性を向上させるために不可欠であることが分かる。つまり、被り量である長さＬｏｖは、ゲート電極ＧＥが溝ＨＬを十分覆い被せるように設定されている必要がある。
【0087】
次に、本実施の形態の半導体装置の構造について、溝ＨＬ内のゲート電極ＧＥの深さＬｘがゲート電流Ｉｇに与える影響に着目して説明する。図２２は、図２に示す溝ＨＬの深さＬｘに対する、ゲート電流Ｉｇの変化を表したデバイスシミュレーション結果のグラフである。ここで、深さＬｘは、分離絶縁膜ＳＩＳの厚さＬｙとの比（パーセント表示）で示されており、厚さＬｙは一定である。なお、このシミュレーションおよび後述する図２３〜図２５のグラフでは、距離比Ｌｓ／Ｌｏｖは６．８％に、距離比Ｌｔ／Ｌｏｖは２０％に固定されている。また、第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）のように、溝ＨＬが形成されていない場合、つまり溝ＨＬの深さＬｘが０である場合のゲート電流Ｉｇの値は、図２２において破線の丸で示す値となる。
【0088】
図２２に示すように、溝ＨＬの深さ比Ｌｘ／Ｌｙを０％から７７％にまで大きくしていくと、ゲート電流Ｉｇは減少していき、約７７％にてゲート電流Ｉｇは最小となる。ここで、深さ比Ｌｘ／Ｌｙが０％の場合と比べて、深さ比Ｌｘ／Ｌｙが３３％の場合にはゲート電流Ｉｇは１桁程度減少し、良好なゲート電流特性を得ることができる。このようにゲート電流Ｉｇが減少するのは、溝ＨＬ内のゲート電極ＧＥのフィールドプレート効果が強まるためである。このとき、図２３の耐圧シミュレーション結果に示されているように、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの低下は見られない。
【0089】
なお、図２３は、深さ比Ｌｘ／Ｌｙとオフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎとの関係を示すグラフである。図２３の黒い菱形のプロットを結ぶ実線のグラフ、および白い三角のプロットを結ぶ破線のグラフは、本実施の形態のＬＤＭＯＳトランジスタＰＤ１（図２参照）についてのオフ耐圧ＢＶｏｆｆ、オン耐圧ＢＶｏｎのそれぞれの計測結果を示すものである。
【0090】
図２２に示すように、溝ＨＬの深さ比Ｌｘ／Ｌｙを約７７％からさらに増やしていくと、ゲート電流Ｉｇは増加に転じる。これは、図２４に示す電界および図２５に示すインパクトイオン化発生レートのシミュレーション結果に示されているように、溝ＨＬの底部での電界が強まって、インパクトイオンの量が増加したためである。また、溝ＨＬの深さ比Ｌｘ／Ｌｙを７７％から過剰に大きくすると、溝ＨＬの底部に残されている分離絶縁膜ＳＩＳが薄くなり、ここに大きなゲート電流Ｉｇが流れることにより、絶縁膜の破壊を誘発することが懸念される。
【0091】
図２４は、図１０の断面図の境界ラインＢ２−Ｃ１の半導体基板ＳＢ側の電界のシミュレーション結果を示すグラフである。図２５は、図１０の断面図の境界ラインＢ２−Ｃ１の半導体基板ＳＢ側のインパクトイオン化発生レート（ＩＩＧＲ）のシミュレーション結果を示すグラフである。
【0092】
このように、溝ＨＬの深さにおいても、ゲート電流Ｉｇを可能な限り小さくできる最適値に設定することが望ましい。例えば深さ比Ｌｘ／Ｌｙが９６％であることは、溝ＨＬの底部に残されている絶縁膜の厚さがゲート絶縁膜ＧＩＳ程度の厚さであることに相当するが、このとき、ゲート電流Ｉｇは、溝ＨＬを設けない第１比較例のＬＤＭＯＳトランジスタＣＤ２（図３８参照）よりも増加しており、好ましくない。つまり、溝ＨＬの底部の分離絶縁膜ＳＩＳの厚さは、ゲート絶縁膜ＧＩＳの膜厚よりも大きいことが望ましい。よって、溝ＨＬの底は分離絶縁膜ＳＩＳの途中深さに位置しており、溝ＨＬは分離絶縁膜ＳＩＳを貫通していない。
【0093】
したがって、溝ＨＬの底部での電界を弱めてゲート電流Ｉｇを低減する観点から、溝ＨＬの深さは、分離絶縁膜ＳＩＳの膜厚の３３％以上であることが望ましい。つまり、溝ＨＬの深さは分離絶縁膜ＳＩＳの膜厚の１／３以上であることが望ましい。また、溝ＨＬの直下の分離絶縁膜ＳＩＳの膜厚は、ゲート絶縁膜ＧＩＳの膜厚よりも大きいことが望ましい。
【0094】
（実施の形態２）本実施の形態では、ＬＤＭＯＳトランジスタの分離絶縁膜の上面に設ける溝の幅を、前記実施の形態に比べて小さくし、そのような溝を分離絶縁膜の上面に複数設けることについて、図２６〜図２８を用いて説明する。図２６は、本実施の形態の半導体装置であるＬＤＭＯＳトランジスタＰＤ２ａを示す平面図であり、図２７は、本実施の形態の半導体装置の変形例であるＬＤＭＯＳトランジスタＰＤ２ｂを示す平面図である。また、図２８は本実施の形態の半導体装置であるＬＤＭＯＳトランジスタＰＤ２ａを示す断面図であり、図２８は図２６のＤ−Ｄ線における断面図である。なお、図２７のＥ−Ｅ線における断面図は、図２８に示す断面図と同様の構造となる。
【0095】
図２８に示すＬＤＭＯＳトランジスタＰＤ２ａは、図２を用いて説明した前記実施の形態１と同様にＰチャネル型の素子である。本実施の形態のＬＤＭＯＳトランジスタＰＤ２ａは、溝ＨＬが複数個配置されている点を除いて、前記実施の形態１において説明したＬＤＭＯＳトランジスタＰＤ１（図２参照）と同様の構成を有している。平面視において溝ＨＬの形状は、図２６に示すようにスリット状になっていてもよく、図２７のようにドット状になっていてもよい。また、スリット同士の間、またはドット同士の間の間隔は同一でもよく、異なっていてもよい。
【0096】
図２９に、本実施の形態のＬＤＭＯＳトランジスタＰＤ２ａにおけるゲート電流Ｉｇと、ＬＤＭＯＳトランジスタＰＤ１（図２参照）のゲート電流Ｉｇとを比較したグラフを示す。ここでは、図２６に示すＬＤＭＯＳトランジスタＰＤ２ａにおいて、分離絶縁膜ＳＩＳのソース側の端部から溝ＨＬまでの最短の距離をＬｓとし、ソース・ドレイン間の方向における全ての溝ＨＬを含む全体の溝領域の幅をＬｔと表す。図２９および後述する図３０および図３１では、距離比Ｌｓ／Ｌｏｖは６．８％に、距離比Ｌｔ／Ｌｏｖは２０％に、深さ比Ｌｘ／Ｌｙは７７％にそれぞれ固定されている。
【0097】
図２９に示すように、ＬＤＭＯＳトランジスタＰＤ２ａとＬＤＭＯＳトランジスタＰＤ１とを比較すると、少なくとも、ＬＤＭＯＳトランジスタＰＤ２ａのＬｓおよびＬｔの値が、ＬＤＭＯＳトランジスタＰＤ１のＬｓおよびＬｔの値とそれぞれ同じであれば、ＬＤＭＯＳトランジスタＰＤ２ａにおいても前記実施の形態１と同様の効果が得られることが分かる。また、図３０および図３１に示すように、オフ耐圧ＢＶｏｆｆ、オン耐圧ＢＶｏｎ、オン抵抗Ｒｓｐのそれぞれの値についても、前記実施の形態１と同等に維持されることが分かる。つまり、本実施の形態のＬＤＭＯＳトランジスタＰＤ２ａにおいても、前記実施の形態１と同様の効果を得ることができる。
【0098】
なお、図３０は、ＬＤＭＯＳトランジスタＰＤ２ａおよびＬＤＭＯＳトランジスタＰＤ１のそれぞれにおけるオフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎを比較するグラフである。図３０において、オフ耐圧ＢＶｏｆｆは実線のグラフで示され、オン耐圧ＢＶｏｎは破線のグラフで示されている。また、図３１は、ＬＤＭＯＳトランジスタＰＤ２ａおよびＬＤＭＯＳトランジスタＰＤ１のそれぞれにおけるオン抵抗Ｒｓｐを比較するグラフである。図２６および図２８に示すＬＤＭＯＳトランジスタＰＤ２ａと同様に、図２７に示すＬＤＭＯＳトランジスタＰＤ２ｂについても、前記実施の形態１と同様の効果を得ることができる。
【0099】
本実施の形態では、さらに、複数の溝ＨＬのそれぞれの幅が前記実施の形態１に比べて小さくなるため、ゲート電極ＧＥとなるポリシリコンの埋込性が良好となり、溝ＨＬの上部でのポリシリコンの表面段差を低減することができる。つまり、溝ＨＬの幅が大きい場合には、溝ＨＬを埋め込むゲート電極ＧＥの上面に大きな凹部が形成され、この凹部の段差に起因して加工時に問題が生じる虞があるが、本実施の形態では当該問題が生じることを防ぐことができる。すなわち、ゲート電極ＧＥの加工時に想定される問題であって、例えば、微細加工で使用されるＡＲＣ（Anti-Reflective Coating：反射防止膜）がこの部分で残渣となって残る問題などが解消される。
【0100】
（実施の形態３）本実施の形態では、ＬＤＭＯＳトランジスタの分離絶縁膜の底部にライナー絶縁膜を形成する場合について説明する。
【0101】
図３２は、本実施の形態の半導体装置であるＬＤＭＯＳトランジスタＰＤ３を示す断面図である。ＬＤＭＯＳトランジスタＰＤ３は、分離絶縁膜ＳＩＳの下に、ライナー絶縁膜ＬＩＳが形成されている点を除いて、前記実施の形態１に係るＬＤＭＯＳトランジスタＰＤ１（図２参照）と同様の構造を有している。つまり、溝ＴＮＣ内には、ライナー絶縁膜ＬＩＳを介して分離絶縁膜ＳＩＳが形成されている。すなわち、溝ＴＮＣの底面上には、ライナー絶縁膜ＬＩＳおよび分離絶縁膜ＳＩＳが順に形成されている。ライナー絶縁膜ＬＩＳは、例えばシリコン窒化膜で構成されている。このような構成であっても、前記実施の形態１と同様の効果が得られる。
【0102】
なお、ここではライナー絶縁膜ＬＩＳも分離絶縁膜を構成している。つまり、本実施の形態において、分離絶縁膜は２層の絶縁膜からなる積層構造を有している。また、溝ＨＬの底面は、当該２層の絶縁膜の境界、つまり分離絶縁膜ＳＩＳとライナー絶縁膜ＬＩＳとの境界に達している。つまり溝ＨＬはライナー絶縁膜ＬＩＳに達しており、溝ＨＬの底面は分離絶縁膜ＳＩＳとライナー絶縁膜ＬＩＳとを含む分離絶縁膜の底面に達していない。言い換えれば、分離絶縁膜が複数の絶縁膜を積層した構造を有する場合において、溝ＨＬは、当該分離絶縁膜を構成する当該複数の絶縁膜のうち、最下層の絶縁膜に達している。
【0103】
本実施の形態では、さらに、分離絶縁膜ＳＩＳの上面に溝ＨＬを形成する異方性エッチングを行う際、分離絶縁膜ＳＩＳとライナー絶縁膜ＬＩＳとのエッチング選択比の違いにより、溝ＨＬの形成をライナー絶縁膜ＬＩＳの直上で止めることが比較的容易にできるため、溝ＨＬの深さＬｘをライナー絶縁膜ＬＩＳの厚さで制御することができる。したがって、溝ＨＬの深さの制御性が向上し、ゲート電流Ｉｇの低減を、比較的安定的に実現することができる。
【0104】
（実施の形態４）図３３に、本実施の形態の半導体装置であるＬＤＭＯＳトランジスタＰＤ４の断面図を示す。ＬＤＭＯＳトランジスタＰＤ４は、前記実施の形態１のＬＤＭＯＳトランジスタＰＤ１（図２参照）をＮチャネル型に変更したものである。本実施の形態においても、溝ＨＬに埋め込まれたゲート電極ＧＥにより高いフィールドプレート効果が得られる。このため、図３４のシミュレーション結果に示すように、ＬＤＭＯＳトランジスタＰＤ４では、第１比較例のＮチャネル型のＬＤＭＯＳトランジスタＣＤ１（図３７参照）に比べて、電界が低減されることで、インパクトイオン化発生レート（ＩＩＧＲ）の大きさが反映されるウェル電流Ｉｗが約１桁低減する。したがって、本実施の形態の半導体装置では、ホットキャリアストレス中のオン抵抗Ｒｓｐの変動を抑制することができるため、半導体装置の信頼性を向上させることができる。
【0105】
ここで、図３５のシミュレーション結果が示す通り、溝ＨＬを設けることによる、オフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎの低下はなく、かつ、図３６のシミュレーション結果が示す通り、オン抵抗が６．０％低減されるという効果がある。
【0106】
なお、図３４はＬＤＭＯＳトランジスタＰＤ４およびＬＤＭＯＳトランジスタＣＤ１のそれぞれにおけるウェル電流Ｉｗを比較するグラフである。図３５はＬＤＭＯＳトランジスタＰＤ４およびＬＤＭＯＳトランジスタＣＤ１のそれぞれにおけるオフ耐圧ＢＶｏｆｆおよびオン耐圧ＢＶｏｎを比較するグラフである。図３５において、オフ耐圧ＢＶｏｆｆは実線のグラフで示され、オン耐圧ＢＶｏｎは破線のグラフで示されている。図３６はＬＤＭＯＳトランジスタＰＤ４およびＬＤＭＯＳトランジスタＣＤ１のそれぞれにおけるオン抵抗Ｒｓｐを比較するグラフである。図３４〜図３６のそれぞれにおいて、溝ＨＬ無と表記された位置のプロットがＬＤＭＯＳトランジスタＣＤ１の値であり、溝ＨＬ有と表記された位置のプロットがＬＤＭＯＳトランジスタＰＤ４の値である。
【0107】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0108】
例えば、上記の各実施の形態では、ＬＤＭＯＳトランジスタの分離絶縁膜をＳＴＩ構造であるものとして説明したが、分離絶縁膜はＬＯＣＯＳ構造を有していてもよい。
【符号の説明】
【0109】
ＢＶｏｆｆ オフ耐圧ＢＶｏｎ オン耐圧
ＣＤ１〜ＣＤ４ ＬＤＭＯＳトランジスタ
ＣＮ１〜ＣＮ３ コンタクトプラグ
ＤＣ ドレイン領域
ＤＦＴ ドリフト領域
ＧＥ ゲート電極
ＧＩＳ ゲート絶縁膜
ＨＬ 溝
ＨＭ ハードマスク
ＨＷＬ ウェル領域
Ｉｇ ゲート電流
ＩＮＣ 配線
ＩＳ 層間絶縁膜
Ｉｗ ウェル電流
ＬＩＳ ライナー絶縁膜
Ｌｔ 溝ＨＬの幅
Ｌｓ 分離絶縁膜ＳＩＳのソース側端と溝ＨＬとの距離
Ｌｏｖ ゲート電極ＧＥの分離絶縁膜ＳＩＳに対する被り量である長さ
Ｌｄ 分離絶縁膜ＳＩＳの直下のドレイン領域の長さ
Ｌｘ 溝ＨＬの深さ
Ｌｙ 分離絶縁膜ＳＩＳの厚さ
ＰＤ１〜ＰＤ４ ＬＤＭＯＳトランジスタ
ＳＢ 半導体基板
ＳＣ ソース領域
ＳＩＳ 分離絶縁膜
ＴＮＣ 溝
ＷＣ ウェル領域
ＷＬ ウェル領域