特許 6281027 読み取り専用メモリ機能性を提供するように構成可能なフラッシュメモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6281027

(24)【登録日】2018年1月26日

(45)【発行日】2018年2月14日

(54)【発明の名称】読み取り専用メモリ機能性を提供するように構成可能なフラッシュメモリ装置

(51)【国際特許分類】

   G11C 16/22 20060101AFI20180205BHJP

   G11C 16/08 20060101ALI20180205BHJP

   G11C 11/00 20060101ALI20180205BHJP

   G11C 8/20 20060101ALI20180205BHJP

【ＦＩ】

   G11C16/22

   G11C16/08 110

   G11C11/00 100

   G11C8/20

【請求項の数】40

【全頁数】15

(21)【出願番号】特願2017-543735(P2017-543735)

(86)(22)【出願日】2016年2月3日

(86)【国際出願番号】US2016016347

(87)【国際公開番号】WO2016133705

(87)【国際公開日】20160825

【審査請求日】2017年8月17日

(31)【優先権主張番号】14/624,476

(32)【優先日】2015年2月17日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100088694

【弁理士】

【氏名又は名称】弟子丸 健

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(74)【代理人】

【識別番号】100196612

【弁理士】

【氏名又は名称】鎌田 慎也

(72)【発明者】

【氏名】トラン ヒュー ヴァン

(72)【発明者】

【氏名】リー アィン

(72)【発明者】

【氏名】ヴー トゥアン

(72)【発明者】

【氏名】グエン フン クオック

【審査官】 後藤 彰

(56)【参考文献】

【文献】 国際公開第２００５／１０１４２３（ＷＯ，Ａ１）

【文献】 特開２００１−２８３５９４（ＪＰ，Ａ）

【文献】 特開平１１−１１０２９３（ＪＰ，Ａ）

【文献】 特開平１０−１８８５７７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０２４７９０５（ＵＳ，Ａ１）

【文献】 米国特許第５９３０８２６（ＵＳ，Ａ）

【文献】 特開２００１−５１９０４（ＪＰ，Ａ）

【文献】 特開２００５−１４９７１５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／２２

Ｇ１１Ｃ １６／０８

Ｇ１１Ｃ １１／００

Ｇ１１Ｃ ８／２０

(57)【特許請求の範囲】

【請求項1】

不揮発性メモリ装置であって、
フラッシュメモリセルのアレイであって、第１のフラッシュメモリセルの行のセットと、第２のフラッシュメモリセルの行のセットと、を含むアレイと、
前記第１のフラッシュメモリセルの行のセットが消去及びプログラミングされることを可能にするように構成されている第１のデコーダのセットと、
前記第２のフラッシュメモリセルの行のセットが消去及びプログラミングされることを防止するように構成されている第２のデコーダのセットと、を含み、
前記第１のデコーダのセットが、前記アレイの制御部分に格納されるビットの第１のセットに応答する、不揮発性メモリ装置。

【請求項2】

前記第１のビットのセットに対する応答が、前記第１のデコーダのセット内のラッチに格納される、請求項１に記載の不揮発性メモリ装置。

【請求項3】

前記第２のデコーダのセットが、前記アレイの前記制御部分に格納される第２のビットのセットに応答する、請求項１に記載の不揮発性メモリ装置。

【請求項4】

前記第２のビットのセットに対する応答が、前記第２のデコーダのセット内のラッチに格納される、請求項３に記載の不揮発性メモリ装置。

【請求項5】

前記制御部分が、前記制御部分が消去及びプログラミング可能かどうかを示す、１つ又は２つ以上のビットを含む、請求項３に記載の不揮発性メモリ装置。

【請求項6】

前記第１のデコーダのセットが、前記第１のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定する、請求項５に記載の不揮発性メモリ装置。

【請求項7】

前記第２のデコーダのセットが、前記第２のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定する、請求項６に記載の不揮発性メモリ装置。

【請求項8】

前記不揮発性メモリ装置が電源投入されたときに、前記第１のビットのセット及び前記第２のビットのセットが前記制御部分から読み取られる、請求項３に記載の不揮発性メモリ装置。

【請求項9】

消去コマンド又はプログラムコマンドが受信されたときに、前記第１のビットのセット及び前記第２のビットのセットの幾つかが前記制御部分から読み取られる、請求項３に記載の不揮発性メモリ装置。

【請求項10】

前記制御部分がプログラミングされた後に、前記第１のビットのセット及び前記第２のビットのセットが前記制御部分から読み取られる、請求項３に記載の不揮発性メモリ装置。

【請求項11】

不揮発性メモリ装置であって、
フラッシュメモリセルのアレイであって、第１のフラッシュメモリセルの行のセットと、第２のフラッシュメモリセルの行のセットと、を含むアレイと、
前記第１のフラッシュメモリセルの行のセットが消去及びプログラミングされることを可能にするように構成されている第１のデコーダのセットと、
前記第２のフラッシュメモリセルの行のセットが消去及びプログラミングされることを防止するように構成されている第２のデコーダのセットと、
前記アレイの内の制御部分と、前記制御部分に関連づけられた制御部分セクタデコーダと、を含む、不揮発性メモリ装置。

【請求項12】

前記制御部分セクタデコーダが、前記制御部分の消去及びプログラミングを無効にするラッチを含む、請求項１１に記載の不揮発性メモリ装置。

【請求項13】

フラッシュメモリセルのアレイ（第１のフラッシュメモリセルの行のセットと、第２のフラッシュメモリセルの行のセットと、を含むアレイ）を含む不揮発性メモリ装置の動作方法であって、
第１のデコーダのセットにより、前記アレイの制御部分から第１のビットのセットを受信することと、
第２のデコーダのセットにより、前記アレイの前記制御部分から第２のビットのセットを受信することと、
前記第１のデコーダのセットにより、前記第１のフラッシュメモリセルの行のセットが消去及びプログラミングされることを可能にすることと、
前記第２のデコーダのセットにより、前記第２のフラッシュメモリセルの行のセットが消去及びプログラミングされることを無効にすることと、を含む、方法。

【請求項14】

前記制御部分が、前記制御部分が消去及びプログラミング可能かどうかを示す１つ又は２つ以上のビットを含む、請求項１３に記載の方法。

【請求項15】

前記第１のデコーダのセットによって、前記第１のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定することを更に含む、請求項１３に記載の方法。

【請求項16】

前記第２のデコーダのセットによって、前記第２のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定することを更に含む、請求項１５に記載の方法。

【請求項17】

前記不揮発性メモリ装置が電源投入されたときに、前記第１のビットのセット及び前記第２のビットのセットを前記制御部分から読み取ることを更に含む、請求項１３に記載の方法。

【請求項18】

消去コマンド又はプログラムコマンドが受信されたときに、前記第１のビットのセット及び前記第２のビットのセットの幾つかを前記制御部分から読み取ることを更に含む、請求項１３に記載の方法。

【請求項19】

前記制御部分がプログラミングされた後に、前記第１のビットのセット及び前記第２のビットのセットを前記制御部分から読み取ることを更に含む、請求項１３に記載の方法。

【請求項20】

前記フラッシュメモリセルのそれぞれが、不揮発性分割ゲートメモリセルである、請求項１３に記載の方法。

【請求項21】

前記第２のフラッシュメモリセルの行のセットが１回のみプログラム可能である、請求項１３に記載の方法。

【請求項22】

前記アレイ内のＯＴＰセクタのＯＴＰビットが、前記第２のフラッシュメモリセルの行のセットを１回のみプログラム可能にすることを可能にする、請求項２１に記載の方法。

【請求項23】

前記第２のメモリアレイの行のセット内の列数が可変である、請求項１３に記載の方法。

【請求項24】

不揮発性メモリ装置であって、
フラッシュメモリセルのアレイであって、第１のフラッシュメモリセルの行のセットと、第２のフラッシュメモリセルの行のセットと、を含むアレイと、
前記アレイの制御部分に格納された第１のビットのセットに反応して、前記第１のフラッシュメモリセルの行のセットが消去及びプログラミングされることを可能にするように構成されているデコーダの第１のセットと、
前記アレイの前記制御部分に格納された第２のビットのセットに反応して、前記第２のフラッシュメモリセルの行のセットが消去及びプログラミングされることを防止するように構成されている第２のデコーダのセットと、
前記制御部分に格納された第２のデータのセットに一致する、第１のデータのセットが受信されたときに、前記制御部分が消去及びプログラミングされることを可能にするためのセキュリティ回路と、を含む、不揮発性メモリ装置。

【請求項25】

前記第１のデコーダのセットが、前記第１のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定する、請求項２４に記載の不揮発性メモリ装置。

【請求項26】

前記第２のデコーダのセットが、前記第２のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定する、請求項２５に記載の不揮発性メモリ装置。

【請求項27】

前記不揮発性メモリ装置が電源投入されたときに、前記第１のビットのセット及び前記第２のビットのセットが前記制御部分から読み取られる、請求項２４に記載の不揮発性メモリ装置。

【請求項28】

消去コマンド又はプログラムコマンドが受信されたときに、前記第１のビットのセット及び前記第２のビットのセットの幾つかが前記制御部分から読み取られる、請求項２４に記載の不揮発性メモリ装置。

【請求項29】

前記制御部分がプログラミングされた後に、前記第１のビットのセット及び前記第２のビットのセットが前記制御部分から読み取られる、請求項２４に記載の不揮発性メモリ装置。

【請求項30】

前記フラッシュメモリセルのそれぞれが、不揮発性分割ゲートメモリセルである、請求項２４に記載の不揮発性メモリ装置。

【請求項31】

フラッシュメモリセルのアレイ（第１のフラッシュメモリセルの行のセットと、第２のフラッシュメモリセルの行のセットと、を含むアレイ）を含む不揮発性メモリ装置の動作方法であって、
第１のデコーダのセットにより、前記アレイの制御部分から第１のビットのセットを受信することと、
第２のデコーダのセットにより、前記アレイの前記制御部分から第２のビットのセットを受信することと、
前記第１のデコーダのセットにより、前記第１のセットのフラッシュメモリセルの行が消去及びプログラミングされることを可能にすることと、
前記第２のデコーダのセットにより、前記第２のフラッシュメモリセルの行のセットが消去及びプログラミングされることを無効にすることと、
第１のデータのセットが、前記制御部分に格納された第２のデータのセットに一致する場合に、セキュリティ回路により、前記第１のデータのセットを受信し、前記制御部分が消去及びプログラミングされることを可能にすることと、を含む、方法。

【請求項32】

前記第１のデコーダのセットによって、前記第１のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定することを更に含む、請求項３１に記載の方法。

【請求項33】

前記第２のデコーダのセットによって、前記第２のフラッシュメモリセルの行のセットに対応する消去ゲート、連結ゲート、及びソース線の電圧を設定することを更に含む、請求項３２に記載の方法。

【請求項34】

前記不揮発性メモリ装置が電源投入されたときに、前記第１のビットのセット及び前記第２のビットのセットを前記制御部分から読み取ることを更に含む、請求項３１に記載の方法。

【請求項35】

消去コマンド又はプログラムコマンドが受信されたときに、前記第１のビットのセット及び前記第２のビットのセットの幾つかを前記制御部分から読み取ることを更に含む、請求項３１に記載の方法。

【請求項36】

前記制御部分がプログラミングされた後に、前記第１のビットのセット及び前記第２のビットのセットを前記制御部分から読み取ることを更に含む、請求項３１に記載の方法。

【請求項37】

前記フラッシュメモリセルのそれぞれが、不揮発性分割ゲートメモリセルである、請求項３１に記載の方法。

【請求項38】

前記第２のフラッシュメモリセルの行のセットが１回のみプログラム可能である、請求項３１に記載の方法。

【請求項39】

前記アレイ内のＯＴＰセクタのＯＴＰビットが、前記第２のフラッシュメモリセルの行のセットを１回のみプログラム可能にすることを可能にする、請求項３８に記載の方法。

【請求項40】

前記第２のメモリアレイの行のセット内の列数が可変である、請求項３１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

開示される実施形態は、読み取り専用メモリ装置として動作するように構成され得るフラッシュメモリ装置を含む。一部の実施形態では、フラッシュメモリ装置は、可変のフラッシュアレイサイズを有するフラッシュメモリ部分と、可変のＲＯＭアレイサイズを有する読み取り専用メモリ（ＲＯＭ）部分と、に構成され得る。

【0002】

［関連出願］
本出願は、２０１５年２月１７日に出願された米国特許出願第１４／６２４，４７６号の利益を主張する。

【背景技術】

【0003】

不揮発性メモリセルは、当該技術分野において周知である。１つの従来技術の不揮発性分割ゲートメモリセル１０を図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成される表面を有する。やはりＮ型の第２の領域１６（ドレイン線としても知られる）が、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間には、チャネル領域１８が設けられている。ビット線ＢＬ２０は、第２の領域１６に接続される。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の他の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の内側隅部の方に向けることができる。消去ゲート２８はまた、第１の領域１４からも絶縁される。セル１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記述されている。

【0004】

従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリング機構を通して消去される。電子が浮遊ゲート２４から消去ゲート２８の中へトンネリングすることで、浮遊ゲート２４を正に帯電させ、読み出し状態においてセル１０をオンにする。その結果生じるセルの消去状態は、「１」状態として知られる。セル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を通してプログラムされる。ワード線２２と浮遊ゲート２４との間の間隙を横断して流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート２４に注入され、浮遊ゲート２４を負に帯電させ、読み出し状態においてセル１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

【0005】

また、金属又は接触マスクなどのＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）マスクによるなど、典型的にマスクによって実装される読み取り専用メモリ装置が、従来技術分野において周知である。一部の読み取り専用メモリ装置は、データを永久的に格納し、１度だけ書き込みが可能である。他の読み取り専用メモリ装置、例えば、ＥＰＲＯＭ（消去可能プログラマブル読み取り専用メモリ）及びＥＥＰＲＯＭ（電気的消去可能プログラマブル読み取り専用メモリ）は、書き込まれてから、特殊な機構を使用して消去され、その後再び書き込み可能になる。この順序は、無期限に繰り返され得る。

【0006】

ただし、従来技術は、読み取り専用メモリ装置として動作可能なフラッシュメモリ装置も、可変のフラッシュメモリ部分及び可変の読み取り専用メモリ部分を提供するためにリアルタイムで電気的に分割され得るフラッシュメモリ装置も含まない。

【0007】

必要とされるものは、フラッシュメモリ装置を読み取り専用メモリ装置として使用可能にする設計である。更に必要とされるものは、フラッシュメモリ部分として使用されるフラッシュメモリ装置の一部分と、読み取り専用メモリ部分として使用される別の一部分と、を確立する装置の構成を可能にする設計である。

【発明の概要】

【課題を解決するための手段】

【0008】

開示される実施形態は、読み取り専用メモリ装置として動作するように構成され得るフラッシュメモリ装置を含む。一部の実施形態では、フラッシュメモリ装置は、フラッシュメモリ部分と読み取り専用メモリ部分と、に構成され得る。

【図面の簡単な説明】

【0009】

【図1】本発明の方法を適用することができる従来技術の不揮発性メモリセルの断面図である。

【図2】図１に示される従来技術の不揮発性メモリセルを使用した不揮発性メモリ装置のブロック図である。

【図3】読み取り専用メモリ機能性を提供するように構成される、フラッシュメモリ装置を使用するシステムを示す。

【図4】情報部分及びＲＯＭ有効部分を含む、フラッシュメモリアレイを示す。

【図5】ＲＯＭ有効部分を使用する方法を示す。

【図6】フラッシュメモリ部分と読み取り専用メモリ部分と、に分割されるメモリアレイを表す図である。

【図7】セクタデコーダを示す。

【図8A】ＳｅｃｕｒｅｄＫｅｙコントローラを示す。

【図8B】ＳｅｃｕｒｅｄＫｅｙコントローラを示す。

【図9】ＲＯＭ有効部分へのアクセスを可能にするためのセキュリティ方法を示す。

【図10】ＲＯＭ有効部分に使用されるデコーダを示す。

【発明を実施するための形態】

【0010】

図２は、ダイ２００を備えるフラッシュメモリシステムのアーキテクチャの一実施形態を表す。ダイ２００は、データを記憶するためのメモリアレイ２１５及びメモリアレイ２２０であって、以前に図１においてメモリセル１０として説明された型のメモリセルの行及び列を備える、メモリアレイ２１５及び２２０と、ダイ２００の他の構成要素と、典型的には、次にピン（図示せず）に接続するワイヤボンド（図示せず）と、又はＳＯＣ（システムオンチップ）上で他のマクロに相互接続するためのパッケージ化されたチップ又はマクロインターフェースピン（図示せず）の外側から集積回路にアクセスするために使用されるパッケージバンプとの間の電気通信を可能にするためのパッド２４０及びパッド２８０と、正及び負電圧源をシステムに提供するために使用される高電圧回路２７５と、冗長性及び組み込み自己試験機能などの様々な制御機能を提供するための制御論理２７０と、アナログ回路２６５と、メモリアレイ２１５及びメモリアレイ２２０からデータをそれぞれ読み出すために使用される検知回路２６０及び２６１と、メモリアレイ２１５及びメモリアレイ２２０の行にそれぞれアクセスして、読み出し及び書き込みを行うために使用される行デコーダ回路２４５及び行デコーダ回路２４６と、メモリアレイ２１５及びメモリアレイ２２０のバイトにそれぞれアクセスして、読み出し及び書き込みを行うために使用される列デコーダ回路２５５及び列デコーダ回路２５６と、プログラム及び消去動作のための増加した電圧をメモリアレイ２１５及びメモリアレイ２２０にそれぞれ提供するために使用されるチャージポンプ回路２５０及びチャージポンプ回路２５１と、読み出し及び書き込み動作のためにメモリアレイ２１５及びメモリアレイ２２０によって共有される負電圧ドライバ回路２３０と、読み出し及び書き込み動作中にメモリアレイ２１５によって使用される高電圧ドライバ回路２２５及び読み出し及び書き込み動作中にメモリアレイ２２０によって使用される高電圧ドライバ回路２２６と、を備える。

【0011】

読み出し、消去、又はプログラムコマンドに応答して、論理回路２７０は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。

【0012】

選択及び非選択メモリセル１０に対し、印加される電圧及び電流は次のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。

【0013】

選択メモリセル１０及び非選択メモリセル１０の読み出し、消去、及びプログラム動作を行う方法は、以下の電圧を印加することを含む。

【表1】

【表2】

【0014】

１つの実施形態では、読み出し及びプログラム動作中にメモリセル１０が非選択であるときに、負電圧をワード線２２に印加することができ、よって、以下の電圧が印加される。

【表3】

【表4】

【0015】

別の実施形態では、読み出し、消去、及びプログラム動作中にメモリセル１０が非選択であるときに、負電圧をワード線２２に印加することができ、そして、消去動作中に負電圧を結合ゲート２６に印加することができ、よって、以下の電圧が印加される。

【表5】

【表6】

【0016】

図３は、システム３００を示す。システム３００は、電源管理ユニット３１０、周辺装置３２０（ＵＳＢコントローラ、ＳＰＩコントローラなど）、ＳＲＡＭ ３３０、及びコントローラ３４０を含む。コントローラ３４０は、マイクロコントローラコア３４２、メモリコントローラ３４４、及び不揮発性メモリコントローラ３４６を含む。システム３００は、図１のダイ２００を更に含む。不揮発性メモリコントローラ３４６は、ダイ２００と相互作用する。

【0017】

図４は、図２のメモリアレイ２１５を示す。同じ図を、メモリアレイ２２０又は他のメモリアレイを説明するために使用できることを理解されたい。メモリアレイ２１５は、第１のメモリセルの行のセットを含むメモリ部分４１０と、第２のメモリセルの行のセットを含む情報部分４２０と、第３のメモリセルの行のセットを含むＲＯＭ有効部分４３０と、を含む。ＲＯＭ有効部分４３０は、ＯＴＰビット４３２及びＳＦＲＯＭビット４３４を含む。ＲＯＭ有効部分４３０は、メモリアレイ２１５の制御部分として表示され得る。

【0018】

情報部分４２０は、製造業者又は設計者向けの情報、例えば製品を製造又は設計した会社を識別する既知のコードを格納するために使用され得る。

【0019】

ＳＦＲＯＭビット４３４は、読み取り専用メモリとして使用されるメモリ部分４１０のセクタを識別するために使用される。メモリアレイ２１５内のセクタは、メモリセルの偶数行、例えば２、４、又は８行のメモリセルからなる。セクタ内のすべてのメモリセルは、同時に消去される。例えば、ＳＦＲＯＭビット４３４内の特定のビットが「０」である場合、そのビットに対応するセクタは読み取り専用セクタと見なされ、そのセクタの消去及びプログラミングは無効化される。特定のビットに「１」が格納される場合、そのビットに対応するセクタは複数回プログラミング可能セクタと見なされ、そのセクタの消去及びプログラミングは有効化され、セクタは標準のフラッシュメモリとしてアクセス可能になる。「０」値及び「１」値の役割は例示であり、それらの役割は所望に応じ、製造業者によって切り換えられ得ることを理解されたい。

【0020】

ＯＴＰビット４３２は、ＲＯＭ有効部分４３０自体が読み取り専用メモリとなるか、又は消去及びプログラミング可能かどうかを決定する。例えば、ＯＴＰビット４３２が「０」である場合、ＲＯＭ有効部分４３０は読み取り専用部分と見なされ、その部分の消去及びプログラミングは無効化される。ＯＴＰビット３２１が「１」である場合、ＲＯＭ有効部分４３０は複数回プログラミング可能セクタと見なされ、その部分の消去及びプログラミングは有効化される。

【0021】

図５は、プログラミング方法５００を示す。

【0022】

工程５１０では、ＯＴＰビット４３２が消去され、それによってプログラミングが有効化されるＲＯＭ有効部分４３０が有効化される。

【0023】

工程５２０では、ＳＦＲＯＭビットのビット４３４がプログラミングされる。ビットが「０」にプログラミングされると、そのビットに対応するセクタが読み取り専用メモリとして使用され、ビットが「１」にプログラミングされると、そのビットに対応するセクタはフラッシュメモリとして使用される。

【0024】

工程５３０では、ＯＴＰビット４３２が「１」にプログラミングされ、それによって、ＲＯＭ有効部分４３０の更なるプログラミングは無効になる。

【0025】

工程５４０では、ＳＦＲＯＭビット４３４がセクタデコーダ６３０に読み込まれる。それにより、ＳＦＲＯＭビット４３４が、それぞれのビットの値によって、それぞれのセクタの消去及びプログラミングを有効化又は無効化する。

【0026】

ＳＦＲＯＭビット４３４は、システムの動作中の様々なインスタンスで、セクタデコーダ６３０に読み込まれ得る。１つのアプローチ下では、ＳＦＲＯＭビット４３４は、システムが電源投入されたときにセクタデコーダ６３０に読み込まれ得る。電源投入時におけるＳＦＲＯＭビット４３４の読み込みの別の実施形態では、ＳＦＲＯＭビット４３４が読み込まれる前に、データパターンチェック（固定データを読み取り、検証する）及び／又は電源品質チェック（電源レベルが所定のレベルに到達可能であることを検証する）が実行される。別のアプローチ下では、特定のセクタに対する消去コマンド又はプログラムコマンドを受信したときは常に、そのセクタのＳＦＲＯＭビット４３４もセクタデコーダ６３０に読み込まれ得る。第３のアプローチ下では、ＲＯＭ有効部分４３０が消去又はプログラミングされたときは常に、ＳＦＲＯＭビット４３４もセクタデコーダ６３０に読み込まれ得る。これらのアプローチのうち、２つ以上に従うことができる。

【0027】

図６は、アレイ２１５を示す。同じ図を、メモリアレイ２２０又は他のメモリアレイを説明するために使用できることを理解されたい。アレイ２１５は、ＳＦＲＯＭビット４３４の値に対応する、フラッシュアレイ６１０及び読み取り専用メモリアレイ６２０に分割される。つまり、フラッシュアレイ６１０は、それらのセクタに対応するＳＦＲＯＭビット４３４を特定の値（例えば「１」）に設定することによって確立され、読み取り専用メモリアレイ６２０は、ＳＦＲＯＭビット４３４を反対の値（例えば「０」）に設定することによって確立される。

【0028】

セクタデコーダ６３０は、対応するＳＦＲＯＭビット４３４の値に基づいてフラッシュアレイ６１０のセクタの消去及びプログラミングを有効にし、対応するＳＦＲＯＭビット４３４の値に基づいて読み取り専用メモリアレイ６２０のセクタの消去及びプログラミングを無効にすることになる。この方法で、アレイ２１５はフラッシュ部分（フラッシュアレイ６１０）及び読み取り専用メモリ部分（フラッシュＲＯＭアレイ６２０）に分割され得る。これは、例えば、製造業者がユーザーに消去されたくない、フラッシュメモリチップ上の重要な情報（ＢＩＯＳ、システム情報、ファイルシステム情報、セキュリティキーなど）を格納するのに有益であり得る。セクタデコーダは、所望により、図２に示す制御論理２７０に配置され得る。

【0029】

図７は、セクタデコーダ６３０間の１つのセクタデコーダの更なる詳細を示す。同じ設計を、セクタデコーダ６３０のすべてに使用できることを理解されたい。

【0030】

ＳＦＲＯＭビット４３４の１つは、ＳＦＲＯＭビット４３４の値を出力し、保持する、ＳＦＲＯＭラッチ７１０への入力である。ラッチ７１０のその出力は、高電圧論理回路７２０に送信され、また、高電圧源、ワード線、及び（and and）消去／プログラム制御線を受信する。高電圧論理回路７２０の出力は、消去ゲートドライバ７３０（メモリアレイ２１５内のメモリセルのセクタに適用される消去ゲート信号を生成する）、制御ゲートドライバ７４０（メモリアレイ２１５内のメモリセルのセクタに適用される制御ゲート信号を生成する）、及びソース線ドライバ７５０（メモリアレイ２１５内のメモリセルのセクタに適用されるソース線信号を生成する）への入力である。ＳＦＲＯＭビット４３４を、読み取り専用を示す値（例えば「０」）に設定すると、消去ゲート、制御ゲート、及びソース線の出力値は、読み取り動作のみを許可し、前に説明した電圧値を使用する動作の消去又はプログラミングは許可しないように設定される。

【0031】

図８Ａ及び８Ｂは、これまでに説明した実施形態の変形を示す。図８Ａ及び８Ｂの実施形態では、製造業者又はユーザーは、情報部分４２０、ＲＯＭ有効部分４３０、又は他の場所若しくは装置に格納される、ＳｅｃｕｒｅｄＫｅｙ ８５０（セキュリティキー）を確立し得る。ＳｅｃｕｒｅｄＫｅｙ ８５０は、例えば、２５６ビット値であり得る。ユーザーが適切にＳｅｃｕｒｅｄＫｅｙ ８５０を入力すると、ユーザーはＲＯＭ有効部分４３０の内容を変更し、それによって、メモリアレイ２１５の構成と、フラッシュアレイ６１０及びフラッシュＲＯＭアレイ６２０の関連サイズ及び境界と、を変更することが許可される。これは、例えば、フラッシュアレイ６１０又はフラッシュＲＯＭアレイ６２０に追加の空間が必要であると判断された場合に有益となり得る。

【0032】

図８Ａ及び８Ｂでは、不揮発性メモリコントローラ３４６は、ＳｅｃｕｒｅｄＫｅｙコントローラ８２０を含み、ＳｅｃｕｒｅｄＫｅｙコントローラ８２０は、ユーザーからデータを受信する動作、受信したデータをＳｅｃｕｒｅｄＫｅｙ ８５０と比較する動作、及び必要に応じてＲＯＭ有効部分４３０へのアクセスを有効化する又は防止する動作を管理する。

【0033】

このことは、セキュリティ方法９００が示された図９に表示されている。工程９１０では、ユーザーがデータ９１５を入力し、それがＳｅｃｕｒｅｄＫｅｙ ８５０に入るユーザーの試みとなる。工程９２０では、データ９１５が、メモリアレイ２１５に格納されたＳｅｃｕｒｅｄＫｅｙ ８５０と比較される。工程９３０では、データ９１５とＳｅｃｕｒｅｄＫｅｙ ８５０との間に一致が見つかると、ユーザーはＲＯＭ有効部分４３０若しくは単にＳＦＲＯＭビット４３４を消去及び／又はプログラミングすることを許可される。工程９４０では、データ９１５とＳｅｃｕｒｅｄＫｅｙ ８５０との間に一致が見つからない場合、ユーザーにそのようなアクセスは与えられない。

【0034】

図８Ａ、８Ｂ、及び９の実施形態では、ユーザーは装置の一般ユーザー、装置の製造業者、又は装置を別の製品に取り付け、その製品を一般ユーザーに販売する製造業者の顧客であり得る。アクセス権は、ＳｅｃｕｒｅｄＫｅｙ ８５０のプロビジョニング（又はその欠如）を介して決定され得る。

【0035】

図１０では、セクタデコーダ６３０の１つ（ここではセクタデコーダ１０００と標識化）が示されている。セクタデコータ１０００は、ＲＯＭ有効部分４３０がそれ自体消去及びプログラミングされ得るかどうか、又は読み取り専用メモリ部分であるかどうかを決定するのに使用される。検出器１０１０は、ＲＯＭ有効部分４３０からＯＴＰビット４３２を受信し、ラッチ１０２０が値をラッチして、値を高電圧論理回路１１３０に提供し、高電圧論理回路１１３０は、更に高電圧源、ワード線、及び消去／プログラム制御線を受信する。高電圧論理回路１０３０の出力は、消去ゲートドライバ１０４０（ＲＯＭ有効部分４３０のメモリセルに適用される消去ゲート信号を生成する）、制御ゲートドライバ１０５０（ＲＯＭ有効部分４３０のメモリセルに適用される制御ゲート信号を生成する）、及びソース線ドライバ１０６０（ＲＯＭ有効部分４３０のメモリセルに適用されるソース線信号を生成する）への入力である。ＳＦＲＯＭビット４３４を、読み取り専用を示す値（例えば「０」）に設定すると、消去ゲート、制御ゲート、及びソース線の出力値は、読み取り動作のみを許可し、前に説明した電圧値を使用する動作の消去又はプログラミングは許可しないように設定される。

【要約】

開示される実施形態は、読み取り専用メモリ装置として動作するように構成され得るフラッシュメモリ装置を含む。一部の実施形態では、フラッシュメモリ装置は、フラッシュメモリ部分と読み取り専用メモリ部分と、に構成され得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】