特許 6281653 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6281653

(24)【登録日】2018年2月2日

(45)【発行日】2018年2月21日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20180208BHJP

   H01L 29/78 20060101ALI20180208BHJP

   H01L 29/12 20060101ALI20180208BHJP

   H01L 29/861 20060101ALI20180208BHJP

   H01L 29/868 20060101ALI20180208BHJP

【ＦＩ】

   H01L29/06 301G

   H01L29/06 301V

   H01L29/78 652P

   H01L29/78 652T

   H01L29/91 D

   H01L29/91 F

【請求項の数】14

【全頁数】19

(21)【出願番号】特願2017-84059(P2017-84059)

(22)【出願日】2017年4月20日

【審査請求日】2017年6月26日

【早期審査対象出願】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】稲本 拓朗

(72)【発明者】

【氏名】上野 勝典

(72)【発明者】

【氏名】高島 信也

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特開２０１４−１４３３４６（ＪＰ，Ａ）

【文献】 特開２０１７−０４５９４３（ＪＰ，Ａ）

【文献】 特開２０１１−２０４９３５（ＪＰ，Ａ）

【文献】 特開平１１−２６６０１４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

エッジ終端部を有する半導体装置であって、
前記エッジ終端部は、
上面および下面を有する第１導電型の第１の三族窒化物半導体層であって、前記上面から前記下面に向かって突出するトレンチ部を有する前記第１の三族窒化物半導体層と、
前記トレンチ部における複数の側壁と、前記トレンチ部の底部とに接して設けられ、エピタキシャル層である第２導電型の第２の三族窒化物半導体層と
を備え、
前記第１の三族窒化物半導体層は、
２つの前記トレンチ部と、
２つの前記トレンチ部の間に位置する凸部と
をさらに有し、
前記半導体装置は、
前記凸部上に設けられ、前記第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型の電荷補償層をさらに備える
半導体装置。

【請求項2】

前記第２の三族窒化物半導体層の側壁は、前記電荷補償層の側壁に接する
請求項１に記載の半導体装置。

【請求項3】

前記電荷補償層の底部の下端は、前記トレンチ部の前記底部に接する前記第２の三族窒化物半導体層の底部の上端と前記トレンチ部の前記底部との間に位置する
請求項１または２に記載の半導体装置。

【請求項4】

前記第２の三族窒化物半導体層の側壁の上端は、前記電荷補償層の下端に接する
請求項１に記載の半導体装置。

【請求項5】

前記電荷補償層は、１．５μｍより大きく３．５μｍ以下の厚みを有する
請求項１から４のいずれか一項に記載の半導体装置。

【請求項6】

前記電荷補償層は、０．５μｍ以上１．５μｍ以下の厚みを有する
請求項１から４のいずれか一項に記載の半導体装置。

【請求項7】

前記電荷補償層および前記第２の三族窒化物半導体層に接する絶縁膜さらに備える
請求項１から６のいずれか一項に記載の半導体装置。

【請求項8】

前記トレンチ部に設けられた前記第２の三族窒化物半導体層は、２つの側壁と、底部とを含み、
前記トレンチ部は、
前記第２の三族窒化物半導体層の前記２つの側壁と前記底部とによって規定される内部空間を有し、
前記絶縁膜は、前記２つの側壁と前記底部とに接し、前記内部空間内に設けられる
請求項７に記載の半導体装置。

【請求項9】

前記電荷補償層における第１導電型のドーピング濃度であるＣ_ｄ［ｃｍ^−３］と、
前記電荷補償層の厚みであるＴ_Ｃ［ｃｍ］と、
前記電荷補償層と前記絶縁膜との界面に生じる、単位面積当たりの界面電荷量であるＸ［ｃｍ^−２］と、
前記第１の三族窒化物半導体層における第１導電型のドーピング濃度であるＮ_ｄ［ｃｍ^−３］とは、
０．５・Ｎ_ｄ≦（Ｘ＋Ｔ_Ｃ・Ｃ_ｄ）／Ｔ_Ｃ≦１．０・Ｎ_ｄ
を満たす
請求項７または８に記載の半導体装置。

【請求項10】

前記２つのトレンチ部と前記凸部とが隣接して配置される予め定められた方向において、
前記凸部の幅は、前記トレンチ部の幅の設計範囲における下限値の２倍以上前記設計範囲における上限値の１倍以下である
請求項１から９のいずれか一項に記載の半導体装置。

【請求項11】

前記第２の三族窒化物半導体層の厚みは、前記２つのトレンチ部と前記凸部とが隣接して配置される予め定められた方向における前記トレンチ部の幅の半分よりも小さい
請求項１から１０のいずれか一項に記載の半導体装置。

【請求項12】

エッジ終端部を有する半導体装置であって、
前記エッジ終端部は、
第１導電型の三族窒化物半導体基板と、
前記三族窒化物半導体基板上に設けられ、前記三族窒化物半導体基板のドーピング濃度よりも低い第１導電型のドーピング濃度を有する、第１導電型の第１の三族窒化物半導体層と、
前記第１の三族窒化物半導体層上に設けられ、前記第１の三族窒化物半導体層にまで達しないトレンチ部を有し、前記第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型の電荷補償層と、
前記トレンチ部における複数の側壁と、前記トレンチ部の底部とに接し、エピタキシャル層である第２導電型の第２の三族窒化物半導体層と
を備える
半導体装置。

【請求項13】

エッジ終端部を有する半導体装置の製造方法であって、
前記エッジ終端部において、上面および下面を有する第１導電型の第１の三族窒化物半導体層をエッチングすることにより、前記上面から前記下面に向かって突出するトレンチ部を前記第１の三族窒化物半導体層に形成する段階と、
前記エッジ終端部において、前記トレンチ部における複数の側壁と、前記トレンチ部の底部とに接する第２導電型の第２の三族窒化物半導体層をエピタキシャル形成する段階と
を備え、
前記第１の三族窒化物半導体層は、２つの前記トレンチ部と、２つの前記トレンチ部の間に位置する凸部とをさらに有し、
前記半導体装置の製造方法は、
前記凸部上に設けられ、前記第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型の電荷補償層を形成する段階さらに備える
半導体装置の製造方法。

【請求項14】

エッジ終端部を有する半導体装置の製造方法であって、
前記エッジ終端部において、第１導電型の三族窒化物半導体基板上に、前記三族窒化物半導体基板のドーピング濃度よりも低い第１導電型のドーピング濃度を有する、第１の三族窒化物半導体層をエピタキシャル形成する段階と、
前記エッジ終端部において、前記第１の三族窒化物半導体層上に、前記第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型の電荷補償層をエピタキシャル形成する段階と、
前記エッジ終端部において、前記電荷補償層に前記第１の三族窒化物半導体層にまで達しないトレンチ部を形成する段階と、
前記エッジ終端部において、前記トレンチ部における複数の側壁と、前記トレンチ部の底部とに接する第２導電型の第２の三族窒化物半導体層をエピタキシャル形成する段階と
を備える
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関する。

【0002】

従来、炭化ケイ素（以下、ＳｉＣ）デバイス用のエッジ終端構造において、複数のフローティング・ガード・リング間に位置し且つ炭化ケイ素層の表面に隣接する炭化ケイ素表面電荷補償領域を設けていた（例えば、特許文献１参照）。また、複数のトレンチを有する多重フローティング・ガード・リング（ＭＦＧＲ）エッジ終端構造において、各トレンチの底に選択的にドーパントを注入することにより各トレンチの底にｐ^＋型領域を設けていた（例えば、特許文献２参照）。さらに、ｎ型の窒化ガリウム（以下、ＧａＮ）層上にｐ型のＧａＮエピタキシャル層を形成し、その後、ｐ型のＧａＮエピタキシャル層の一部を除去することにより、エッジ終端構造を形成していた（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１３−６２５１８号公報
［特許文献２］ 特表２０１３−５３４７３２号公報
［特許文献３］ 米国特許第９１９６６７９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0003】

ＧａＮ材料においては、イオン注入によりｐ型領域を形成すること、および、ｐ型領域を選択成長させることがＳｉＣ材料に比べて困難である。それゆえ、トレンチ部を有するエッジ終端構造にｐ型領域を設けるためには、従来とは異なるエッジ終端構造が必要である。

【課題を解決するための手段】

【0004】

本発明の第１の態様においては、エッジ終端部を有する半導体装置を提供する。エッジ終端部は、第１の三族窒化物半導体層と第２の三族窒化物半導体層とを備えてよい。第１の三族窒化物半導体層は、上面および下面を有してよい。第１の三族窒化物半導体層は、第１導電型であってよい。第１の三族窒化物半導体層は、トレンチ部を有してよい。トレンチ部は、上面から下面に向かって突出してよい。第２の三族窒化物半導体層は、トレンチ部における複数の側壁と、トレンチ部の底部とに接して設けられてよい。第２の三族窒化物半導体層は、第２導電型であってよい。

【0005】

第１の三族窒化物半導体層は、２つのトレンチ部と、凸部とをさらに有してよい。凸部は、２つのトレンチ部の間に位置してよい。半導体装置は、電荷補償層をさらに備えてよい。電荷補償層は、凸部上に設けられてよい。電荷補償層は、第１導電型であってよい。電荷補償層は、第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型であってよい。

【0006】

第２の三族窒化物半導体層の側壁は、電荷補償層の側壁に接してよい。

【0007】

電荷補償層の底部の下端は、トレンチ部の底部に接する第２の三族窒化物半導体層の底部の上端とトレンチ部の底部との間に位置してよい。

【0008】

第２の三族窒化物半導体層の側壁の上端は、電荷補償層の下端に接してよい。

【0009】

電荷補償層は、１．５μｍより大きく３．５μｍ以下の厚みを有してよい。

【0010】

電荷補償層は、０．５μｍ以上１．５μｍ以下の厚みを有してもよい。

【0011】

半導体装置は、絶縁膜さらに備えてよい。絶縁膜は、電荷補償層および第２の三族窒化物半導体層に接してよい。

【0012】

トレンチ部に設けられた第２の三族窒化物半導体層は、２つの側壁と、底部とを含んでよい。トレンチ部は、内部空間を有してよい。内部空間は、第２の三族窒化物半導体層の２つの側壁と底部とによって規定されてよい。絶縁膜は、第２の三族窒化物半導体層の２つの側壁と底部とに接してよい。絶縁膜は、内部空間内に設けられてよい。

【0013】

電荷補償層における第１導電型のドーピング濃度であるＣ_ｄ［ｃｍ^−３］と、電荷補償層の厚みであるＴ_Ｃ［ｃｍ］と、電荷補償層と絶縁膜との界面に生じる、単位面積当たりの界面電荷量であるＸ［ｃｍ^−２］と、第１の三族窒化物半導体層における第１導電型のドーピング濃度であるＮ_ｄ［ｃｍ^−３］とは、０．５・Ｎ_ｄ≦（Ｘ＋Ｔ_Ｃ・Ｃ_ｄ）／Ｔ_Ｃ≦１．０・Ｎ_ｄを満たしてよい。

【0014】

予め定められた方向において、凸部の幅は、トレンチ部の幅の設計範囲における下限値の２倍以上前記設計範囲における上限値の１倍以下であってよい。第２の三族窒化物半導体層の厚みは、予め定められた方向におけるトレンチ部の幅の半分よりも小さくてよい。予め定められた方向は、２つのトレンチ部と凸部とが隣接して配置される方向であってよい。

【0015】

本発明の第２の態様においては、エッジ終端部を有する半導体装置を提供する。エッジ終端部は、第１の三族窒化物半導体層と、電荷補償層と、第２の三族窒化物半導体層とを備えてよい。第１の三族窒化物半導体層は、第１導電型であってよい。電荷補償層は、第１の三族窒化物半導体層上に設けられてよい。電荷補償層は、トレンチ部を有してよい。トレンチ部は、第１の三族窒化物半導体層にまで達しなくてよい。電荷補償層は、第１導電型であってよい。電荷補償層は、第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型であってよい。第２の三族窒化物半導体層は、トレンチ部における複数の側壁と、トレンチ部の底部とに接してよい。第２の三族窒化物半導体層は、第２導電型であってよい。

【0016】

本発明の第３の態様においては、エッジ終端部を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、エッジ終端部において、第１の三族窒化物半導体層をエッチングすることにより、第１の三族窒化物半導体層にトレンチ部を形成する段階と、エッジ終端部において、第２の三族窒化物半導体層をエピタキシャル形成する段階とを備えてよい。第１の三族窒化物半導体層は、上面および下面を有してよい。第１の三族窒化物半導体層は、第１導電型であってよい。トレンチ部は、上面から下面に向かって突出してよい。第２の三族窒化物半導体層は、トレンチ部における複数の側壁と、トレンチ部の底部とに接してよい。第２の三族窒化物半導体層は、第２導電型であってよい。

【0017】

本発明の第４の態様においては、エッジ終端部を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、エッジ終端部において、第１の三族窒化物半導体層上に電荷補償層をエピタキシャル形成する段階と、エッジ終端部において、トレンチ部を形成する段階と、エッジ終端部において、第２の三族窒化物半導体層をエピタキシャル形成する段階とを備えてよい。第１の三族窒化物半導体層は、第１導電型であってよい。電荷補償層は、第１導電型であってよい。電荷補償層は、第１の三族窒化物半導体層のドーピング濃度よりも低い第１導電型のドーピング濃度を有する第１導電型であってよい。トレンチ部は、第１の三族窒化物半導体層にまで達しなくてよい。第２の三族窒化物半導体層は、トレンチ部における複数の側壁と、トレンチ部の底部とに接してよい。第２の三族窒化物半導体層は、第２導電型であってよい。

【0018】

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0019】

【図1】本発明に係るＭＯＳＦＥＴ１００の上面図である。

【図2】第１実施形態における図１のＡ‐Ａ断面を示す図である。

【図3】図２のトレンチ部３０近傍の部分拡大図である。

【図4】第１実施形態におけるＭＯＳＦＥＴ１００の製造方法を示すフロー図である。

【図5】（ａ）〜（ｆ）は、第１実施形態におけるＭＯＳＦＥＴ１００の製造方法の各段階を示す図である。

【図6】第２実施形態における図１のＡ‐Ａ断面を示す図である。

【図7】第３実施形態における図１のＡ‐Ａ断面を示す図である。

【図8】第３実施形態におけるＭＯＳＦＥＴ１００の製造方法を示すフロー図である。

【図9】（ａ）〜（ｈ）は、第３実施形態におけるＭＯＳＦＥＴ１００の製造方法の各段階を示す図である。

【図10】第４実施形態における図１のＡ‐Ａ断面を示す図である。

【図11】（ａ）〜（ｆ）は、第４実施形態におけるＭＯＳＦＥＴ１００の製造方法の各段階を示す図である。

【発明を実施するための形態】

【0020】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0021】

図１は、本発明に係るＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００の上面図である。図１は、ＭＯＳＦＥＴ１００のＸ‐Ｙ平面図でもある。本例において、Ｘ軸方向とＹ軸方向とは互いに垂直な方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ、ＹおよびＺ軸は、いわゆる右手系を成す。

【0022】

本例においては、Ｚ軸方向の正方向を「上」と称し、Ｚ軸方向の負方向を「下」と称する場合がある。ただし、「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」および「下」の方向は、重力方向に限定されない。「上」および「下」は、領域、層、膜および基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。

【0023】

ＭＯＳＦＥＴ１００は、半導体装置の一例である。本例のＭＯＳＦＥＴ１００はいわゆる縦型ＭＯＳＦＥＴであるが、他の例において、ＭＯＳＦＥＴ１００は横型ＭＯＳＦＥＴであってもよい。本例のＭＯＳＦＥＴ１００は、活性部１１０とエッジ終端部１３０とを有する。本例の活性部１１０は、ゲートパッド１１２およびソースパッド１１４を有する。ゲートパッド１１２およびソースパッド１１４は、ＭＯＳＦＥＴ１００におけるゲート電極およびソース電極に各々電気的に接続された電極パッドであってよい。ゲートパッド１１２およびソースパッド１１４は、各々ＡｌまたはＡｌ‐Ｓｉの合金で形成されてよい。

【0024】

エッジ終端部１３０は、上面視において活性部１１０の周囲を囲んで設けられる。エッジ終端部１３０は、ガードリング構造、フィールドプレート構造およびＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造の一以上を有してよい。なお、本例のエッジ終端部１３０は、ガードリング構造を有する。エッジ終端部１３０は、活性部１１０で発生した空乏層をエッジ終端部１３０まで広げることにより、活性部１１０での電界集中を防ぐ機能を有してよい。

【0025】

なお、本例の半導体装置はＭＯＳＦＥＴ１００であるが、他の例において半導体装置はダイオードであってもよい。つまり、他の例の半導体装置は、本例の活性部１１０に位置するｐｎ接合領域と、当該ｐｎ接合領域を囲むエッジ終端部１３０とを有してもよい。半導体装置がダイオードである場合に、ソースパッド１１４に代えてアノード電極を設けてよく、また、後述のドレイン電極に代えてカソード電極を設けてよい。

【0026】

図２は、第１実施形態における図１のＡ‐Ａ断面を示す図である。Ａ‐Ａ断面は活性部１１０およびエッジ終端部１３０を通るＹ‐Ｚ平面に平行な断面である。なお、Ａ‐Ａ断面では、主としてエッジ終端部１３０を示す。本例のエッジ終端部１３０は、ＧａＮ基板１０、ｎ型ＧａＮ層１６、電荷補償層２０、ｐ型ＧａＮ層４０、絶縁膜７０およびドレイン電極９６を有する。なお、活性部１１０は、ＧａＮ基板１０、ｎ型ＧａＮ層１６、ｐ型ＧａＮ層４０、ソース電極９４およびドレイン電極９６を有する。本例の活性部１１０およびエッジ終端部１３０は、ＧａＮ基板１０およびｎ型ＧａＮ層１６に一体形成される。ｐ型ＧａＮ層４０は、活性部１１０におけるベース領域またはアノード領域として用いられてもよい。本例のｐ型ＧａＮ層４０は、活性部１１０におけるベース領域として用いられる。

【0027】

ＧａＮ基板１０は、ＧａＮ単結晶基板であってよい。ＧａＮ基板１０は、第１導電型のＧａＮ基板であってよい。本例のＧａＮ基板１０は、ｎ^＋型のＧａＮ基板である。ｎ型ＧａＮ層１６は、ＧａＮ基板１０上に設けられてよい。ｎ型ＧａＮ層１６は、第１導電型の第１の三族窒化物半導体層の一例である。ｎ型ＧａＮ層１６は、ＧａＮ基板１０上にエピタキシャル形成されてよい。

【0028】

本例においては、第１導電型をｎ型とし、第２導電型をｐ型とする。ただし、他の例においては第１導電型をｐ型とし、第２導電型をｎ型としてもよい。なお、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

【0029】

ＧａＮに対する第１導電型（ｎ型）不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉを用いる。また、ＧａＮに対する第１導電型（ｐ型）不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇを用いる。

【0030】

本例のＭＯＳＦＥＴ１００に用いられる三族窒化物半導体材料は、ＧａＮ材料である。ただし、三族窒化物半導体材料は、アルミニウム（Ａｌ）およびインジウム（Ｉｎ）の一以上の元素をさらに含んでもよい。つまり、三族窒化物半導体材料は、ＡｌおよびＩｎを微量に含んだ混晶半導体、即ちＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。ただし、本例の三族窒化物半導体材料は、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎにおいてｘ＝ｙ＝０としたＧａＮである。

【0031】

ｎ型ＧａＮ層１６は、上面１４および下面１２を有する。本例において、ｎ型ＧａＮ層１６とＧａＮ基板１０との界面を、ｎ型ＧａＮ層１６の下面１２とする。また、Ｚ軸方向の正方向において、下面１２と反対側に位置するｎ型ＧａＮ層１６の面を上面１４とする。なお、上面１４は、ｎ型ＧａＮ層１６の表（おもて）面でもある。また、Ｚ軸方向の負方向において、下面１２と反対側に位置するＧａＮ基板１０の面を裏面１８とする。

【0032】

エッジ終端部１３０において、ｎ型ＧａＮ層１６は、複数のトレンチ部３０を有してよい。本例のｎ型ＧａＮ層１６は、Ｙ軸方向の異なる位置に２つのトレンチ部３０を有するが、Ｙ軸方向の異なる位置に３つ以上のトレンチ部３０を有してもよい。トレンチ部３０は、上面１４から下面１２に向かって突出してよい。Ａ‐Ａ断面の各トレンチ部３０は、底部３２と、Ｙ軸方向において互いに対向する２つの側壁３５とを有する。

【0033】

エッジ終端部１３０において、ｎ型ＧａＮ層１６は、２つのトレンチ部３０の間に位置する凸部５０を有してよい。本例のｎ型ＧａＮ層１６は、Ｙ軸方向の異なる位置に３つの凸部５０を有するが、トレンチ部３０の数に応じてＹ軸方向の異なる位置に４つ以上の凸部５０を有してもよい。１つの凸部５０は、ｎ型ＧａＮ層１６の上面１４と複数のトレンチ部３０の側壁３５とにより規定されてよい。例えば、Ｙ軸方向において３つ並んだ凸部５０のうち、中央の凸部５０は、トレンチ部３０‐１の外側の側壁３５と、トレンチ部３０‐２の内側の側壁３５と、上面１４とにより規定される。なお、Ａ‐Ａ断面においては、Ｙ軸方向の正方向を外側と称し、Ｙ軸方向の負方向を内側と称する。

【0034】

本例において、最も内側の凸部５０は、活性部１１０とエッジ終端部１３０との境界１３５と、トレンチ部３０‐１の内側の側壁３５と、上面１４とにより規定される。なお、本例の活性部１１０は凹部６０を有し、凹部６０の側壁６５はＹ軸方向において境界１３５に一致する。また、凹部６０の底部６２のＺ軸方向の位置は、トレンチ部３０の底部３２のＺ軸方向の位置と一致する。さらに、本例において、最も外側の凸部５０は、ｎ型ＧａＮ層１６の側面端部と、トレンチ部３０‐２の外側の側壁３５と、上面１４とにより規定される。

【0035】

ｐ型ＧａＮ層４０は、第２導電型の三族窒化物半導体層の一例である。ｐ型ＧａＮ層４０は、トレンチ部３０に設けられてよい。本例のｐ型ＧａＮ層４０は、少なくともトレンチ部３０における複数の側壁３５と、トレンチ部３０の底部３２とに接して設けられる。ｐ型ＧａＮ層４０は、トレンチ部３０に接してエピタキシャル形成されてよい。本例においては、エピタキシャル成長によりｐ型ＧａＮ層４０を形成するので、イオン注入または選択成長によりｐ型のＧａＮ層を形成する困難性を回避し、かつ、トレンチ部３０に確実にｐ型ＧａＮ層４０を設けることができる。

【0036】

ｐ型ＧａＮ層４０は、トレンチ部３０とＹ軸方向に隣接する２つの電荷補償層２０とにより規定される空間にも設けられてよい。ただし、本例のｐ型ＧａＮ層４０は、当該空間を完全には充填しない。なお、本例の電荷補償層２０は、凸部５０上に位置し、凸部５０に接して設けられたＧａＮ層である。

【0037】

トレンチ部３０に設けられたｐ型ＧａＮ層４０は、２つの側壁４５と、底部４２とを含む。本例において、ｐ型ＧａＮ層４０の底部４２は、トレンチ部３０の底部３２に接する。また、本例のｐ型ＧａＮ層４０の側壁４５は、トレンチ部３０の側壁３５と、電荷補償層２０の側壁２５とに接する。これにより、ｎ型ＧａＮ層１６とｐ型ＧａＮ層４０とのｐｎ接合により形成される空乏層は、隣接するトレンチ部３０の底部３２間に加えて、隣接するトレンチ部３０の側壁３５間（即ち、凸部５０を挟むｐ型ＧａＮ層４０の側壁４５間）においても広がる。それゆえ、空乏層が外側へ広がり易くなるという利点がある。

【0038】

本例においては、トレンチ部３０および電荷補償層２０に接して、エッジ終端部１３０の全体にｐ型ＧａＮ層４０をエピタキシャル形成した後に、電荷補償層２０上のｐ型ＧａＮ層４０を部分的に除去する。それゆえ、ｐ型ＧａＮ層４０は、電荷補償層２０上において分断されている。つまり、ｐ型ＧａＮ層４０は、各トレンチ部３０において電気的にフローティング状態にある。このように、ｐ型ＧａＮ層４０を分離することにより、活性部１１０からエッジ終端部１３０の最も外側までｐ型ＧａＮ層４０を一つながりにする場合に比べて、リーク電流を低減することができる。

【0039】

電荷補償層２０は、第１導電型のＧａＮ層であってよい。本例の電荷補償層２０は、ｎ型ＧａＮ層１６のドーピング濃度よりも低いｎ型のドーピング濃度を有する。電荷補償層２０は、ｎ型ＧａＮ層１６よりも低濃度のｎ型のＧａＮ層であってよい。なお、Ａ‐Ａ断面においては、電荷補償層２０がｎ型ＧａＮ層１６よりも低いｎ型のドーピング濃度を有することを明示するべく、電荷補償層２０をｎ⁻型として示す。電荷補償層２０は、絶縁膜７０とｎ型ＧａＮ層１６の上面１４との間に形成される界面電荷の影響を補償する機能を有してよい。

【0040】

界面電荷は、絶縁膜７０（例えば、二酸化シリコン）をプラズマＣＶＤ（Ｐｌａｓｍａ‐Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）により形成する過程において、被成膜対象である半導体層と絶縁膜７０との界面に形成され得る。また、界面電荷は、絶縁膜７０の形成後に半導体層を熱処理することによっても形成され得る。なお、界面電荷が正電荷であるか負電荷であるかは、絶縁膜７０の材料および製法ならびに絶縁膜７０の形成後の処理工程に応じて予測可能である。

【0041】

本例において、電荷補償層２０の絶縁膜７０との界面近傍は、界面電荷により空乏化されてよい。例えば、界面電荷が正電荷である場合に、ｎ⁻型の電荷補償層２０の上面近傍は空乏化する。これにより、電荷補償層２０は、界面電荷を相殺または中和することができる。また、界面電荷が正電荷である場合に、電荷補償層２０はｎ型のドーピング濃度がｎ型ＧａＮ層１６よりも低いので、電荷補償層２０は完全に空乏化してもよい。電荷補償層２０の空乏化に伴い、凸部５０の上部およびトレンチ部３０の側壁３５近傍においても空乏化が進み易くなる。それゆえ、隣接するトレンチ部３０の底部３２間において空乏層がつながり、その結果、空乏層が外側に広がりやすくなるという利点がある。

【0042】

また、例えば、界面電荷が負電荷である場合に、ｎ⁻型の電荷補償層２０におけるｎ型のドーピング濃度は、ｎ型ＧａＮ層１６よりも十分に低くなるよう調整してよい。具体的には、界面電荷の負電荷（ｃｍ^−２）と電荷補償層２０の単位面積当たりのｎ型のドーピング濃度（ｃｍ^−２）との和を電荷補償層２０の厚み（ｃｍ）で除した単位体積当たりの電荷量（ｃｍ^−３）が、ｎ型ＧａＮ層１６のｎ型のドーピング濃度（ｃｍ^−３）以下となってよい。これにより、電荷補償層２０に対応する部分をｎ型ＧａＮ層１６に代替した場合に比べて、凸部５０における空乏層の広がりをより確実にすることができ、加えて、凸部５０および電荷補償層２０に対応する部分における電界集中を防ぐことができる。また、凸部５０において空乏層が広がりやすくなれば、トレンチ部３０の底部３２間において空乏層がつながり、その結果、空乏層が外側にさらに広がりやすくなる。

【0043】

なお、本例とは異なる従来のシリコン半導体の例においては、トレンチ部３０を設けずに、エッジ終端部にｐ型のガードリングを形成することがある。つまり、シリコン半導体層の上面から所定の深さ位置まで埋め込まれたｐ型のガードリングが設けられることがある。このシリコン半導体の例においても、シリコン半導体層の上面上に絶縁膜が設けられることに起因して、シリコン半導体層の上面と絶縁膜との間に界面電荷が発生し得る。通常、界面電荷が負電荷である場合にガードリングの間隔を相対的に狭め、界面電荷が正電荷である場合にガードリングの間隔を相対的に広げるよう、ガードリングの間隔は調整される。しかしながら、ガードリングの間隔を狭める場合にはフォトリソグラフィー工程の微細化に伴うプロセス不良が頻発し、ガードリングの間隔を広げる場合にはデバイスにおいてエッジ終端部が占める面積が増大するという問題がある。

【0044】

これに対して本例においては、電荷補償層２０のｎ型のドーピング濃度を調節することにより界面電荷の影響を補償するので、界面電荷の正負に応じてトレンチ部３０間の間隔（即ち、本例における凸部５０のＹ軸方向の幅）を調整しなくてよい。それゆえ、上述のフォトリソグラフィー工程の微細化の問題およびエッジ終端部の占有面積が増大する問題を解消することができる。なお、本例において、１つのガードリングは、トレンチ部３０に設けられたｐ型ＧａＮ層４０である。本例のガードリング構造は、複数のガードリングを有する。

【0045】

ソース電極９４は、活性部１１０に設けられてよい。本例のソース電極９４は、凹部６０に接するｐ型ＧａＮ層４０と絶縁膜７０の一部とに接する。ソース電極９４は、上述のソースパッド１１４と同一の材料で形成されてよい。ＡｌまたはＡｌ‐Ｓｉの合金からなるソース電極９４は、ソースパッド１１４も兼ねてよい。

【0046】

ソース電極９４は、上面１４とＡｌ層またはＡｌ‐Ｓｉ層との間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。つまり、ソース電極９４は、Ｔｉ層およびＡｌ層の積層、または、Ｔｉ層およびＡｌ‐Ｓｉの合金層の積層であってもよい。本例のドレイン電極９６は、裏面１８に接して裏面１８の下に設けられる。ドレイン電極９６もソース電極９４と同様の材料で構成されてよい。

【0047】

図３は、図２のトレンチ部３０近傍の部分拡大図である。図３のトレンチ部３０は、図２のトレンチ部３０‐１に対応する。図３においては、電荷補償層２０、トレンチ部３０および絶縁膜７０について主に述べる。なお、絶縁膜７０と電荷補償層２０およびｐ型ＧａＮ層４０との間に形成される界面電荷を、簡略的に白丸で示す。

【0048】

（電荷補償層２０）電荷補償層２０は、１．５μｍより大きく３．５μｍ以下の厚みＴ_Ｃを有してよい。なお、本例において電荷補償層２０の厚みＴ_Ｃは、Ｚ軸方向と平行な方向における電荷補償層２０の長さである。電荷補償層２０の厚みＴ_Ｃは、Ｙ軸方向における電荷補償層２０の厚みＴ_Ｃの平均値であってもよい。本例において、トレンチ部３０の底部３２の幅Ｗ_Ｔは０．５μｍ以上３μｍ以下であり、トレンチ部３０の側壁３５の高さＨ_Ｔは０．３μｍ以上３μｍ以下である。

【0049】

トレンチ部３０および電荷補償層２０により形成されるアスペクト比（（Ｔ_Ｃ＋Ｈ_Ｔ）／Ｗ_Ｔ）は、０．６以上１３以下であってよい。アスペクト比（（Ｔ_Ｃ＋Ｈ_Ｔ）／Ｗ_Ｔ）の下限値は、１．３、１．５または２．２であってもよく、上限値は、３．６、７．６または９．０であってもよい。アスペクト比が１３以下であれば、トレンチ部３０および電荷補償層２０により形成される空間に対して共形（ｃｏｎｆｏｒｍａｌ）に（即ち、当該空間を充填することなく、トレンチ部３０の底部３２および側壁３５ならびに電荷補償層２０の側壁２５に沿って）、ｐ型ＧａＮ層４０を形成することが可能である。アスペクト比を考慮した電荷補償層２０の厚みＴ_Ｃの一例は、３．０μｍである。

【0050】

これに代えて、電荷補償層２０は、０．５μｍ以上１．５μｍ以下の厚みＴ_Ｃを有してもよい。電荷補償層２０における電界集中を緩和させるためには、電荷補償層２０の厚みＴ_Ｃはできるだけ厚い方がよい。そこで、電荷補償層２０の厚みＴ_Ｃ＝０．５μｍは、電荷補償層２０において電界集中が許容される最小の厚みであってよい。また、フォトリソグラフィー工程等を考慮すると、製造工程においては上面１４近傍の段差はできるだけ小さいことが望ましい。電荷補償層２０の厚みＴ_Ｃ＝１．５μｍは、製造工程における段差の影響を考慮した最大の厚みであってもよい。電界集中および製造工程を考慮した電荷補償層２０の厚みＴ_Ｃの一例は、１．０μｍである。電荷補償層２０の厚みＴ_Ｃは、電界集中の緩和と製造工程とのバランスを考慮して決定してよい。

【0051】

（絶縁膜７０）トレンチ部３０は、ｐ型ＧａＮ層４０の２つの側壁４５と底部４２とによって規定される内部空間４７を有してよい。内部空間４７は、トレンチ部３０および電荷補償層２０により形成される空間に対して共形に設けられたｐ型ＧａＮ層４０の２つの側壁４５および底部４２により規定されてよい。絶縁膜７０は、内部空間４７を充填しないように内部空間４７内に設けられてよい。図３においては、Ｙ軸方向における内部空間４７の端部を示す、なお、Ｚ軸方向における内部空間４７の端部は、内部空間４７の底部における電荷補償層２０と絶縁膜７０との境界であってよい。

【0052】

本例の絶縁膜７０は、電荷補償層２０およびｐ型ＧａＮ層４０に接する。より具体的には、絶縁膜７０は、電荷補償層２０の上面と、ｐ型ＧａＮ層４０における２つの側壁４５および底部４２とに接する。本例においては、内部空間４７がｐ型ＧａＮ層４０で完全に充填される場合と比べて、ｐ型ＧａＮ層４０上における絶縁膜７０の沿面距離を長くすることができる。これにより、絶縁膜７０の沿面放電を抑制することができる点が有利である。なお、絶縁膜７０における沿面放電を抑制するために、内部空間４７は絶縁膜７０で完全に充填されない方が望ましい。内部空間４７において絶縁膜７０で充填されていない部分は、絶縁膜７０とは異なる材料（例えば、樹脂材料）で充填される方が好ましい。内部空間４７において絶縁膜７０で充填されていない部分が絶縁膜７０とは異なる材料で充填される場合、内部空間４７が絶縁膜７０で完全に充填される場合と比べて、絶縁膜７０の沿面距離を長くすることができる。

【0053】

電荷補償層２０におけるｎ型のドーピング濃度であるＣ_ｄ［ｃｍ^−３］と、電荷補償層２０の厚みであるＴ_Ｃ［ｃｍ］と、電荷補償層２０と絶縁膜７０との界面に生じる、単位面積当たりの界面電荷量であるＸ［ｃｍ^−２］と、ｎ型ＧａＮ層１６におけるｎ型のドーピング濃度であるＮ_ｄ［ｃｍ^−３］とは、０．５・Ｎ_ｄ≦（Ｘ＋Ｔ_Ｃ・Ｃ_ｄ）／Ｔ_Ｃ≦１．０・Ｎ_ｄ［数１］を満たしてよい。なお、「・」は、積を意味する。なお、積を、「×」と表記する場合もある。

【0054】

単位面積当たりの界面電荷量Ｘは、例えば、１Ｅ＋１２［ｃｍ^−２］以上１Ｅ＋１３［ｃｍ^−２］以下である。なお、Ｅは１０の冪であり、１Ｅ＋１２は１．０×１０^１２を意味する。界面電荷は、上述のように正電荷または負電荷である。電荷補償層２０がｎ型であることを考慮し、界面電荷が負電荷である場合には、Ｘを正の値として［数１］に代入してよい。これに対して、界面電荷が正電荷である場合には、Ｘを負の値として［数１］に代入してよい。

【0055】

ｎ型ＧａＮ層１６のＮ_ｄ［ｃｍ^−３］は、ＭＯＳＦＥＴ１００の耐圧が３ｋＶクラスの場合には５Ｅ＋１５［ｃｍ^−３］であってよい。また、ｎ型ＧａＮ層１６のＮ_ｄ［ｃｍ^−３］は、ＭＯＳＦＥＴ１００の耐圧が１．２ｋＶクラスの場合には１．５Ｅ＋１６［ｃｍ^−３］であってよい。

【0056】

［数１］における「（Ｘ＋Ｔ_Ｃ・Ｃ_ｄ）／Ｔ_Ｃ」は、界面電荷を考慮した上での電荷補償層２０における実効的なドーピング濃度であるとみなすこともできる。電荷補償層２０における実効的なドーパント濃度を１．０・Ｎ_ｄ以下とすれば、電荷補償層２０に対応する部分をｎ型ＧａＮ層１６とした場合に比べて、凸部５０における空乏層の広がりをより確実にすることができる。電荷補償層２０における実効的なドーパント濃度を０．５・Ｎ_ｄ以上とすることにより、電荷補償層２０を適正な厚さとし、かつ、電荷補償層２０の濃度ばらつきをエピタキシャル成長装置の能力に応じて定まる濃度ばらつきの許容上限内に抑えることができる。なお、空乏層幅は電荷補償層２０の実効的なドーパント濃度の１／２乗に逆比例する。それゆえ、電荷補償層２０の濃度がばらつくと、空乏層幅のばらつきが大きくなり、これに起因してＭＯＳＦＥＴ１００の耐圧値がばらつく可能性がある。従って、電荷補償層２０の濃度を一定の値以上（本例では、０．５・Ｎ_ｄ以上）とすることで、ＭＯＳＦＥＴ１００の耐圧ばらつきを抑えることができる。

【0057】

２つのトレンチ部３０と凸部５０とが隣接して配置される予め定められた方向において、凸部５０の幅Ｗ_Ｐは、トレンチ部３０の幅Ｗ_Ｔの設計範囲における下限値の２倍以上、設計範囲における上限値の１倍以下であってよい。図３の例において、予め定められた方向は、Ｙ軸方向である。トレンチ部３０の幅Ｗ_Ｔの設計範囲は、０．５μｍ以上３μｍ以下であってよく、より好ましくは０．５μｍ以上２μｍ以下であってよい。なお、トレンチ部３０の幅Ｗ_Ｔの設計範囲の値うち特定の幅Ｗ_Ｔが、ＭＯＳＦＥＴ１００におけるトレンチ部３０の幅Ｗ_Ｔに反映されてよい。これに対して、凸部５０の幅Ｗ_Ｐは、幅Ｗ_Ｔの設計範囲における下限値の２倍に対応する１μｍ以上、幅Ｗ_Ｔの設計範囲における上限値の１倍に対応する３μｍ以下であってよく、より好ましくは１μｍ以上２μｍ以下であってよい。

【0058】

ｐ型ＧａＮ層４０の厚みＴ_ｐＧａＮは、Ｙ軸方向におけるトレンチ部３０の幅Ｗ_Ｔの半分よりも小さくてよい。なお、エピタキシャル形成に起因して、ｐ型ＧａＮ層４０の厚みＴ_ｐＧａＮは、側壁４５および底部４２において同じであってよい。これにより、内部空間４７を充填することなく、内部空間４７にｐ型ＧａＮ層４０を設けることができる。なお、ｐ型ＧａＮ層４０の厚みＴ_ｐＧａＮと絶縁膜７０のトレンチ部３０における厚みＴ_Ｉとの和が、Ｙ軸方向におけるトレンチ部３０の幅Ｗ_Ｔの半分よりも小さいことがより望ましい。これにより、絶縁膜７０の沿面距離を確保することができる。

【0059】

図４は、第１実施形態におけるＭＯＳＦＥＴ１００の製造方法を示すフロー図である。本例の製造方法は、段階Ｓ１００からＳ１５０の順に（即ち、番号の小さい順に）行われる。なお、本例においては、エッジ終端部１３０における各段階について説明するが、当業者であれば活性部１１０の製造方法における各段階を本例の各段階に適宜追加することを理解できる。

【0060】

図５の（ａ）〜（ｆ）は、第１実施形態におけるＭＯＳＦＥＴ１００の製造方法の各段階を示す図である。図５の（ａ）は、段階Ｓ１００を示す図である。段階Ｓ１００においては、まず、ＧａＮ基板１０上にｎ型ＧａＮ層１６をエピタキシャル形成し、その後、ｎ型ＧａＮ層１６上に電荷補償層２０をエピタキシャル形成する。有機金属成長法（ＭＯＣＶＤ）またはハライド気相成長法（ＨＶＰＥ）等により、各エピタキシャル形成を実行してよい。

【0061】

本例においては、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）、アンモニア（ＮＨ_３）およびモノシラン（ＳｉＨ_４）を含む原料ガスと、窒素（Ｎ_２）および水素（Ｈ_２）を含む押圧ガスとをＧａＮ基板１０上に流す。モノシランのＳｉは、ｎ型ＧａＮ層１６および電荷補償層２０におけるｎ型不純物として機能し得る。ｎ型のドーピング濃度に応じて、ｎ型ＧａＮ層１６を形成するときのモノシランの単位時間当たりの流量を、電荷補償層２０を形成するときのモノシランの単位時間当たりの流量よりも高くしてよい。ｎ型ＧａＮ層１６の厚み（即ち、下面１２から上面１４までの長さ）は、耐圧に応じて変えてよいが、例えば１μｍ以上５０μｍ以下である。

【0062】

図５の（ｂ）は、段階Ｓ１１０を示す図である。段階Ｓ１１０においては、ｎ型ＧａＮ層１６および電荷補償層２０をエッチングする。これにより、電荷補償層２０を分離し、かつ、ｎ型ＧａＮ層１６にトレンチ部３０を形成する。なお、本例においては、トレンチ部３０を形成するときに、同時に凹部６０も形成する。段階Ｓ１１０においては、二酸化シリコンおよびフォトレジストの一以上を有するマスク層をトレンチ部３０のＸ‐Ｙ平面パターンに応じてパターニングし、その後、マスク層を介して、電荷補償層２０およびｎ型ＧａＮ層１６をドライエッチングしてよい。エッチング後に、マスク層は除去する。

【0063】

図５の（ｃ）は、段階Ｓ１２０を示す図である。段階Ｓ１２０においては、ｐ型ＧａＮ層４０をエピタキシャル形成する。本例のｐ型ＧａＮ層４０は、トレンチ部３０、凹部６０、ならびに、電荷補償層２０の側壁２５および上面に接して、設けられる。本例においては、トリメチルガリウム、アンモニアおよびビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）を含む原料ガスと、窒素（Ｎ_２）および水素（Ｈ_２）を含む押圧ガスとを高温のｎ型ＧａＮ層１６上に流す。Ｃｐ_２ＭｇのＭｇは、ｐ型不純物として機能し得る。

【0064】

図５の（ｄ）は、段階Ｓ１３０を示す図である。段階Ｓ１３０においては、凸部５０上の電荷補償層２０の上面よりも上に位置するｐ型ＧａＮ層４０を除去する。なお、本例においては、電荷補償層２０の上面よりも下に位置するｐ型ＧａＮ層４０はエッチングすることなく残す。エッチングは、段階Ｓ１１０と同様の手法を用いてよい。

【0065】

図５の（ｅ）は、段階Ｓ１４０を示す図である。段階Ｓ１４０においては、絶縁膜７０を形成する。本例においては、ＰＥＣＶＤにより電荷補償層２０およびｐ型ＧａＮ層４０上に絶縁膜７０を形成する。その後、活性部１１０における絶縁膜７０を部分的に除去する。

【0066】

図５の（ｆ）は、段階Ｓ１５０を示す図である。段階Ｓ１５０においては、スパッタリング等によりソース電極９４およびドレイン電極９６を各々形成する。なお、電極材料をスパッタリングにより形成した後に、エッジ終端部１３０の電極材料を除去することによりソース電極９４を形成してよい。これにより、ＭＯＳＦＥＴ１００を製造してよい。

【0067】

図６は、第２実施形態における図１のＡ‐Ａ断面を示す図である。本例においては、電荷補償層２０の底部の下端２２は、ｐ型ＧａＮ層４０の底部４２の上端４４と、トレンチ部３０の底部３２との間に位置する。本例は、係る点において、第１実施形態と異なる。他の点は、第１実施形態と同じであってよい。それゆえ、本例においても第１実施形態と同じ有利な効果を享受することができる。

【0068】

本例のｐ型ＧａＮ層４０の厚みＴ_ｐＧａＮは、第１実施形態に比べて厚くてよい。ただし、本例においても内部空間４７を完全に充填しないように、電荷補償層２０および絶縁膜７０を形成する。これにより、第１実施形態と同様に絶縁膜７０の沿面距離を確保することができる。

【0069】

図７は、第３実施形態における図１のＡ‐Ａ断面を示す図である。本例の電荷補償層２０は、第１実施形態の電荷補償層２０に比べてＹ軸方向に長い。また、電荷補償層２０のＹ軸方向の側壁２５とｐ型ＧａＮ層４０の側壁４５の内側とが面一となる。本例においては、ｐ型ＧａＮ層４０の側壁４５の上端４６とｎ型ＧａＮ層１６の上面１４とのＺ軸方向の位置が一致する。また、ｐ型ＧａＮ層４０の側壁４５の上端４６は、電荷補償層２０の下端２２に接する。係る点において、本例は、第１実施形態と異なる。ただし、他の点は、第１実施形態と同じであってよい。それゆえ、本例においても第１実施形態と同じ有利な効果を享受することができる。

【0070】

図８は、第３実施形態におけるＭＯＳＦＥＴ１００の製造方法を示すフロー図である。本例においては、段階Ｓ１０２においてｎ型ＧａＮ層１６をエピタキシャル形成するが、電荷補償層２０はエピタキシャル形成しない。また、本例においては、段階Ｓ１３２において電荷補償層２０をエピタキシャル形成し、段階Ｓ１３４において電荷補償層２０を部分的に除去する。係る点において第１実施形態と異なる。

【0071】

図９の（ａ）〜（ｈ）は、第３実施形態におけるＭＯＳＦＥＴ１００の製造方法の各段階を示す図である。図９の（ａ）は、段階Ｓ１０２を示す図である。段階Ｓ１０２においては、ＧａＮ基板１０上にｎ型ＧａＮ層１６をエピタキシャル形成する。ただし、第１実施形態と異なり、電荷補償層２０は形成しない。

【0072】

図９の（ｂ）は、段階Ｓ１１０を示す図である。段階Ｓ１１０においては、ｎ型ＧａＮ層１６をエッチングする。これにより、ｎ型ＧａＮ層１６にトレンチ部３０を形成する。図９の（ｃ）は、段階Ｓ１２０を示す図である。段階Ｓ１２０においては、ｎ型ＧａＮ層１６上の全体にｐ型ＧａＮ層４０をエピタキシャル形成する。つまり、凸部５０の上部、ならびに、トレンチ部３０の側壁３５および底部３２に接するｐ型ＧａＮ層４０を形成する。

【0073】

図９の（ｄ）は、段階Ｓ１３０を示す図である。段階Ｓ１３０においては、凸部５０上のｐ型ＧａＮ層４０をエッチングにより除去する。ただし、第１実施形態と異なり、本例においては、ｐ型ＧａＮ層４０のうちｎ型ＧａＮ層１６の上面１４に接する部分が除去される。エッチング後において、トレンチ部３０の側壁３５に接するｐ型ＧａＮ層４０の側壁４５は残る。ｐ型ＧａＮ層４０の上端４４とｎ型ＧａＮ層１６の上面１４とは一致してよい。

【0074】

図９の（ｅ）は、段階Ｓ１３２を示す図である。段階Ｓ１３２においては、ｎ型ＧａＮ層１６およびｐ型ＧａＮ層４０上に電荷補償層２０をエピタキシャル形成する。図９の（ｆ）は、段階Ｓ１３４を示す図である。段階Ｓ１３４においては、電荷補償層２０を部分的に除去する。本例においては、電荷補償層２０のうち、ｐ型ＧａＮ層４０により規定される内部空間４７に位置する部分と、当該内部空間４７上に位置する部分とを除去する。

【0075】

図９の（ｇ）は段階Ｓ１４０を示す図であり、図９の（ｈ）は段階Ｓ１５０を示す図である。段階Ｓ１４０および段階Ｓ１５０は、第１実施形態と同じであるので詳しい説明を省略する。

【0076】

図１０は、第４実施形態における図１のＡ‐Ａ断面を示す図である。本例のｎ型ＧａＮ層１６は、トレンチ部３０を有しない。本例においては、電荷補償層２０がｎ型ＧａＮ層１６上に設けられ、電荷補償層２０がｎ型ＧａＮ層１６にまで達しないトレンチ部３０を有する。また、ｐ型ＧａＮ層４０は、電荷補償層２０に設けられたトレンチ部３０において、トレンチ部３０の複数の側壁３５と、トレンチ部３０の底部３２とに接する。それゆえ、本例においては、トレンチ部３０の側壁３５および凹部６０の側壁６５は、電荷補償層２０の側壁２５でもある。係る点において、本例は、第１実施形態と異なる。ただし、他の点は、第１実施形態と同じであってよい。それゆえ、本例においても第１実施形態と同じ有利な効果を享受することができる。

【0077】

図１１の（ａ）〜（ｆ）は、第４実施形態におけるＭＯＳＦＥＴ１００の製造方法の各段階を示す図である。第４実施形態においては、第１実施形態の段階Ｓ１１０に代えて、段階Ｓ１１２を有する。段階Ｓ１１２においては、ｎ型ＧａＮ層１６にまで達しないトレンチ部３０を電荷補償層２０に形成する。係る点が第１実施形態と異なるが、他の点は第１実施形態と同じであるので説明を省略する。

【0078】

上述の例においては、エッジ終端部１３０について主に説明し、活性部１１０についての詳細な説明を省略した。しかしながら、当業者であれば活性部１１０にトランジスタ構造を適宜設けることができる。トランジスタ構造は、トレンチゲート型またはプレーナゲート型であってよい。例えば、活性部１１０において、上述の主接合領域を第２導電型のベース領域として用いる。第２導電型のベース領域は、ｐ型ＧａＮ領域であってよい。トランジスタ構造は、ベース領域に接するゲート絶縁膜を有してよい。ゲート絶縁膜を介してゲート電極と隣接するベース領域が、チャネル形成領域として機能してよい。また、トランジスタ構造は、第１導電型のソース領域および第２導電型のコンタクト領域をさらに有してよい。第１導電型のソース領域はｎ^＋型ＧａＮ領域であってよく、第２導電型のコンタクト領域はｐ^＋型ＧａＮ領域であってよい。

【0079】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0080】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

【符号の説明】

【0081】

１０・・ＧａＮ基板、１２・・下面、１４・・上面、１６・・ｎ型ＧａＮ層、１８・・裏面、２０・・電荷補償層、２２・・下端、２５・・側壁、３０・・トレンチ部、３２・・底部、３５・・側壁、４０・・ｐ型ＧａＮ層、４２・・底部、４４・・上端、４５・・側壁、４６・・上端、４７、・・内部空間、５０・・凸部、６０・・凹部、６２・・底部、６５・・側壁、７０・・絶縁膜、９４・・ソース電極、９６・・ドレイン電極、１００・・ＭＯＳＦＥＴ、１１０・・活性部、１１２・・ゲートパッド、１１４・・ソースパッド、１３０・・エッジ終端部、１３５・・境界

【要約】

【課題】ＧａＮ材料においては、イオン注入によりｐ型領域を形成すること、および、ｐ型領域を選択成長させることがＳｉＣ材料に比べて困難である。それゆえ、トレンチ部を有するエッジ終端構造にｐ型領域を設けるためには、従来とは異なるエッジ終端構造が必要である。
【解決手段】エッジ終端部を有する半導体装置であって、エッジ終端部は、上面および下面を有する第１導電型の第１の三族窒化物半導体層であって、上面から下面に向かって突出するトレンチ部を有する第１の三族窒化物半導体層と、トレンチ部における複数の側壁と、トレンチ部の底部とに接して設けられた第２導電型の第２の三族窒化物半導体層とを備える半導体装置を提供する。
【選択図】図２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】