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特許6282291トレンチ内に電荷トラップ層を有する不揮発性メモリセル、アレイ、及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6282291
(24)【登録日】2018年2月2日
(45)【発行日】2018年2月21日
(54)【発明の名称】トレンチ内に電荷トラップ層を有する不揮発性メモリセル、アレイ、及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20180208BHJP
H01L 29/788 20060101ALI20180208BHJP
H01L 29/792 20060101ALI20180208BHJP
H01L 27/11568 20170101ALI20180208BHJP
【ＦＩ】
H01L29/78 371
H01L27/11568
【請求項の数】8
【全頁数】11
(21)【出願番号】特願2015-556950(P2015-556950)
(86)(22)【出願日】2014年1月16日
(65)【公表番号】特表2016-509758(P2016-509758A)
(43)【公表日】2016年3月31日
(86)【国際出願番号】US2014011925
(87)【国際公開番号】WO2014143406
(87)【国際公開日】20140918
【審査請求日】2015年8月6日
(31)【優先権主張番号】13/829,111
(32)【優先日】2013年3月14日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100088694
【弁理士】
【氏名又は名称】弟子丸 健
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(72)【発明者】
【氏名】ドー ニャン
【審査官】
加藤 俊哉
(56)【参考文献】
【文献】
特表２００５−５３１１４６（ＪＰ，Ａ）
【文献】
特開２００８−０９１９００（ＪＰ，Ａ）
【文献】
特表２００９−５０３８５９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１１５６８
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリセルであって：
第１の導電型と、及び表面と、を有する基板材料と；
前記基板の前記表面に形成されるトレンチと；
前記基板に形成され、第２の導電型を有し、前記基板内のチャネル領域を間に挟んで離間した、第１及び第２の領域であって、前記第１領域は前記トレンチの下に形成されており、且つ前記チャネル領域は、前記トレンチの側壁に実質的に沿って延伸している第１部分と、及び前記基板の前記表面に実質的に沿って延伸している第２部分と、を含む、第１及び第２領域と；
前記トレンチ内に設けられ、前記チャネル領域の前記第１部分に隣接するが前記チャネル領域の前記第１部分から絶縁されており、且つ前記チャネル領域の前記第１部分の導電を制御するための電荷トラップ層と；
前記トレンチ内に設けられ、前記電荷トラップ層に隣接するが前記電荷トラップ層から絶縁され、前記第１領域から絶縁されており、且つ前記電荷トラップ層に容量結合している導電性ゲートと；及び
前記チャネル領域の前記第２部分上に堆積され、単一の絶縁層によってのみ前記チャネル領域の前記第２部分から絶縁された導電性制御ゲートであって、該導電性制御ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、前記チャネル領域の前記第２部分の導電を制御するための、導電性制御ゲートと、を備え、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、不揮発性メモリセル。
第１の導電型と、及び表面と、を有する基板材料と；
前記基板の前記表面に形成されるトレンチと；
前記基板に形成され、第２の導電型を有し、前記基板内のチャネル領域を間に挟んで離間した、第１及び第２の領域であって、前記第１領域は前記トレンチの下に形成されており、且つ前記チャネル領域は、前記トレンチの側壁に実質的に沿って延伸している第１部分と、及び前記基板の前記表面に実質的に沿って延伸している第２部分と、を含む、第１及び第２領域と；
前記トレンチ内に設けられ、前記チャネル領域の前記第１部分に隣接するが前記チャネル領域の前記第１部分から絶縁されており、且つ前記チャネル領域の前記第１部分の導電を制御するための電荷トラップ層と；
前記トレンチ内に設けられ、前記電荷トラップ層に隣接するが前記電荷トラップ層から絶縁され、前記第１領域から絶縁されており、且つ前記電荷トラップ層に容量結合している導電性ゲートと；及び
前記チャネル領域の前記第２部分上に堆積され、単一の絶縁層によってのみ前記チャネル領域の前記第２部分から絶縁された導電性制御ゲートであって、該導電性制御ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、前記チャネル領域の前記第２部分の導電を制御するための、導電性制御ゲートと、を備え、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、不揮発性メモリセル。
【請求項2】
前記電荷トラップ層が、窒化ケイ素である、請求項１に記載のメモリセル。
【請求項3】
不揮発性メモリセルのアレイであって：
第１の導電型と、及び表面と、を有する基板材料と；
前記基板の前記表面から内部に形成されている、複数の離間した、互いに実質的に平行で、行方向に延伸しているトレンチと；
それぞれのトレンチの下に、それぞれ前記行方向に延伸するように形成されており、それぞれが第２の導電型の、複数の第１領域と；
前記基板の前記表面に沿って、トレンチ同士の間に、前記行方向に実質的に垂直な列方向に設けられた複数の第２領域であって、それぞれの第２領域は、前記第２領域と隣接する第１領域との間のメモリセルのためのチャネル領域を形成し、前記チャネル領域は、前記トレンチの側壁に実質的に沿って延伸している第１部分と、前記基板の前記表面に実質的に沿って延伸し、前記第２領域に隣接している第２部分と、を含んでいる、第２領域と；
それぞれの列内の前記トレンチ内に設けられる、１対の電荷トラップ層であって、それぞれの電荷トラップ層は、前記トレンチの前記側壁に隣接するが前記トレンチの前記側壁からは絶縁され、前記チャネル領域の前記第１部分に沿っており、前記チャネル領域の前記第１部分の導電を制御するための、電荷トラップ層と；
複数の導電性ゲートであって、それぞれのトレンチ内の導電性ゲートは行方向に延伸し、それぞれの列の前記電荷トラップ層に隣接するがそれぞれの列の前記電荷トラップ層から絶縁されており、前記第１領域からは絶縁されており、且つ前記電荷トラップ層に容量結合している導電性ゲートと；
それぞれのチャネル領域の前記第２部分上に設けられるが、単一の絶縁層によってのみそれぞれのチャネル領域の前記第２部分から絶縁された導電性制御ゲートであって、該導電性制御ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、前記チャネル領域のそれぞれの第２部分の導電を制御するための、複数の離間した、互いに平行な、行方向に延伸している導電性制御ゲートと、を備え、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、アレイ。
第１の導電型と、及び表面と、を有する基板材料と；
前記基板の前記表面から内部に形成されている、複数の離間した、互いに実質的に平行で、行方向に延伸しているトレンチと；
それぞれのトレンチの下に、それぞれ前記行方向に延伸するように形成されており、それぞれが第２の導電型の、複数の第１領域と；
前記基板の前記表面に沿って、トレンチ同士の間に、前記行方向に実質的に垂直な列方向に設けられた複数の第２領域であって、それぞれの第２領域は、前記第２領域と隣接する第１領域との間のメモリセルのためのチャネル領域を形成し、前記チャネル領域は、前記トレンチの側壁に実質的に沿って延伸している第１部分と、前記基板の前記表面に実質的に沿って延伸し、前記第２領域に隣接している第２部分と、を含んでいる、第２領域と；
それぞれの列内の前記トレンチ内に設けられる、１対の電荷トラップ層であって、それぞれの電荷トラップ層は、前記トレンチの前記側壁に隣接するが前記トレンチの前記側壁からは絶縁され、前記チャネル領域の前記第１部分に沿っており、前記チャネル領域の前記第１部分の導電を制御するための、電荷トラップ層と；
複数の導電性ゲートであって、それぞれのトレンチ内の導電性ゲートは行方向に延伸し、それぞれの列の前記電荷トラップ層に隣接するがそれぞれの列の前記電荷トラップ層から絶縁されており、前記第１領域からは絶縁されており、且つ前記電荷トラップ層に容量結合している導電性ゲートと；
それぞれのチャネル領域の前記第２部分上に設けられるが、単一の絶縁層によってのみそれぞれのチャネル領域の前記第２部分から絶縁された導電性制御ゲートであって、該導電性制御ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、前記チャネル領域のそれぞれの第２部分の導電を制御するための、複数の離間した、互いに平行な、行方向に延伸している導電性制御ゲートと、を備え、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、アレイ。
【請求項4】
前記電荷トラップ層が、窒化ケイ素である、請求項３に記載のアレイ。
【請求項5】
不揮発性メモリセルを形成する方法であって：
第１の導電型を有する半導体基板の表面の中へ、トレンチを形成するステップと；
第２の導電型を有する、第１及び第２の離間した領域を、前記第１領域と前記第２領域との間にはチャネル領域を挟んで、前記基板内に、前記第１領域は前記トレンチの下に、形成し、前記チャネル領域の第１部分は、前記トレンチの側壁に沿い、前記チャネル領域の第２部分は、前記基板の前記面に沿うようにするステップと；
電荷トラップ層を前記トレンチ内に、前記チャネル領域の前記第１部分に隣接するがそれから絶縁されるように、前記チャネル領域の前記第１部分の導電を制御するために形成するステップと；
前記トレンチ内に結合ゲートを前記電荷トラップ層に隣接するが前記電荷トラップ層から絶縁されるように、且つ、前記第１領域から絶縁されるように形成するステップと；及び 前記導電性ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、それぞれのチャネル領域の前記第２部分の上に配設され、かつ前記第２部分から単一の絶縁層によってのみ絶縁されるように複数の離間した、互いに平行な、行方向に延伸している導電性制御ゲートであって、前記チャネル領域のそれぞれの第２部分の導電を制御するための導電性制御ゲートを、形成するステップと、を含み、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、方法。
第１の導電型を有する半導体基板の表面の中へ、トレンチを形成するステップと；
第２の導電型を有する、第１及び第２の離間した領域を、前記第１領域と前記第２領域との間にはチャネル領域を挟んで、前記基板内に、前記第１領域は前記トレンチの下に、形成し、前記チャネル領域の第１部分は、前記トレンチの側壁に沿い、前記チャネル領域の第２部分は、前記基板の前記面に沿うようにするステップと；
電荷トラップ層を前記トレンチ内に、前記チャネル領域の前記第１部分に隣接するがそれから絶縁されるように、前記チャネル領域の前記第１部分の導電を制御するために形成するステップと；
前記トレンチ内に結合ゲートを前記電荷トラップ層に隣接するが前記電荷トラップ層から絶縁されるように、且つ、前記第１領域から絶縁されるように形成するステップと；及び 前記導電性ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、それぞれのチャネル領域の前記第２部分の上に配設され、かつ前記第２部分から単一の絶縁層によってのみ絶縁されるように複数の離間した、互いに平行な、行方向に延伸している導電性制御ゲートであって、前記チャネル領域のそれぞれの第２部分の導電を制御するための導電性制御ゲートを、形成するステップと、を含み、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、方法。
【請求項6】
前記電荷トラップ層が、窒化ケイ素である、請求項５に記載の方法。
【請求項7】
不揮発性メモリセルのアレイを、第１の導電型と表面とを有する基板材料内に形成する方法であって：
前記基板の前記表面内に、複数の離間した、互いに実質的に平行で、行方向に延伸しているトレンチを形成するステップと、
それぞれのトレンチの下に、それぞれ前記行方向に延伸するように、それぞれが第２の導電型の複数の第１領域を形成するステップと；
前記基板の前記表面に沿って、トレンチ同士の間に、前記行方向に実質的に垂直な列方向に、複数の第２領域を形成するステップであって、それぞれの第２領域と、隣接する第１領域との間にそれぞれのメモリセルのためのチャネル領域を設け、前記チャネル領域は、前記トレンチの側壁に実質的に沿って延伸している第１部分と、前記基板の前記表面に実質的に沿って延伸し、前記第２領域に隣接している第２部分と、を含んでいる、複数の第２領域を形成するステップと；
それぞれの列内の前記トレンチ内に、１対の電荷トラップ層を形成するステップであって、それぞれの電荷トラップ層は、前記トレンチの前記側壁に隣接するが前記トレンチの前記側壁からは絶縁され、前記チャネル領域の前記第１部分に沿っており、前記チャネル領域の前記第１部分の導電を制御するための、電荷トラップ層を形成するステップと；
複数の導電性ゲートを形成するステップであって、それぞれのトレンチ内の導電性ゲートは行方向に延伸し、それぞれの列の前記電荷トラップ層に隣接するがそれぞれの列の前記電荷トラップ層から絶縁されており、前記第１領域からは絶縁されており、且つ前記電荷トラップ層に容量結合している導電性ゲートを形成するステップと；及び
それぞれのチャネル領域の前記第２部分上に設けられるが前記導電性制御ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、単一の絶縁層によってのみ前記チャネル領域の前記第２部分から絶縁されている、複数の離間した、互いに平行な、行方向に延伸している導電性制御ゲートであって、前記チャネル領域のそれぞれの第２部分の導電を制御するための、導電性制御ゲートを形成するステップと、を備え、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、方法。
前記基板の前記表面内に、複数の離間した、互いに実質的に平行で、行方向に延伸しているトレンチを形成するステップと、
それぞれのトレンチの下に、それぞれ前記行方向に延伸するように、それぞれが第２の導電型の複数の第１領域を形成するステップと；
前記基板の前記表面に沿って、トレンチ同士の間に、前記行方向に実質的に垂直な列方向に、複数の第２領域を形成するステップであって、それぞれの第２領域と、隣接する第１領域との間にそれぞれのメモリセルのためのチャネル領域を設け、前記チャネル領域は、前記トレンチの側壁に実質的に沿って延伸している第１部分と、前記基板の前記表面に実質的に沿って延伸し、前記第２領域に隣接している第２部分と、を含んでいる、複数の第２領域を形成するステップと；
それぞれの列内の前記トレンチ内に、１対の電荷トラップ層を形成するステップであって、それぞれの電荷トラップ層は、前記トレンチの前記側壁に隣接するが前記トレンチの前記側壁からは絶縁され、前記チャネル領域の前記第１部分に沿っており、前記チャネル領域の前記第１部分の導電を制御するための、電荷トラップ層を形成するステップと；
複数の導電性ゲートを形成するステップであって、それぞれのトレンチ内の導電性ゲートは行方向に延伸し、それぞれの列の前記電荷トラップ層に隣接するがそれぞれの列の前記電荷トラップ層から絶縁されており、前記第１領域からは絶縁されており、且つ前記電荷トラップ層に容量結合している導電性ゲートを形成するステップと；及び
それぞれのチャネル領域の前記第２部分上に設けられるが前記導電性制御ゲートと前記チャネル領域の前記第２部分との間に配設された導電性ゲートなしに、単一の絶縁層によってのみ前記チャネル領域の前記第２部分から絶縁されている、複数の離間した、互いに平行な、行方向に延伸している導電性制御ゲートであって、前記チャネル領域のそれぞれの第２部分の導電を制御するための、導電性制御ゲートを形成するステップと、を備え、
前記導電性制御ゲートは前記表面上のみに設けられており、
前記電荷トラップ層は前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記導電性ゲートは前記トレンチ内にあり、前記単一の絶縁層より高くなることなく延びており、
前記電荷トラップ層は前記導電性ゲート及び前記第１領域との間には全く配設されていない、方法。
【請求項8】
前記電荷トラップ層が、窒化ケイ素である、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電荷トラップ層を有する不揮発性メモリセル、並びにアレイに関し、及び、そのようなセル並びにアレイをトレンチ内に製造する方法に関する。
【背景技術】
【0002】
トレンチ内に電荷トラップ層を有する不揮発性メモリセルが、当該技術分野で周知である。例えば米国特許第６，９４０，１２５号を参照。なお、その開示は、その全体が本開示に組み込まれる。トレンチ内の、分割ゲート、浮遊ゲート不揮発性メモリセルもまた当該技術分野で周知である。例えば、米国特許出願公開第２０１０／０１２７３０８号を参照。しかしながら、従来、電荷トラップ層を電荷を蓄積するために用いる分割ゲート不揮発性メモリセルのサイズは、大きすぎるままである。
【発明の概要】
【課題を解決するための手段】
【0003】
したがって、本発明においては、電荷トラップ層を蓄積要素として用いる、分割ゲート不揮発性メモリセルのサイズを小さくする。特に、本不揮発性メモリセルは、第１の導電型と１つの表面とを有する基板材料を備える。基板の表面に、トレンチが形成される。それぞれが第２の導電型を有する、第１及び第２の離間した領域が、基板内で両者の間にチャネル領域を挟んで形成される。第１領域は、トレンチの下に形成され、チャネル領域は、トレンチの側壁に実質的に沿って延伸している第１部分と、基板の表面に実質的に沿って延伸している第２部分と、を含む。電荷トラップ層がトレンチ内に、チャネル領域の第１部分に隣接するがそれから絶縁されて設けられており、チャネル領域の第１部分の導電を制御する。導電性ゲートがトレンチ内に、電荷トラップ層に隣接するがそれから絶縁され、第１領域から絶縁されて設けられており、且つ電荷トラップ層に容量結合している。導電性制御ゲートが、チャネル領域の第２部分上に堆積されるが、それから絶縁され、且つチャネル領域の第２部分の導電を制御する。
【0004】
本発明はまた、前述の不揮発性メモリセルのアレイにも関し、且つ、そのようなセル及びセルのアレイの製造方法にも関する。
【図面の簡単な説明】
【0005】
【図1】本発明の不揮発性メモリセルの断面図である。
【図2A】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2B】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2C】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2D】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2E】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2F】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2G】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2H】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図2I】本発明のメモリセル及びメモリセルのアレイの製造工程の諸ステップを示す、アクティブ領域を列方向に切断した、断面図である。
【図3】本発明のメモリセルのアレイの上面図である。
【発明を実施するための形態】
【0006】
図１を参照すると、本発明のメモリセル１０の断面図が示されている。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、表面１３を有する。トレンチ２０が表面１３に掘り込まれている。Ｎ型などの第２の導電型の第１領域１４が基板１２内、トレンチ１４の底部に設けられている。第１領域１４からは離間しているが、やはり第２の導電型である第２領域１６が表面１６に沿っている。第１の領域１４と第２の領域１６との間には、チャネル領域１８が設けられている。チャネル領域１８は、２つの部分、すなわち第１部分１８ａ及び第２部分１８ｂ、を有する。第１部分１８ａは、表面１３に沿っており、第２部分１８ｂは、トレンチ２０の側壁に沿っている。電荷トラップ層２２がトレンチ内に設けられており、チャネル領域１８の第２部分１８ｂから離間している。電荷トラップ層２２は、窒化ケイ素（ＳｉＮ）などの絶縁膜である。結合ゲート２６も、トレンチ２０内に設けられている。結合ゲート２６は、電荷トラップ層２２から絶縁されており、且つ電荷トラップ層２２に隣接している。また、好ましい実施形態においては、結合ゲート２６は、基板１２の表面１３の上方には延伸していない。結合ゲート２６は、第１領域１４からも絶縁されている。ワード線ゲート２４が、チャネル領域の第１部分１８ａの上方に設けられ、同部分１８ａから絶縁されている。
【0007】
図３を参照すると、基板１２内の、本発明のメモリ・セル１０のアレイ５０の上面図が示されている。図３は、行ライン及び列ラインの方向を示す。当該技術分野において周知のように、行という用語及び列という用語は互換性があるものとして使用される。トレンチ２０は、行方向に延伸しているのが示されているが、結合ゲート２６及びワード線ゲート２４も同様に延伸しているのが示されている。加えて、第１領域１４も、行ライン方向に延伸している。同じ列方向の第２領域１６は、列方向のビット線によって電気的に接続されている。最後に、それぞれの列内の電荷トラップ層２２は、同じ列内の他の電荷トラップ層２２から絶縁されており、且つ、同じ行方向の他の電荷トラップ層２２からも絶縁されている。
【0008】
メモリセル１０の動作は、以下のようなものであり得る：
【0009】
【表1】
【0010】
書き込み中は、ワード線ゲート２４上の１Ｖがチャネル領域の第１部分１８ａをオンにする。第２領域１６からの電子は、第１領域１４の高電圧（５Ｖ）によって、引き付けられる。電子がトレンチ２０に近づくにつれて、結合ゲート２６からの高電圧によって、電子は電荷トラップ層２２の上に急激に注入される。このように、ソース側のホット電子注入のメカニズムによって、書き込みは実現される。
【0011】
消去の間は、チャネル領域１８から、ホットホールが電荷トラップ層２２に注入される。ソースへの高電圧（例えば、〜７Ｖ）は、電子／ホールの対を生成する。結合ゲートへの負電圧（例えば〜−７Ｖ）により、ホールの一部は窒化物層に引き付けられるであろう。
【0012】
最後に、読み出し動作中に、電荷トラップ２２が電子で書き込まれる場合には、結合ゲート２６へのＶｃｃの電圧は、チャネル領域１８の第２部分１８ｂをオンにする（又は弱くオンにする）ことができない。しかしながら、電荷トラップ２２が消去される場合には、Ｖｃｃの電圧は、より強くチャネル領域１８の第２部分１８ｂをオンにすることができる。２つの状態の差は、チャネル領域１８を流れる電流の量によって検知され得る。
【0013】
本発明のメモリセル１０のアレイ５０の動作について、動作の条件は以下のようなものであり得る：
【0014】
【表2】
【0015】
図２Ａを参照すると、本発明のセル１０及び本発明のセル１０のアレイ５０を作製する工程の第１ステップの、図３中のＡ−Ａ線に沿って切断した断面図が示されている。Ａ−Ａ線は、基板１２のアクティブ領域を通って引かれている。
【0016】
まず、ワード線ゲート２４の下にトランジスタを画定するために、基板１２内に埋設部３０を作製する。埋設部は、Ｐ型であってよい。その後、二酸化ケイ素の層３２を、基板１２の表面１３上に形成する。二酸化ケイ素の層３２は、熱酸化によって、約１０Å〜８０Åの厚さに形成されてもよい。次に、ポリシリコンの層２４を二酸化ケイ素の層３２の上に形成する。ポリシリコンの層２４は、その厚さが約５００Å〜２０００Åであり、ＣＶＤ法により形成され得る。次に、厚さが約５００Å〜１０００Åの窒化ケイ素の層３４を、ポリシリコンの層２４の上に形成する。窒化ケイ素の層３４は、ＣＶＤ法により形成することができる。最後に、厚さが約１００Å〜５００Åの二酸化ケイ素の別の層３６を、窒化ケイ素の層３４の上に形成する。二酸化ケイ素の層３６は、ＣＶＤ法により形成することができる。これに伴う構造を図２Ａに示す。
【0017】
二酸化ケイ素の層３６の上にマスクを形成し、パターンを形成する。マスク上、行方向に、複数の離間したマスク開口部を形成する。マスク開口部を通して、複数の離間したトレンチ２０を形成する。トレンチ２０は、二酸化ケイ素３６、窒化ケイ素３４、ポリシリコン２４、二酸化ケイ素３２を通り、且つ基板１２を通って、約５００Å〜１５００Åの深さまで切削されている。次に二酸化ケイ素の層３８を堆積するが、同層３８は、トレンチ２０の側壁と底とを全面に覆っている。堆積した二酸化ケイ素３８は、厚さが約５０Å〜１５０Åである。これに伴う構造を図２Ｂに示す。
【0018】
トレンチ２０内の二酸化ケイ素の層３８と、窒化ケイ素３４上の二酸化ケイ素３６とを除去する。これは異方性エッチングによって実行できる。二酸化ケイ素は、トレンチの表面を不動態化するのに役立つ。これに伴う構造を図２Ｃに示す。
【0019】
次に、図２Ｃに示される構造を、高温酸化処理にかけて、トレンチ内に露出しているポリシリコンの層２４とシリコン基板１２とを、二酸化ケイ素４０に転化する。これに伴い、厚さが約５０Å〜１００Åの二酸化ケイ素の層４０が、トレンチ２０内に、行方向全体にわたって生成する。次に、厚さ３０Å〜１５０Åの窒化ケイ素の層４２を、二酸化ケイ素の層４０の上を含む全域にわたり堆積する。これに伴う構造を図２Ｄに示す。
【0020】
マスキングのステップを実行するが、同ステップにおいては、マスクに複数の開口部が、列方向に、図２（Ａ〜Ｉ）に示す、複数のアクティブ領域に隣接する、複数の列に形成される。マスク内の開口部を通じて、窒化物の層４２と酸化物の層４０を異方性エッチングし、それに伴い、トレンチ２０の長さ方向にわたり、窒化ケイ素層４２は不連続となる。次に、マスクを除去する。第１領域１４を形成するトレンチの底部に沿って連続するＮ型領域を形成する、ソース埋設部を作成する。窒化ケイ素４２を、更に異方性エッチングする。これにより、窒化ケイ素４２を、アクティブ領域の、マスクで覆われていたトレンチ２０の底部から取り除く。次に、ソース酸化物の厚い層４１を、その構造体を酸化することにより、約１００Å〜３００Åの厚さに成長させる。これに伴う構造を図２Ｅに示す。
【0021】
次に、二酸化ケイ素の薄い層４４を、図２Ｅに示されている構造上に堆積する。二酸化ケイ素の層４４は、約２０Å〜１５０Åである。その後、ポリシリコンの比較的厚い層２６を、その構造上に堆積する。ポリシリコンの層２６を、約５００Å〜２０００Åの厚さに堆積し、トレンチ２０を満たし、図２Ｅに示される構造の上にも満たす。これに伴う構造を図２Ｆに示す。
【0022】
次に、図２Ｆに示されている構造を、ポリシリコン２６の化学的機械的研磨（ＣＭＰ）にかけ、二酸化ケイ素４４のレベルまで研磨する。ポリシリコン２６のＣＭＰを実行した後、そのポリシリコン２６が、トレンチを表面１３のレベルまで満たすまで、ポリシリコン２６を更に異方性エッチングする。これに伴う構造を図２Ｇに示す。
【0024】
図２Ｈに示されている構造を、マスキングステップにかけるが、その際、マスクには行方向に複数の開口部が設けられている。次に、開口部を通して、ポリシリコン２４が異方性エッチングされる。厚さが約５０Å〜２００Åの二酸化ケイ素の層４６を、その構造上に堆積し、その後、二酸化ケイ素４６上に、窒化ケイ素４８を、約５０Å〜２００Åの厚さに堆積する。これに伴う構造を図２Ｉに示す。
【0025】
次に、図２Ｉに示されている構造を、窒化ケイ素４８の異方性エッチングにかけて、スペーサー４８を形成する。Ｎ＋イオン注入を実行し、第２領域１６を形成する。その構造を仕上げるには、保護絶縁体（例えば、酸化物）を堆積し、サリサイド化をし、ＩＬＤ、及びＣＭＰエッチングをし、その後、コンタクト形成をする。コンタクト形成は、リソグラフィ加工により、コンタクトホールを第２領域１６及びポリシリコン２６の深さまで形成し、続いて、これらの穴を導電性材料によって埋める（堆積し、且つＣＭＰでエッチバックする）ことで実行される。この結果得られた構造を図１に示す。
【0026】
本発明は、本明細書で上述及び例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明への言及は、いずれの請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項のうちの１つ又は複数によって扱われ得る１つ又は複数の特徴に単に言及するものである。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。更に、請求項及び明細書を見てわかるように、全ての方法のステップが例示した又は特許請求した正確な順序で実施される必要はなく、むしろ本発明の不揮発性メモリセルの適切な形成が可能である任意の順序で実施されてよい。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0027】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。