特許 6282823 駆動回路、表示装置、及び駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6282823

(24)【登録日】2018年2月2日

(45)【発行日】2018年2月21日

(54)【発明の名称】駆動回路、表示装置、及び駆動方法

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20180208BHJP

   G09G 3/20 20060101ALI20180208BHJP

   H01L 51/50 20060101ALI20180208BHJP

【ＦＩ】

   G09G3/3233

   G09G3/20 611H

   G09G3/20 624B

   H05B33/14 A

【請求項の数】9

【全頁数】18

(21)【出願番号】特願2013-181387(P2013-181387)

(22)【出願日】2013年9月2日

(65)【公開番号】特開2015-49385(P2015-49385A)

(43)【公開日】2015年3月16日

【審査請求日】2016年9月1日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000154

【氏名又は名称】特許業務法人はるか国際特許事務所

(72)【発明者】

【氏名】宮沢 敏夫

(72)【発明者】

【氏名】宮本 光秀

【審査官】 武田 悟

(56)【参考文献】

【文献】 特開２００９−２６５３２８（ＪＰ，Ａ）

【文献】 特開２０１２−４７８９４（ＪＰ，Ａ）

【文献】 特開２００６−１１４２８（ＪＰ，Ａ）

【文献】 特開２００５−６２７９４（ＪＰ，Ａ）

【文献】 特開２０１３−１６４５７３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００ − ３／３８

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

第１基準電圧が与えられる第１配線と、
前記第１基準電圧より高い電圧である第２基準電圧が与えられる第２配線と、
前記第１配線と前記第２配線との間に配置され、電流が流れることによって発光する発光素子と、
前記発光素子と前記第２配線との間に配置され、前記発光素子へ流れる電流の量を制御するための駆動トランジスタと、
前記発光素子と前記駆動トランジスタとの間に配置される、第１スイッチング素子と、
前記駆動トランジスタと前記第２配線との間に配置される、第２スイッチング素子と、
前記駆動トランジスタのゲートとドレインとの間に接続される、第３スイッチング素子と、
前記駆動トランジスタのソースに接続されるとともに、信号書込み期間にオン状態となって、信号電圧を前記駆動トランジスタのソースに供給する、第４スイッチング素子と、
前記駆動トランジスタのゲートに一方の端子が電気的に接続される第１容量と、
前記駆動トランジスタのゲートに一方の端子が電気的に接続される第２容量と、
を備え、
前記第１スイッチング素子と前記第３スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタであり、
前記第１スイッチング素子のゲートと、前記第３スイッチング素子のゲートは、ともに第１制御線に接続される、
ことを特徴とする、駆動回路。

【請求項2】

請求項１に記載の駆動回路であって、
第１の期間に、前記第１スイッチング素子及び前記第２スイッチング素子はオン状態にあって、前記第３スイッチング素子及び前記第４スイッチング素子はオフ状態にあり、
前記第１の期間の後であって前記信号書込み期間の前の期間である第２の期間に、前記第１スイッチング素子がオフ状態となるとともに、前記第３スイッチング素子がオン状態となり、
前記信号書込み期間に、前記第２スイッチング素子がオフ状態となるとともに、前記第１スイッチング素子がオフ状態で前記第３スイッチング素子がオン状態で維持され、
前記信号書込み期間の後に、前記第３スイッチング素子及び前記第４スイッチング素子がともにオフ状態となり、前記第１スイッチング素子及び前記第２スイッチング素子がともにオン状態となる、
ことを特徴とする、駆動回路。

【請求項3】

請求項１又は２に記載の駆動回路であって、
前記第２スイッチング素子と前記第４スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタである、
ことを特徴とする、駆動回路。

【請求項4】

請求項３に記載の駆動回路であって、
前記第２スイッチング素子のゲートと、前記第４スイッチング素子のゲートは、ともに第２制御線に接続される、
ことを特徴とする、駆動回路。

【請求項5】

請求項１乃至４のいずれかに記載の駆動回路であって、
前記第１容量の他方の端子に定電源電位が入力される、
ことを特徴とする、駆動回路。

【請求項6】

請求項１乃至５のいずれかに記載の駆動回路であって、
第３スイッチング素子は、マルチゲート構造を有するトランジスタである、
ことを特徴とする、駆動回路。

【請求項7】

請求項１乃至６のいずれかに記載の駆動回路であって、
第４スイッチング素子は、マルチゲート構造を有するトランジスタである、
ことを特徴とする、駆動回路。

【請求項8】

請求項１乃至７のいずれかに記載の駆動回路、を備える、表示装置。

【請求項9】

第１基準電圧と前記第１基準電圧より高い電圧である第２基準電圧との間に接続される配線と、
前記配線上に配置され、電流が流れることによって発光する発光素子と、
前記配線上の、前記発光素子より前記第２基準電圧側に配置され、前記発光素子へ流れる電流の量を制御するための駆動トランジスタと、
前記配線上の、前記発光素子と前記駆動トランジスタとの間に配置される、第１スイッチング素子と、
前記配線上の、前記駆動トランジスタより前記第２基準電圧側に配置される、第２スイッチング素子と、
前記駆動トランジスタのゲートとドレインとの間に接続される、第３スイッチング素子と、
前記駆動トランジスタのソースに接続される、第４スイッチング素子と、
を備え、
前記第１スイッチング素子と前記第３スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタであり、
前記第１スイッチング素子のゲートと、前記第３スイッチング素子のゲートは、ともに第１制御線に接続される、駆動回路の駆動方法であって、
第１の期間に、前記第１スイッチング素子及び前記第２スイッチング素子をオン状態にするとともに、前記第３スイッチング素子及び前記第４スイッチング素子をオフ状態にして、
前記第１の期間の後の期間である第２の期間に、前記第１スイッチング素子をオフ状態とするとともに、前記第３スイッチング素子をオン状態として、
前記第２の期間の後の期間である信号書込み期間に、前記第２スイッチング素子をオフ状態として前記第４スイッチング素子をオン状態とするとともに、前記第１スイッチング素子をオフ状態に前記第３スイッチング素子をオン状態に維持し、オン状態となる前記第４スイッチング素子に、信号電圧を前記駆動トランジスタのソースに供給させ、
前記信号書込み期間の後に、前記第３スイッチング素子及び前記第４スイッチング素子をともにオフ状態として、前記第１スイッチング素子及び前記第２スイッチング素子をともにオン状態とする、
ことを特徴とする、駆動回路の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発光素子の駆動回路、及びそれを備える表示装置に関する。

【背景技術】

【0002】

例えば有機ＥＬ素子（ＯＬＥＤ）など、発光素子が画像表示に用いられている。かかる発光素子に流れる電流の量を制御することによって、発光素子は発光動作を行う。かかる発光素子の発光駆動を行う駆動回路は、駆動トランジスタを含んでいる。かかる駆動トランジスタには閾値電圧が発生し、かかる閾値電圧は、製造される駆動トランジスタによってばらつきが生じている。特に、駆動トランジスタを低温ポリシリコン薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で形成する場合、半導体層にレーザアニールを施す工程で、形成されるポリシリコンの結晶ばらつきに起因して、駆動トランジスタの閾値電圧にばらつきが発生することとなる。その結果、駆動トランジスタの閾値電圧やそのばらつきにより、発光素子の表示品質は低下することとなる。それゆえ、発光素子の発光時に駆動トランジスタのゲートに印加される電圧を、駆動トランジスタの閾値電圧に応じて補正することが、表示品質の低下を抑制する観点から必要となる。例えば、特許文献１に、駆動トランジスタの閾値電圧（スレショルド電圧）を補正する機能を有する有機電界発光表示装置の画素回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第４３９１８５７号

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に開示される画素回路では、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に、駆動トランジスタ（トランジスタＴ３１）と発光素子（ＥＬ素子ＥＬ１１）とを配置し、駆動トランジスタのゲートに印加される電圧を、コンデンサＣ１１の電圧によって制御している。かかる画素回路では、表示データに応じて信号電圧を書き込む動作（データプログラム動作）の前に、駆動トランジスタのゲートに印加される電圧（コンデンサＣ１１に格納されているデータ信号）を初期化するリセット動作（初期化動作）が必要となる。特許文献１に開示される画素回路は、リセット電源（初期化電圧Ｖｉｎｔｉ）に接続されている。リセット動作（初期化動作）時に、コンデンサＣ１１の一方の端子をリセット電源（初期化電圧Ｖｉｎｔｉ）に接続させることにより、コンデンサＣ１１に格納されるデータ信号が初期化される。このように、駆動トランジスタの閾値電圧を補正することが可能な駆動回路では、駆動トランジスタのゲートに印加する電圧をリセットする際に、リセット電源が必要である。また、リセット電源を必要としない従来技術に係る駆動回路もある。かかる駆動回路では、正電源と負電源との間に駆動トランジスタや発光素子が配置され、リセット動作時に、正電源又は負電源のいずれかを変化させている。すなわち、リセット電源を削除する代わりに、正電源又は負電源のいずれかを、定電圧ではなく、電圧変化を制御する必要が生じる。リセット動作にリセット電源を用いると、専用のリセット電源の配線のスペースを画素回路の中に確保する必要があり、高精細化に関して不利になる。また、正電源又は負電源の電圧を変化させる場合も、かかる電圧を供給する電源回路と電圧変化を制御する制御回路が必要となり、同様に、回路増大とともに省電力化の妨げとなる。

【0005】

本発明は、かかる課題を鑑みてなされたものであり、リセット電源を必要とすることなく、２つの基準電圧を用いて、駆動トランジスタの閾値電圧の補正を可能とする発光素子の駆動回路の提供を目的とする。

【課題を解決するための手段】

【0006】

（１）上記課題を解決するために、本発明に係る駆動回路は、第１基準電圧と前記第１基準電圧より高い電圧である第２基準電圧との間に接続される配線と、前記配線上に配置され、電流が流れることによって発光する発光素子と、前記配線上の、前記発光素子より前記第２基準電圧側に配置され、前記発光素子へ流れる電流の量を制御するための駆動トランジスタと、前記配線上の、前記発光素子と前記駆動トランジスタとの間に配置される、第１スイッチング素子と、前記配線上の、前記駆動トランジスタより前記第２基準電圧側に配置される、第２スイッチング素子と、前記駆動トランジスタのゲートとドレインとの間に接続される、第３スイッチング素子と、前記駆動トランジスタのソースに接続されるとともに、信号書込み期間にオン状態となって、信号電圧を前記駆動トランジスタのソースに供給する、第４スイッチング素子と、前記駆動トランジスタのゲートと前記第２スイッチング素子の前記第２基準電圧側の端子との間に接続される第１容量と、を備える。

【0007】

（２）上記（１）に記載の駆動回路であって、第１の期間に、前記第１スイッチング素子及び前記第２スイッチング素子はオン状態にあって、前記第３スイッチング素子及び前記第４スイッチング素子はオフ状態にあり、前記第１の期間の後であって前記信号書込み期間の前の期間である第２の期間に、前記第１スイッチング素子がオフ状態となるとともに、前記第３スイッチング素子がオン状態となり、前記信号書込み期間に、前記第２スイッチング素子がオフ状態となるとともに、前記第１スイッチング素子がオフ状態で前記第３スイッチング素子がオン状態で維持され、前記信号書込み期間の後に、前記第３スイッチング素子及び前記第４スイッチング素子がともにオフ状態となり、前記第１スイッチング素子及び前記第２スイッチング素子がともにオン状態となってもよい。

【0008】

（３）上記（１）又は（２）に記載の駆動回路であって、前記第１スイッチング素子と前記第３スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタであってもよい。

【0009】

（４）上記（１）乃至（３）のいずれかに記載の駆動回路であって、前記第２スイッチング素子と前記第４スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタであってもよい。

【0010】

（５）上記（３）に記載の駆動回路であって、前記第１スイッチング素子のゲートと、前記第３スイッチング素子のゲートは、ともに第１制御線に接続されてもよい。

【0011】

（６）上記（４）に記載の駆動回路であって、前記第２スイッチング素子のゲートと、前記第４スイッチング素子のゲートは、ともに第２制御線に接続されてもよい。

【0012】

（７）上記（１）乃至（６）のいずれかに記載の駆動回路であって、前記駆動トランジスタのゲートと第１基準電圧側の端子との間に接続される第２容量を、さらに備えてもよい。

【0013】

（８）上記（１）乃至（７）のいずれかに記載の駆動回路であって、第３スイッチング素子は、マルチゲート構造を有するトランジスタであってもよい。

【0014】

（９）上記（１）乃至（８）のいずれかに記載の駆動回路であって、第４スイッチング素子は、マルチゲート構造を有するトランジスタであってもよい。

【0015】

（１０）本発明に係る表示装置は、上記（１）乃至（９）のいずれかに記載の駆動回路、を備えてもよい。

【0016】

（１１）本発明に係る駆動回路の駆動方法は、第１基準電圧と前記第１基準電圧より高い電圧である第２基準電圧との間に接続される配線と、前記配線上に配置され、電流が流れることによって発光する発光素子と、前記配線上の、前記発光素子より前記第２基準電圧側に配置され、前記発光素子へ流れる電流の量を制御するための駆動トランジスタと、前記配線上の、前記発光素子と前記駆動トランジスタとの間に配置される、第１スイッチング素子と、前記配線上の、前記駆動トランジスタより前記第２基準電圧側に配置される、第２スイッチング素子と、前記駆動トランジスタのゲートとドレインとの間に接続される、第３スイッチング素子と、前記駆動トランジスタのソースに接続される、第４スイッチング素子と、前記駆動トランジスタのゲートと前記第２スイッチング素子の前記第２基準電圧側の端子との間に接続される第１容量と、を備える、駆動回路の駆動方法であって、第１の期間に、前記第１スイッチング素子及び前記第２スイッチング素子をオン状態にするとともに、前記第３スイッチング素子及び前記第４スイッチング素子をオフ状態にして、前記第１の期間の後の期間である第２の期間に、前記第１スイッチング素子をオフ状態とするとともに、前記第３スイッチング素子をオン状態として、前記第２の期間の後の期間である信号書込み期間に、前記第２スイッチング素子をオフ状態として前記第４スイッチング素子をオン状態とするとともに、前記第１スイッチング素子をオフ状態に前記第３スイッチング素子をオン状態に維持し、オン状態となる前記第４スイッチング素子に、信号電圧を前記駆動トランジスタのソースに供給させ、前記信号書込み期間の後に、前記第３スイッチング素子及び前記第４スイッチング素子をともにオフ状態として、前記第１スイッチング素子及び前記第２スイッチング素子をともにオン状態とするとしてもよい。

【発明の効果】

【0017】

本発明により、リセット電源を必要とすることなく、２つの基準電圧を用いて、駆動トランジスタの閾値電圧の補正を可能とする発光素子の駆動回路が提供される。

【図面の簡単な説明】

【0018】

【図1】本発明の第１の実施形態に係る表示装置を示す図である。

【図2】本発明の第１の実施形態に係る表示装置の等価回路を示す図である。

【図3】本発明の第１の実施形態に係る駆動回路の回路図である。

【図4】本発明の第１の実施形態に係る駆動回路の駆動方法を示すタイミングチャートである。

【図5】本発明の第２の実施形態に係る駆動回路の回路図である。

【図6】本発明の第３の実施形態に係る駆動回路の回路図である。

【図7】本発明の第３の実施形態に係る駆動回路の駆動方法を示すタイミングチャートである。

【図8】本発明の第４の実施形態に係る駆動回路の回路図である。

【図9】本発明の第４の実施形態に係る他の実施例の駆動回路の回路図である。

【図10】本発明の第５の実施形態に係る駆動回路の回路図である。

【図11】本発明の第５の実施形態に係る他の実施例の駆動回路の回路図である。

【発明を実施するための形態】

【0019】

以下に、図面に基づき、本発明の実施形態を具体的かつ詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下に示す図は、あくまで、実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。

【0020】

［第１の実施形態］
図１は、本発明の第１の実施形態に係る表示装置を示す図である。当該実施形態に係る表示装置は、発光素子として有機ＥＬ素子を用いる有機ＥＬ表示装置１００である。図１に示すように、有機ＥＬ表示装置１００は、有機ＥＬパネルを有するＴＦＴ基板１０５を挟むように固定する上フレーム１０１及び下フレーム１０２と、表示する情報を生成する回路素子を備える回路基板１０４と、当該回路基板において生成されたＲＧＢの情報をＴＦＴ基板１０５に伝えるフレキシブル基板１０３と、により構成される。

【0021】

図２は、当該実施形態に係る表示装置の等価回路を示す図である。図２は、有機ＥＬ表示装置１００のうち特に有機ＥＬパネルについて示している。有機ＥＬパネルは、図中縦方向に延在するとともに横方向に並んで配置される複数の信号線ＳＩＧと、図中横方向に延在するとともに縦方向に並んで配置される複数の第１制御線φ１と、各第１制御線φ１と並んで配置される複数の第２制御線φ２と、信号線ＳＩＧと第１制御線φ１（第２制御線φ２）との交点に対応してマトリクス状に配置されている複数の画素回路ＰＣと、信号線駆動回路ＸＤＶと、走査線駆動回路ＹＤＶとを含んでいる。信号線ＳＩＧは、上端が信号線駆動回路ＸＤＶに接続されている。第１制御線φ１及び第２制御線φ２は、走査線駆動回路ＹＤＶに接続されている。複数の画素回路ＰＣは表示領域ＤＰを構成している。信号線駆動回路ＸＤＶと走査線駆動回路ＹＤＶは互いに連携して各画素回路ＰＣを駆動する。

【0022】

接地電圧ＧＮＤに接続される第１電源線は第１基準電圧Ｖ_Ｓに維持されている。また、電圧源ＰＳは接続される第２電源線に第２基準電圧Ｖ_Ｄを供給しており、第２基準電圧Ｖ_Ｄは第１基準電圧Ｖ_Ｓより高い電圧である。第１電源線及び第２電源線それぞれは、各画素回路ＰＣに接続されている。すなわち、当該実施形態において、第１基準電圧Ｖ_Ｓは接地電圧であるが、これに限定されることがないのは言うまでもない。また、図２には、画素回路ＰＣは２×２の４つのみ示されているが、実際は表示解像度に応じた数の画素回路ＰＣが存在する。一般に、ｎ行目、ｍ列目に位置する画素回路はＰＣ（ｍ，ｎ）と表される。例えば左上に存在する画素回路はＰＣ（１，１）と表される。また、ｍ列目の画素回路に接続される信号線は、ＳＩＧ（ｍ）と表され、ｎ行目の画素回路に接続される第１制御線及び第２制御線はそれぞれφ１（ｎ）及びφ２（ｎ）と表される。

【0023】

図３は、当該実施形態に係る駆動回路の回路図である。図３に示す駆動回路は、発光素子である有機ＥＬ素子ＯＬＥＤの駆動回路であり、図２に示す画素回路ＰＣである。当該実施形態に係る駆動回路は、５トランジスタ及び１容量からなる駆動回路である。有機ＥＬ素子ＯＬＥＤは、電流が流れることによって発光する発光素子である。図に示す５つのトランジスタのうち、３つのトランジスタはｎ型ＭＯＳ−ＴＦＴであり、２つのトランジスタはｐ型ＭＯＳ−ＴＦＴである。すなわち、ＣＭＯＳ回路を採用している。トランジスタＮＴＤは、有機ＥＬ素子ＯＬＥＤへ流れる電流の量を制御するための駆動トランジスタであり、ｎ型ＭＯＳ−ＴＦＴである。トランジスタＰＴ１及びトランジスタＰＴ２は、それぞれ、第１スイッチングトランジスタ（第１スイッチング素子）及び第２スイッチングトランジスタ（第２スイッチング素子）であり、ともにｐ型ＭＯＳ−ＴＦＴである。トランジスタＮＴ１及びトランジスタＮＴ２は、それぞれ、第３スイッチングトランジスタ（第３スイッチング素子）及び第４スイッチングトランジスタ（第４スイッチング素子）であり、ともにｎ型ＭＯＳ−ＴＦＴである。第１基準電圧Ｖ_Ｓと第２基準電圧Ｖ_Ｄとの間に接続される配線上に、有機ＥＬ素子ＯＬＥＤと、トランジスタＰＴ１と、トランジスタＮＴＤと、トランジスタＰＴ２とが、第１基準電圧Ｖ_Ｓ側からこの順で、直列に接続するよう配置されている。すなわち、トランジスタＰＴ１は、配線上の、有機ＥＬ素子ＯＬＥＤとトランジスタＮＴＤとの間に配置され、トランジスタＰＴ２は、配線上の、トランジスタＮＴＤより第２基準電圧Ｖ_Ｄ側に配置される。なお、トランジスタＰＴ１のゲートは、第１制御線φ１に接続されており、トランジスタＰＴ２のゲートは、第２制御線φ２に接続されている。トランジスタＮＴＤのゲートと、トランジスタＰＴ２の第２基準電圧Ｖ_Ｄ側の端子（ここでは、ソース）との間には、第１容量である容量Ｃ１が接続されている。

【0024】

トランジスタＮＴ１は、トランジスタＮＴＤのゲートとドレインとの間に接続されている。トランジスタＮＴ２は、トランジスタＮＴＤのソースと信号線ＳＩＧとの間に接続されている。トランジスタＮＴ１のゲートは、第１制御線φ１に接続されており、トランジスタＮＴ２のゲートは、第２制御線φ２に接続されている。トランジスタＮＴＤのドレイン（トランジスタＰＴ１のドレイン：第１基準電圧Ｖ_Ｓ側の端子）の電圧がノードＮ１であり、トランジスタＮＴＤのゲートの電圧がノードＮ２であり、トランジスタＮＴＤのソース（トランジスタＰＴ１のソース：第２基準電圧Ｖ_Ｄ側の端子）の電圧がノードＮ３である。

【0025】

図４は、当該実施形態に係る駆動回路の駆動方法を示すタイミングチャートである。図４には、信号線ＳＩＧ、第１制御線φ１、第２制御線φ２、ノードＮ１、ノードＮ２、及びノードＮ３の電圧の変化が時系列に示されている。図に示す時刻をそれぞれ時刻ｔ１〜時刻ｔ７とすると、時刻ｔ３〜時刻ｔ４の期間が、当該駆動回路に備えられる駆動トランジスタ（トランジスタＮＴＤ）に表示データに対応する信号電圧Ｖ_ａを書き込む信号書込み期間であり、時刻ｔ４以降の期間が、当該有機ＥＬ素子ＯＬＥＤが当該表示データを表示する発光期間（表示期間）である。なお、時刻ｔ２以前の期間は、第１の期間であり、前の表示データを表示する発光期間であり、時刻ｔ２〜時刻ｔ３の期間が、第２の期間であり、当該駆動回路に備えられる駆動トランジスタ（トランジスタＮＴＤ）に書き込まれた電圧をリセットするリセット期間である。図４では、信号線ＳＩＧの電圧は、順に変化しているが、それぞれの電圧は、順に信号を書き込む複数の画素回路ＰＣ（駆動回路）の信号電圧を表しており、複数の画素回路は図３に縦方向に１列に並ぶ画素回路ＰＣに対応している。

【0026】

時刻ｔ２以前（第１の期間）には、第１制御線φ１及び第２制御線φ２は、ともにロー電圧Ｖ_Ｌに維持されている。ここで、駆動回路に含まれるｎ型ＭＯＳ−ＴＦＴにとって、ロー電圧Ｖ_Ｌはオフ電圧であり、ハイ電圧Ｖ_Ｈはオン電圧である。特に、ハイ電圧Ｖ_Ｈは、ｎ型ＭＯＳ−ＴＦＴをオンすることが出来る十分に高い電圧である。また、駆動回路に含まれるｐ型ＭＯＳ−ＴＦＴにとって、ハイ電圧Ｖ_Ｈはオフ電圧であり、ロー電圧Ｖ_Ｌはオン電圧である。特に、ロー電圧Ｖ_Ｌは、ｐ型ＭＯＳ−ＴＦＴをオンすることが出来る十分に低い電圧である。簡単のために、駆動回路に含まれる４つのスイッチング素子（トランジスタ）の閾値電圧の絶対値が等しく、電圧Ｖ_ＴＨ０する。ハイ電圧Ｖ_Ｈは、第２基準電圧Ｖ_Ｄと電圧Ｖ_ＴＨ０に対して、Ｖ_Ｈ＞Ｖ_Ｄ＋Ｖ_ＴＨ０の関係を満たしている。なお、ハイ電圧Ｖ_ＨはＶ_Ｄ＋Ｖ_ＴＨ０よりも十分に高いのが望ましい。同様に、ロー電圧Ｖ_Ｌは、第１基準電圧Ｖ_Ｓと電圧Ｖ_ＴＨ０に対して、Ｖ_Ｌ＜Ｖ_Ｓ−Ｖ_ＴＨ０の関係を満たしている。なお、ロー電圧Ｖ_ＬはＶ_Ｓ−Ｖ_ＴＨ０よりも十分に低いのが望ましい。第１制御線φ１及び第２制御線φ２がともにロー電圧Ｖ_Ｌに維持されていることにより、時刻ｔ２以前には、トランジスタＰＴ１及びトランジスタＰＴ２はオン状態に、トランジスタＮＴ１及びトランジスタＮＴ２はオフ状態に、それぞれ維持されている。トランジスタＰＴ２が十分にオンされているので、ノードＮ１は、第２基準電圧Ｖ_Ｄとなっている。また、ノードＮ２は電圧Ｖ_ｂｐに、ノードＮ３は電圧Ｖ_１ｐに、それぞれ維持されている。

【0027】

リセット期間（第２の期間）開始時である時刻ｔ２に、第１制御線φ１の電圧がロー電圧Ｖ_Ｌからハイ電圧Ｖ_Ｈに変化する。これにより、トランジスタＰＴ１はオフ状態に、トランジスタＮＴ１はオン状態となる。なお、リセット期間には、第２制御線φ２はロー電圧Ｖ_Ｌに維持されており、トランジスタＰＴ２はオン状態に、トランジスタＮＴ２はオフ状態に、それぞれ維持される。トランジスタＰＴ１がオフ状態となることにより、有機ＥＬ素子ＯＬＥＤへの電流供給が遮断される。トランジスタＮＴ１がオン状態となることにより、ノードＮ１とノードＮ２が接続する。トランジスタＮＴ１は十分にオンされており、容量Ｃ１が放電をされる方向に電流がトランジスタＮＴ１に流れ、ノードＮ２は、ノードＮ１と等しくなり、第２基準電圧Ｖ_Ｄへ上昇して、安定状態となる。安定状態になると、トランジスタＮＴ１に流れる電流は０である。ここで、駆動トランジスタであるトランジスタＮＴＤの閾値電圧の絶対値をＶ_ｔｈとする。ノードＮ２が第２基準電圧Ｖ_Ｄへ上昇するのに伴って、ノードＮ３は、Ｖ_Ｄ−Ｖ_ｔｈまで上昇する。

【0028】

信号書込み期間開始時である時刻ｔ３に、第２制御線φ２の電圧がロー電圧Ｖ_Ｌからハイ電圧Ｖ_Ｈに変化する。これにより、トランジスタＰＴ２はオフ状態に、トランジスタＮＴ２はオン状態となる。なお、信号書込み期間には、第１制御線φ１はハイ電圧Ｖ_Ｈに維持されており、トランジスタＰＴ１はオフ状態に、トランジスタＮＴ１はオン状態に、それぞれ維持される。トランジスタＰＴ２がオフ状態となることにより、ノードＮ１が第２基準電圧Ｖ_Ｄから遮断される。時刻ｔ３に、次の発光期間に当該有機ＥＬ素子ＯＬＥＤが表示する表示データに対応する信号電圧Ｖ_ａが信号線ＳＩＧに印加される。よって、オン状態となるトランジスタＮＴ２を介して、トランジスタＮＴＤのソース（ノードＮ３）が信号電圧Ｖ_ａとなっている信号線ＳＩＧと接続され、ノードＮ３は信号電圧Ｖ_ａへ低下する。すなわち、トランジスタＮＴ２は、信号書込み期間にオン状態となって、信号電圧Ｖ_ａをトランジスタＮＴＤのソースに供給する。ノードＮ３が信号電圧Ｖ_ａに低下するのに伴って、容量Ｃ１が充電をされる方向に電流がトランジスタＮＴ１に流れ、トランジスタＮＴＤのゲート（ノードＮ２）は、Ｖ_ａ＋Ｖ_ｔｈとなる電圧へ低下して、安定状態となる。安定状態になると、トランジスタＮＴ１に流れる電流は０である。このとき、ノードＮ１はノードＮ２と短絡しているので、ノードＮ１はノードＮ２と同様に、Ｖ_ａ＋Ｖ_ｔｈとなる電圧となっている。すなわち、信号線ＳＩＧに印加される信号電圧Ｖ_ａがトランジスタＮＴＤのソースに供給され、それに伴って、トランジスタＮＴＤのゲートがＶ_ａ＋Ｖ_ｔｈとなる電圧に変化する。ここで、信号電圧Ｖ_ａの最大値をＶ_ｍａｘとすると、第２基準電圧Ｖ_Ｄは、信号書込み期間（そして、後の発光期間）におけるノードＮ２の最大値であるＶ_ｍａｘ＋Ｖ_ｔｈより高い電圧である必要がある。すなわち、Ｖ_Ｄ＞Ｖ_ｍａｘ＋Ｖ_ｔｈを満たす必要がある。

【0029】

信号書込み期間終了後、発光期間の開始時である時刻ｔ４に、第１制御線φ１及び第２制御線φ２がともに、ハイ電圧Ｖ_Ｈからロー電圧Ｖ_Ｌに変化する。これにより、トランジスタＰＴ１及びトランジスタＰＴ２はともにオン状態となり、トランジスタＮＴ１及びトランジスタＮＴ２はともにオフ状態となる。トランジスタＮＴ１がオフ状態となることにより、ノードＮ２はノードＮ１から遮断され、ノードＮ２はフローティングノードとなる。また、トランジスタＮＴ２がオフ状態となることにより、ノードＮ３は信号線ＳＩＧから遮断される。トランジスタＰＴ１及びトランジスタＰＴ２がともにオン状態となることにより、第２基準電圧Ｖ_Ｄと駆動トランジスタであるトランジスタＮＴＤ、及びトランジスタＮＴＤと有機ＥＬ素子ＯＬＥＤが、それぞれ接続され、駆動トランジスタであるトランジスタＮＴＤのゲートに印加される電圧により、有機ＥＬ素子ＯＬＥＤに流れる電流の量が制御される。

【0030】

このとき、トランジスタＮＴＤのソース（ノードＮ３）は、電圧Ｖ_１であり、電圧Ｖ_１は、次に示す（数式１）によって表される。

【0031】

Ｖ_１ 〜 Ｖ_Ｓ ＋ Ｖ_ＯＬＥＤ ＋ Ｖ_ＰＴ１ ・・・（数式１）

【0032】

ここで、Ｖ_ＯＬＥＤは、有機ＥＬ素子ＯＬＥＤのダイオードとしての閾値電圧であり、Ｖ_ＰＴ１は、オン状態にあるトランジスタＰＴ１の抵抗（ＯＮ抵抗）による電圧降下量である。

【0033】

また、トランジスタＮＴＤのゲート（ノードＮ２）は、容量Ｃ１の電圧により、電圧Ｖ_ｂに維持される。トランジスタＮＴＤのソース・ゲート間に発生する容量を容量Ｃ_ｇｓとする。信号書込み期間に信号電圧Ｖ_ａとなっているノードＮ３が、発光期間に電圧Ｖ_１に変化したことに伴って、容量Ｃ_ｇｓにより、ノードＮ２の電圧Ｖ_ｂは、厳密には、次に示す（数式２）によって表される。

【0034】

Ｖ_ｂ 〜 Ｖ_ａ ＋ Ｖ_ｔｈ − （Ｖ_ａ＋Ｖ_ｔｈ−Ｖ_１）×｛Ｃ_ｇｓ／（Ｃ_ｇｓ＋Ｃ１）｝ ・・・（数式２）

【0035】

しかしながら、簡単のために、容量Ｃ_ｇｓは容量Ｃ１よりも十分に小さい（Ｃ_ｇｓ＜＜Ｃ１）と仮定すれば、電圧Ｖ_ｂは、Ｖ_ａ＋Ｖ_ｔｈに近似される。よって、信号書込み期間と同様に、時刻ｔ４以降も、ノードＮ２の電圧Ｖ_ｂは、Ｖ_ｂ＝Ｖ_ａ＋Ｖ_ｔｈに維持される。

【0036】

以上より、駆動トランジスタであるトランジスタＮＴＤのソース・ゲート間の電圧Ｖ_ｇｓは、次に示す（数式３）によって表される。

【0037】

Ｖ_ｇｓ ＝ Ｖ_ｂ − Ｖ_１ ＝ Ｖ_ａ ＋ Ｖ_ｔｈ − Ｖ_１ ・・・（数式３）

【0038】

すなわち、トランジスタＮＴＤの実効的なチャネル電圧Ｖ_ｃｈは、閾値電圧Ｖ_ｔｈを減じて、Ｖ_ｃｈ＝Ｖ_ａ−Ｖ_１となり、トランジスタＮＴＤの閾値電圧Ｖ_ｔｈ及びそのばらつきを補正することが出来る。

【0039】

本発明に係る駆動回路では、駆動トランジスタのソースに第４スイッチング素子が接続されており、信号書込み期間に、オン状態となる第４スイッチング素子が信号電圧を駆動トランジスタのソースに供給している。信号電圧が駆動トランジスタのゲートに供給されない構成とすることにより、定電圧である第２基準電圧Ｖ_Ｄ（有機ＥＬ素子ＯＬＥＤへの電源）を用いて、駆動トランジスタのゲートに印加される電圧をリセット（初期化）することを可能としている。これにより、第１基準電圧Ｖ_Ｓ及び第２基準電圧Ｖ_Ｄを定電圧としつつ、リセット電源を削除することが出来ている。

【0040】

当該実施形態に係る駆動回路では、駆動トランジスタに加えて、４つのスイッチング素子と、１つの容量と、簡単な回路構成で、発光素子を駆動することが出来ている。さらに、当該実施形態に係る駆動回路の駆動方法では、４つのスイッチング素子を以下の通り駆動している。すなわち、図４に示す時刻ｔ２に、第１スイッチング素子をオフ状態とし、第３スイッチング素子をオン状態とし、時刻ｔ３に、第２スイッチング素子をオフ状態とし、第４スイッチング素子をオフ状態とし、時刻ｔ４に、第１スイッチング素子及び第２スイッチング素子をオン状態とし、第３スイッチング素子及び第４スイッチング素子をオフ状態とする。当該実施形態に係る駆動回路が簡単な回路構成で実現出来ているにもかかわらず、かかる簡単な駆動方法により、駆動トランジスタの閾値電圧の補正を含む駆動回路の駆動を可能としている。

【0041】

特に、当該実施形態に係る駆動回路では、第１スイッチング素子と第２スイッチング素子にｐ型トランジスタを用いて、第３スイッチング素子と第４スイッチング素子に、ｎ型トランジスタを用いている。第１スイッチング素子をオン（オフ）するタイミングと、第３スイッチング素子をオフ（オン）するタイミングは、同じでも構わないので、第１スイッチング素子をｐ型トランジスタと、第３スイッチング素子をｎ型トランジスタとすることにより、第１スイッチング素子の制御端子（ゲート）と第３スイッチング素子の制御端子（ゲート）に、第１制御線φ１を接続し、第１制御線φ１を用いて、第１スイッチング素子及び第３スイッチング素子を制御することが出来る。なお、第１スイッチング素子をｎ型トランジスタと、第３スイッチング素子をｐ型トランジスタとしてもよい。この場合、第１制御線φ１は、図４に示す第１制御線φ１の電圧と逆相の電圧とすればよい。すなわち、第１スイッチング素子と第３スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタであるのが望ましい。

【0042】

第２スイッチング素子と第４スイッチング素子についても同様である。第２スイッチング素子をオン（オフ）するタイミングと、第４スイッチング素子をオフ（オン）するタイミングは、同じでも構わないので、第２スイッチング素子と第４スイッチング素子の一方がｐ型トランジスタであり、他方がｎ型トランジスタであるのが望ましい。第２スイッチング素子の制御端子（ゲート）と第４スイッチング素子の制御端子（ゲート）に、第２制御線φ２を接続し、第２制御線φ２を用いて、第２スイッチング素子及び第４スイッチング素子を制御することが出来る。

【0043】

当該実施形態に係る駆動回路では、２本の制御線により、４つのスイッチング素子の駆動を可能としており、制御線の本数削減が実現出来ている。制御線の本数を削減することにより、回路規模を縮小することができ、表示装置の高精細化が実現される。なお、制御線の本数削減の観点からは、第１スイッチング素子と第３スイッチング素子が同じタイミングで制御され、第２スイッチング素子と第４スイッチング素子が同じタイミングで制御されるのが望ましい。しかし、これに限定されることはなく、第１スイッチング素子と第３スイッチング素子は独立に制御されてもよい。また、第２スイッチング素子と第４スイッチング素子は独立に制御されてもよい。

【0044】

［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、発光素子の駆動回路の構成が異なる以外は、第１の実施形態に係る表示装置と同じ構造をしている。

【0045】

図５は、当該実施形態に係る駆動回路の回路図である。図５に示す駆動回路は、発光素子である有機ＥＬ素子ＯＬＥＤの駆動回路であり、図２に示す画素回路ＰＣである。図３に示す第１の実施形態に係る駆動回路と異なり、駆動トランジスタにｐ型ＭＯＳ−ＴＦＴであるトランジスタＰＴＤが用いられている。第１基準電圧Ｖ_Ｓと第２基準電圧Ｖ_Ｄとの間に接続される配線上に、有機ＥＬ素子ＯＬＥＤと、トランジスタＰＴ１と、トランジスタＰＴＤと、トランジスタＰＴ２とが、第１基準電圧Ｖ_Ｓ側からこの順で、直列に接続するよう配置されている。

【0046】

トランジスタＰＴＤは、ｐ型トランジスタであるので、トランジスタＰＴＤのドレインは、第１基準電圧Ｖ_Ｓ側の端子であり、トランジスタＰＴ１と接続している。トランジスタＰＴＤのソースは第２基準電圧Ｖ_Ｄ側の端子であり、トランジスタＰＴ２と接続している。それゆえ、トランジスタＰＴＤのドレインの電圧であるノードＮ１と、トランジスタＰＴＤのソースの電圧であるノードＮ３は、図３に示すノードＮ１とノードＮ３と比べて、それぞれ、上下逆に位置している。それゆえ、トランジスタＰＴＤのゲートとドレインとの間に接続されるトランジスタＮＴ１の配置と、トランジスタＰＴＤのソースに接続されるトランジスタＮＴ２の配置とが、第１の実施形態と異なっている。当該実施形態に係る駆動回路おいて、駆動トランジスタにｐ型トランジスタを用いているが、かかる場合であっても、第１の実施形態と同様の効果を奏している。

【0047】

当該実施形態に係る駆動方法は、第１の実施形態と同様であり、図４に示す第１制御線φ１と第２制御線φ２の電圧変化と同じ制御によって、信号電圧が書き込まれる。ただし、駆動トランジスタがｐ型トランジスタであることにより、ある表示データを表示するための信号電圧の値が第１の実施形態と異なっている。

【0048】

［第３の実施形態］
本発明の第３の実施形態に係る表示装置は、発光素子の駆動回路の構成が異なる以外は、第１又は第２の実施形態に係る表示装置と同じ構造をしている。

【0049】

図６は、当該実施形態に係る駆動回路の回路図である。図６に示す駆動回路は、発光素子である有機ＥＬ素子ＯＬＥＤの駆動回路であり、図２に示す画素回路ＰＣである。図６に示す当該実施形態に係る駆動回路は、図３に示す第１の実施形態に係る駆動回路に、駆動トランジスタ（トランジスタＮＴＤ）のゲートとソース（第２基準電圧Ｖ_Ｓ側の端子）との間に接続される容量Ｃ２（第２容量）を追加したものである。

【0050】

図７は、当該実施形態に係る駆動回路の駆動方法を示すタイミングチャートである。図７には、図４と同様に、信号線ＳＩＧ、第１制御線φ１、第２制御線φ２、ノードＮ１、ノードＮ２、及びノードＮ３の電圧の変化が時系列に示されている。第１制御線φ１及び第２制御線φ２の電圧変化は、図４に示す第１の実施形態に係る駆動回路の駆動方法と同じである。時刻ｔ２以前（第１の期間）、リセット期間（第２の期間）、及び信号書込み期間それぞれにおける、ノードＮ１、ノードＮ２、及びノードＮ３の電圧変化も、図４に示す第１の実施形態に係るノードＮ１、ノードＮ２、及びノードＮ３の電圧変化と同じである。

【0051】

信号書込み期間終了後、発光期間の開始時である時刻ｔ４に、第１制御線φ１及び第２制御線φ２がともに、ハイ電圧Ｖ_Ｈからロー電圧Ｖ_Ｌに変化する。これにより、トランジスタＰＴ１及びトランジスタＰＴ２はともにオン状態となり、トランジスタＮＴ１及びトランジスタＮＴ２はともにオフ状態となる。第１の実施形態と同様に、トランジスタＮＴＤのソース（ノードＮ３）は（数式１）で表される電圧Ｖ_１となる。ノードＮ３が電圧Ｖ_ａから電圧Ｖ_１へ変化するのに伴って、容量Ｃ１及び容量Ｃ２により、トランジスタＮＴＤのゲート（ノードＮ２）は変化して、電圧Ｖ_ｂとなる。簡単のため、第１の実施形態と同様に、トランジスタＮＴＤの容量Ｃ_ｇｓが容量Ｃ１（及び容量Ｃ２）よりも十分に小さい（Ｃ_ｇｓ＜＜Ｃ１，Ｃ_ｇｓ＜＜Ｃ２）と仮定すると、電圧Ｖ_ｂは、次に示す（数式４）によって表される。

【0052】

Ｖ_ｂ 〜 Ｖ_ａ ＋ Ｖ_ｔｈ − （Ｖ_ａ−Ｖ_１）×｛Ｃ２／（Ｃ１＋Ｃ２）｝ ・・・（数式４）

【0053】

（数式４）を整理すると、次に示す（数式５）となる。

【0054】

Ｖ_ｂ 〜 Ｖ_ａ×｛Ｃ１／（Ｃ１＋Ｃ２）｝＋ Ｖ_ｔｈ ＋ Ｖ_１×｛Ｃ２／（Ｃ１＋Ｃ２）｝ ・・・（数式５）

【0055】

以上より、駆動トランジスタであるトランジスタＮＴＤのソース・ゲート間の電圧Ｖ_ｇｓは、次に示す（数式６）によって表される。

【0056】

Ｖ_ｇｓ ＝ Ｖ_ｂ − Ｖ_１ ＝ （Ｖ_ａ−Ｖ_１）×｛Ｃ１／（Ｃ１＋Ｃ２）｝＋ Ｖ_ｔｈ ・・・（数式６）

【0057】

すなわち、トランジスタＮＴＤの実効的なチャネル電圧Ｖ_ｃｈは、閾値電圧Ｖ_ｔｈを減じて、次に示す（数式７）によって表される。

【0058】

Ｖ_ｃｈ ＝（Ｖ_ａ−Ｖ_１）×｛Ｃ１／（Ｃ１＋Ｃ２）｝ ・・・（数式７）

【0059】

よって、当該実施形態に係る駆動回路では、第１の実施形態と同様に、駆動トランジスタ（トランジスタＮＴＤ）の閾値電圧およびそのばらつきを補正することが出来る。

【0060】

さらに、当該実施形態に係る駆動回路では、第１の実施形態に係る駆動回路によって実現されるチャネル電圧Ｖ_ｃｈと比べると、チャネル電圧Ｖ_ｃｈが｛Ｃ１／（Ｃ１＋Ｃ２）｝倍に圧縮されている。表示装置が高精細化し、各画素回路が専有できる面積が小さくなると、駆動トランジスタであるトランジスタＮＴＤの素子サイズを小さく（チャネル長Ｌを短く）せざるを得なくなる。この場合、電圧変化に対する電流効率が上昇するので、使用できる信号電圧範囲が小さくなる。それに伴って、外部（信号線駆動回路ＸＤＶ）から供給される信号電圧の範囲を小さくすると、該範囲に階調数それぞれに応じた階調電圧が割り当てられるので、隣り合う階調値の電圧の差が小さくなり、階調表示が困難となる。しかし、当該実施形態では、外部から供給される信号電圧の範囲を大きくすることが出来、階調表示が安定化されるという顕著な効果を奏する。

【0061】

なお、当該実施形態に係る駆動回路は、駆動トランジスタにｐ型トランジスタを用いてもよい。その場合、当該実施形態に係る駆動回路は、図５に示す第２の実施形態に係る駆動回路に、駆動トランジスタ（トランジスタＰＴＤ）のゲートとドレイン（第２基準電圧Ｖ_Ｓ側の端子）との間に接続される容量Ｃ２を追加したものである。

【0062】

［第４の実施形態］
本発明の第４の実施形態に係る表示装置は、発光素子の駆動回路の構成が異なる以外は、第１乃至第３のいずれかの実施形態に係る表示装置と同じ構造をしている。また、発光素子の駆動方法も同じである。

【0063】

図８は、当該実施形態に係る駆動回路の回路図である。図３に示す第１の実施形態に係る駆動回路は、第３スイッチング素子としてトランジスタＮＴ１を、第４スイッチング素子としてトランジスタＮＴ２を、それぞれ備えている。これに対して、当該実施形態に係る駆動回路では、第３スイッチング素子及び第４スイッチング素子がマルチゲート構造を有するトランジスタで構成されている。当該実施形態では、マルチゲート構造を有するトランジスタの一例として、第３スイッチング素子及び第４スイッチング素子に、ダブルゲート構造を有する薄膜トランジスタを用いている。図８には、第３スイッチング素子として、直列に接続されている２個のトランジスタＮＴ１Ａ，ＮＴ１Ｂが、第４スイッチング素子として、直列に接続されている２個のトランジスタＮＴ２Ａ，ＮＴ２Ｂが、それぞれ示されている。それ以外については、当該実施形態に係る駆動回路は、第１の実施形態に係る駆動回路と同じである。

【0064】

ここで、図３に示す第１の実施形態に係る駆動回路について考察する。発光期間において、トランジスタＮＴ１はオフ状態となっており、ノードＮ２はノードＮ１から遮断され、フローティングノードとなっている。また、トランジスタＮＴ２はオフ状態となっており、ノードＮ３は信号線ＳＩＧから遮断されている。トランジスタＮＴ１にリーク電流が流れると、ノードＮ２（トランジスタＮＴＤのゲート）の電圧が変化するので、表示品質が低下することとなる。また、トランジスタＮＴ２にリーク電流が流れると、ノードＮ３（トランジスタＮＴＤのソース）の電圧が変化するので、同様に表示品質が低下することとなる。特に、トランジスタＮＴ１及びトランジスタＮＴ２を低温ポリシリコンＴＦＴで形成する場合、リーク電流が問題となる。これに対して、当該実施形態に係る駆動回路では、ダブルゲート構造を有する薄膜トランジスタで第３スイッチング素子及び第４スイッチング素子を構成することにより、発光期間におけるリーク電流が抑制される。それにより、トランジスタＮＴＤの電流制御の安定化が実現し、スメア等の画質不良を低減することが出来るという格別の効果を奏する。

【0065】

リーク電流低減の観点からは、第３スイッチング素子及び第４スイッチング素子がともに、マルチゲート構造を有するトランジスタで構成されていることが望ましい。しかし、いずれか一方のスイッチング素子がマルチゲート構造を有するトランジスタで構成されていてもよい。かかるスイッチング素子について、リーク電流の低減が実現されるという効果を奏する。

【0066】

図８に示す駆動回路は、図３に示す第１の実施形態に係る駆動回路の第３スイッチング素子及び第４スイッチング素子を、マルチゲート構造を有するトランジスタに置き換えたものであるが、これに限定されることはない。第２又は第３の実施形態に係る駆動回路の第３スイッチング素子及び第４スイッチング素子を、マルチゲート構造を有するトランジスタに置き換えたものであってもよい。また、第３スイッチング素子又は第４スイッチング素子のいずれか一方を、マルチゲート構造を有するトランジスタに置き換えたものであってもよい。かかる駆動回路においても、リーク電流の低減が実現されるという効果を奏する。

【0067】

図９は、当該実施形態に係る他の実施例の駆動回路の回路図である。図９に示す駆動回路は、図６に示す第３の実施形態に係る駆動回路の第３スイッチング素子及び第４スイッチング素子を、マルチゲート構造を有するトランジスタに置き換えたものである。また、図示はしないが、図５に示す第２の実施形態に係る駆動回路や、第３の実施形態に係る駆動回路であって駆動トランジスタにｐ型トランジスタを用いる駆動回路についても、同様である。

【0068】

［第５の実施形態］
本発明の第５の実施形態に係る表示装置は、発光素子の駆動回路の構成が異なる以外は、第４の実施形態に係る表示装置と同じ構造をしている。

【0069】

図１０は、当該実施形態に係る駆動回路の回路図である。図８に示す第４の実施形態に係る駆動回路は、第４スイッチング素子として、直列に接続されるトランジスタＮＴ２Ａ及びトランジスタＮＴ２Ｂを有している。トランジスタＮＴ２Ａのゲート及びトランジスタＮＴ２Ｂのゲートはともに、第２制御線φ２に接続されている。これに対して、当該実施形態に係る駆動回路では、２個のトランジスタのうち、トランジスタＮＴ２Ａのゲートが第１制御線φ１に接続されている。それ以外については、当該実施形態に係る駆動回路は、図８に示す第４の実施形態に係る駆動回路と同じである。

【0070】

当該実施形態に係る駆動回路の駆動方法は、図４や図７に示す駆動方法と同様であり、第１制御線φ１は、時刻ｔ２〜時刻ｔ４の期間にハイ電圧Ｖ_Ｈとなり、それ以外の期間ではロー電圧Ｖ_Ｌとなっており、第２制御線φ２は、時刻ｔ３〜時刻ｔ４の期間にハイ電圧Ｖ_Ｈとなり、それ以外の期間ではロー電圧Ｖ_Ｌとなっている。第４スイッチング素子がオン状態となるのは、直列に接続されているトランジスタＮＴ２Ａ及びトランジスタＮＴ２Ｂの両方がオン状態となっているときであり、時刻ｔ３〜時刻ｔ４の期間である。また、それ以外の期間では、第４スイッチング素子はオフ状態となっている。

【0071】

当該実施形態に係る駆動回路においても、第４の実施形態に係る駆動回路と同様に、リーク電流の低減が実現されるという効果を奏する。さらに、当該実施形態に係る駆動回路では、設計の自由度が増加しており、高精細画素レイアウト時に有用となる配置を可能にするという格別の効果を奏する。図１０に示す駆動回路は、図８に示す第４の実施形態に係る駆動回路のトランジスタＮＴ２Ａのゲートの接続先を第２制御線φ２から第１制御線φ１に変更したものであるが、これに限定されることはない。

【0072】

図１１は、当該実施形態に係る他の実施例の駆動回路の回路図である。図１１に示す駆動回路は、図９に示す第４の実施形態に係る駆動回路のトランジスタＮＴ２Ａのゲートの接続先を第１制御線φ１に変更したものであり、高精細画素レイアウト時に有用となる配置を可能にするという格別の効果を奏している。また、図示しないが、駆動トランジスタにｐ型トランジスタを用いる駆動回路についても、同様である。

【0073】

以上、本発明の実施形態に係る駆動回路、表示装置、及び、駆動方法について、説明した。ＣＭＯＳ回路を採用することにより、駆動回路に備えられるトランジスタはｐ型ＭＯＳ−ＴＦＴ又はｎ型ＭＯＳ−ＴＦＴとしているが、これに限定されることはなく、他のトランジスタであってもよいし、他のスイッチング素子であってもよい。なお、実施形態において、有機ＥＬ素子ＯＬＥＤを発光素子の例として説明したが、これに限定されることはなく、本発明に係る駆動回路は、流れる電流の量によって発光量が制御される発光素子の駆動回路に、広く適用することが出来る。本発明に係る駆動回路を表示装置が備えることにより、高精細化に対応する表示装置の小型化が実現する。しかし、本発明に係る駆動回路は、表示装置に限定されることなく、他の装置にも適用することが出来る。

【符号の説明】

【0074】

１００ 有機ＥＬ表示装置、１０１ 上フレーム、１０２ 下フレーム、１０３ フレキシブル基板、１０４ 回路基板、１０５ ＴＦＴ基板、Ｃ１，Ｃ２ 容量、ＤＰ 表示領域、Ｎ１，Ｎ２，Ｎ３ ノード、ＮＴ１，ＮＴ１Ａ，ＮＴ１Ｂ，ＮＴ２，ＮＴ２Ａ，ＮＴ２Ｂ，ＮＴＤ トランジスタ、ＯＬＥＤ 有機ＥＬ素子、ＰＣ 画素回路、ＰＳ 電圧源、ＰＴ１，ＰＴ２，ＰＴＤ トランジスタ、ＳＩＧ 信号線、ＶＤ 第１基準電圧、ＶＳ 第２基準電圧、ＸＤＶ 信号線駆動回路、ＹＤＶ 走査線駆動回路、φ１ 第１制御線、φ２ 第２制御線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】