特許 6286064 メモリ・セル形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6286064

(24)【登録日】2018年2月9日

(45)【発行日】2018年2月28日

(54)【発明の名称】メモリ・セル形成方法

(51)【国際特許分類】

   H01L 27/11504 20170101AFI20180215BHJP

   H01L 27/11507 20170101ALI20180215BHJP

   H01L 21/314 20060101ALI20180215BHJP

【ＦＩ】

   H01L27/11504

   H01L27/11507

   H01L21/314

【請求項の数】4

【全頁数】14

(21)【出願番号】特願2016-564312(P2016-564312)

(86)(22)【出願日】2015年4月22日

(65)【公表番号】特表2017-518632(P2017-518632A)

(43)【公表日】2017年7月6日

(86)【国際出願番号】US2015026994

(87)【国際公開番号】WO2015167887

(87)【国際公開日】20151105

【審査請求日】2016年11月7日

(31)【優先権主張番号】14/263,610

(32)【優先日】2014年4月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】チャヴァン，アショニタ エー．

(72)【発明者】

【氏名】カルデローニ，アレッサンドロ

(72)【発明者】

【氏名】ラマスワミ，ドゥライ ヴィシャーク ニルマル

【審査官】 宮本 博司

(56)【参考文献】

【文献】 特開２００５−１７４９７７（ＪＰ，Ａ）

【文献】 特開平１０−２５５４８３（ＪＰ，Ａ）

【文献】 特開２０１０−１９２５２０（ＪＰ，Ａ）

【文献】 特開２００８−０８５１７８（ＪＰ，Ａ）

【文献】 特開２０１３−０４２１４０（ＪＰ，Ａ）

【文献】 特開２００５−２７７１７０（ＪＰ，Ａ）

【文献】 特開２００２−１３４７０７（ＪＰ，Ａ）

【文献】 特開２０１１−１５５１９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５０４

Ｈ０１Ｌ ２１／３１４

Ｈ０１Ｌ ２７／１１５０７

(57)【特許請求の範囲】

【請求項1】

メモリ・セル形成方法であって、
埋設凹部アクセス・デバイス（ＢＲＡＤ）であって、前記ＢＲＡＤのゲートが、前記ＢＲＡＤに対応する、第一ソース／ドレイン領域の上面よりも下方に、及び第二ソース／ドレイン領域の上面よりも下方に形成される前記埋設凹部アクセス・デバイス（ＢＲＡＤ）を基板内に形成することと、
前記ＢＲＡＤの前記ゲート上に形成されたキャッピング材料上、及び前記第一ソース／ドレイン領域上に第一電極コンタクトを形成することと、
前記第一電極コンタクト上に強誘電体キャパシタに対応するコンテナを形成することとであって、前記第一電極コンタクトは前記強誘電体キャパシタを第二メモリ・セルの強誘電体キャパシタと接続するように形成することと、
前記コンテナ内、及び前記第一電極コンタクト上に、前記強誘電体キャパシタの下部電極を形成することと、
前記コンテナ内に強誘電体材料を形成することと、
前記コンテナ内に上部電極を形成することと、
前記第二ソース／ドレイン領域上に導電性ピラーの少なくとも一部を形成することと、を含み、
前記導電性ピラーが、第二電極コンタクトを介して前記上部電極に結合され、
前記第二電極コンタクトが、第一メモリ・セルの上部電極を第三メモリ・セルの上部電極に接続し、
前記第一メモリ・セルの強誘電体キャパシタの強誘電体材料が、前記第二電極コンタクトに直接接触する、メモリ・セル形成方法。

【請求項2】

前記ＢＲＡＤと隣接するメモリ・セルのＢＲＡＤとの間に分離領域を形成することと、
前記分離領域に対応する誘電体材料上に前記導電性ピラーの少なくとも一部を形成することと、
を含む、請求項１に記載のメモリ・セル形成方法。

【請求項3】

第一導電線と第二導電線との間に複数の追加のメモリ・セルのそれぞれの強誘電体キャパシタと直列となるように前記強誘電体キャパシタを形成することをさらに含む、請求項１〜２のいずれか一項に記載のメモリ・セル形成方法。

【請求項4】

前記コンテナが少なくとも２０：１のアスペクト比を有し、前記コンテナ内に前記強誘電体材料を形成することが、
チタン酸ジルコン酸鉛（ＰＺＴ）材料、
タンタル酸ストロンチウム・ビスマス（ＳＢＴ）材料、
酸化ハフニウム系材料、及び
酸化ジルコニウム系材料、
のうちの少なくとも１つを堆積させることを含む、請求項１〜３の一項に記載のメモリ・セル形成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に半導体デバイス及び方法に関し、さらに特に強誘電体デバイス及びその形成方法に関する。

【背景技術】

【0002】

メモリ・デバイスは内部の半導体、コンピュータ内の集積回路または他の電子機器として一般的に提供される。特に、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、強誘電体ランダム・アクセス・メモリ（ＦｅＲＡＭ）、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、及びフラッシュ・メモリを含む、多くの異なるタイプのメモリがある。いくつかのタイプのメモリ・デバイスは、不揮発性メモリであることが可能であり、高メモリ密度、高い信頼性、及び低消費電力を必要としている広範囲の電子アプリケーションのために使用されることが可能である。不揮発性メモリは、たとえば、パーソナル・コンピュータ、ポータブル・メモリ・スティック、ソリッド・ステート・ドライブ（ＳＳＤ）、デジタル・カメラ、携帯電話、ＭＰ３プレーヤのようなポータブル・ミュージック・プレイヤ、ムービ・プレイヤ、及び他の電子機器内で使用されることができる。揮発性メモリ・セル（たとえば、ＤＲＡＭセル）は、電力のない中でそれらの格納された状態を保持する不揮発性メモリ・セル（たとえば、フラッシュ・メモリ・セル）とは対照的に、それらの格納されたデータ状態（たとえば、リフレッシュ・プロセスを介して）を保持するために電力を必要とする。しかしながら、ＤＲＡＭセルのようなさまざまな揮発性メモリ・セルは、フラッシュ・メモリ・セルのようなさまざまな不揮発性メモリ・セルより高速で動作する（たとえば、プログラムされる、読み出される、消去されるなど）ことができる。

【0003】

ＤＲＡＭセルと同様に、ＦｅＲＡＭセルは、アクセス・デバイス（たとえば、トランジスタ）に関して直列でキャパシタ（たとえば、強誘電体キャパシタ）を備えることが可能である。このようなものとして、ＦｅＲＡＭは、たとえば、フラッシュ・メモリと比較した場合に相対的に高速なプログラム／読み出し時間のような利点がある。しかしながら、ＤＲＡＭとは異なり、ＦｅＲＡＭは、不揮発性メモリである。

【図面の簡単な説明】

【0004】

【図1】本開示の複数の実施形態に従いメモリ・アレイの１部の概略を図示する。

【図2A】本開示の複数の実施形態に従い強誘電体メモリ・アレイの１部の断面図を説明する。

【図2B】図２Ａで示されたアレイの１部の概略を図示する。

【図3】本開示の複数の実施形態に従い強誘電体メモリ・アレイの１部の断面図を説明する。

【図4】本開示の複数の実施形態に従い強誘電体メモリ・アレイの１部の３次元図を説明する。

【図5】本開示の複数の実施形態に従い強誘電体メモリ・アレイの１部の俯瞰図を説明する。

【図6】本開示の複数の実施形態に従い動作する強誘電体メモリ・デバイスを含むメモリ・システムの形式で装置のブロック図を説明する。

【発明を実施するための形態】

【0005】

強誘電体メモリ・アレイは、基板内に形成された埋設凹部アクセス・デバイス（ＢＲＡＤ）及びこのＢＲＡＤ上に形成された強誘電体ストレージ・デバイスを含む。

【0006】

複数の実施形態において、強誘電体メモリ・アレイは、第一導電線（たとえば、プレート線）及び第二導電線（たとえば、ビット線）間の連鎖型構成（たとえば、直列で）内で結合された複数の強誘電体ストレージ・デバイス（たとえば、強誘電体キャパシタ）及び対応するアクセス・デバイス（たとえば、トランジスタ）を備えることが可能である。このアクセス・デバイスは、アレイのそれぞれの導電線（たとえば、ワード線）にゲートを結合する埋設凹部アクセス・デバイス（ＢＲＡＤ）であることが可能である。

【0007】

本開示の実施形態は、以前のＦｅＲＡＭセル及び／またはシステムに勝る利点を提供することが可能である。たとえば、複数の実施形態は、ＢＲＡＤ上に、及びこれに関するピッチ上に形成された強誘電体キャパシタを備える。ＢＲＡＤは、たとえば、プレーナ型トランジスタのような他のアクセス・デバイスと比べて縮小した最小加工寸法を有することが可能である。また、複数の実施形態において、強誘電体キャパシタは、たとえば、従来技術のプレーナ型強誘電体「平行平板型」キャパシタと比較してより小さい最小加工寸法を提供することが可能である、「コンテナ」・キャパシタ（たとえば、縦型のコンテナ構造内に形成されることが可能なキャパシタ）であることが可能である。このようなものとして、本明細書で記述された複数の実施形態は、以前のアプローチと比較して増加したセル密度を提供することが可能である。たとえば、複数の実施形態は、４Ｆ^２のセル・サイズを達成することが可能である。

【0008】

本開示の以下の詳細な説明において、参照は、本明細書の部分を形成する添付の図面に行われ、本開示の１つ以上の実施形態を実施する方法の例示として示される。これらの実施形態は、当業者が本開示の実施形態を実施することを可能にするように十分に詳細に記述され、他の実施形態を利用することができること、及び本開示の範囲から逸脱することなく、そのプロセス、電気的、及び／または構造変更を行うことができることを理解するべきである。

【0009】

本明細書の図面は、最初の１桁または複数の桁が描写する図面番号に対応し、残りの桁が図面内の素子または構成要素を識別する番号付けの規則に従う。異なる図面間の同様の素子または構成要素は、同様の桁の使用により識別されることができる。たとえば、１０８は、図１の素子「０８」を参照することができ、同様の素子は、図４で４０８として参照されることができる。また、本明細書で使用されるように、「複数の」１つの特定の素子及び／または特徴は、このような素子及び／または特徴のうちの１つ以上を参照することが可能である。

【0010】

図１は、本開示の複数の実施形態に従いメモリ・アレイ１００の１部の概略を図示する。このアレイ１００は、連鎖型構成（たとえば、直列で接続された）内の不揮発性強誘電体メモリ・セルを備えるが、実施形態はこの実施例に制限されない。メモリ・アレイ１００は、アクセス線または「ワード線」と本明細書で言われることができる、導電線１０６−０、１０６−１、１０６−２、及び１０６−３、ならびにセンス線または「ビット線」と言われることができる、交差する導電線１０８−０、１０８−１、及び１０８−２を含む。デジタル環境内のアドレス指定を容易にするために、複数のワード線１０６−０〜１０６−３及び複数のビット線１０８−０〜１０８−２は、それぞれ２つのなんらかの累乗（たとえば、２５６本のワード線×４,０９６本のビット線）であることが可能である。ワード線及び／またはビット線は、導電性材料（複数を含む）（たとえば、窒化チタン、窒化タンタル、プラチナ、銅、タングステン、窒化タングステン、及び／またはルテニウムなど、導電性材料及び／またはそれらの組み合わせのような、金属）を含むことが可能である。３本のビット線及び４本のワード線を図１で示すが、実施形態は、特定の数のビット線及び／またはワード線に制限されない。

【0011】

メモリ・アレイ１００は、強誘電体ストレージ・デバイス（たとえば、１２０−０、１２０−１、１２０−２、１２０−３）及び対応するアクセス・デバイス（たとえば、１１２−０、１１２−１、１１２−２、１１２−３）を各々備える、セルのストリング１０９−０、１０９−１、１０９−２を含む。各ストリング１０９−０、１０９−１、及び１０９−２と関連したアクセス・デバイス１１２−０、１１２−１、１１２−２、及び１１２−３は、それぞれワード線１０６−０、１０６−１、１０６−２、及び１０６−３に結合される。また各ストリング１０９−０、１０９−１、及び１０９−２は、それぞれのビット線１０８−０、１０８−１、及び１０８−２と関連する。各ストリング１０９−０、１０９−１、及び１０９−２のメモリ・セルは、直列で接続される。たとえば、アクセス・デバイス（たとえば、トランジスタ）１１２−０、１１２−１、１１２−２、及び１１２−３は、ソース選択ゲート（たとえば、電界効果トランジスタ（ＦＥＴ））１１０−０、１１０−１、１１０−２及びビット線コンタクト間でソースがドレインに結合される。ソース選択ゲート１１０−０、１１０−１、１１０−２は、ソース選択線（ＳＥＬＥＣＴ）１０４上の信号に応答して共通プレート線（ＰＬ）１０２にそれぞれストリングを選択的に結合するように構成される。図１で示されないが、各ストリング１０９−０、１０９−１、及び１０９−２は、ソース選択ゲート１１０−０、１１０−１、１１０−２がドレイン選択線（図示せず）を介してそのゲートに適用された信号に応答してそれぞれのビット線１０８−０、１０８−１、及び１０８−２へそれぞれのストリング１０９−０、１０９−１、及び１０９−２を選択的に結合するように構成されているストリングの端部に結合されたドレイン選択ゲートを含むことが可能である。ワード線１０６−０、１０６−１、１０６−２、及び１０６−３、ビット線１０８−０、１０８−１、及び１０８−２、ならびにストリング１０９−０、１０９−１、１０９−２のような素子が一般的な方式でワード線１０６、ビット線１０８、及びストリング１０９と言われることができることに留意する。

【0012】

複数の実施形態において、及び図１で示されるように、またそれぞれのストリング１０９−０、１０９−１、及び１０９−２の強誘電体ストレージ・デバイス１２０−０、１２０−１、１２０−２、１２０−３（たとえば、強誘電体キャパシタ）は、直列で接続される。たとえば、さらに以下で記述されるように、ストリング内の各強誘電体キャパシタの電極は、このストリング内の隣接する電極の電極に接続される。

【0013】

複数の実施形態において、アクセス・デバイス１１２は、埋設凹部アクセス・デバイス（ＢＲＡＤ）である。さらに以下で記述されるように、アクセス・デバイス１１２は、ソース、ドレイン、及び埋め込みゲート（たとえば、制御ゲート）を備える。強誘電体ストレージ・デバイス１２０は、１組のキャパシタ電極間に強誘電体材料を備える強誘電体キャパシタであることが可能である。さらに以下で記述されるように、強誘電体キャパシタは、約１０：１以上のアスペクト比を有するビア内に形成された縦型のコンテナ構造を有することが可能であるが、実施形態は特定のアスペクト比に制限されない。

【0014】

強誘電体キャパシタ１２０は、それらがピッチ上にあるようにＢＲＡＤ１１２上に形成されることが可能である。このようなものとして、本開示の実施形態は、プレーナ型アクセス・デバイス（たとえば、プレーナ型トランジスタ）及び／またはプレーナ平行平板型キャパシタを用いることができる、以前の強誘電体メモリに比べてより小さい設置面積及び増加した密度のような利点を提供することが可能である。

【0015】

一般的に各ワード線１０６は、メモリ・セルの「ロー」に対応する複数のアクセス・デバイス１１２のゲートを結合する。各ストリング１０９は、特定のビット線１０８に結合されたメモリ・セルの「カラム」に対応する。用語「カラム」及び「ロー」の使用は、メモリ・セルの特定の線形（たとえば、垂直及び／または水平）方向を示唆することを意図されない。

【0016】

当業者は、選択されたワード線（たとえば、１０６−０、１０６−１、１０６−２、及び１０６−３）に結合された複数のセルが、１ページのメモリ・セルとして共にプログラム及び／または感知（たとえば、読み出し）されることが可能であることを理解するであろう。プログラミング（たとえば、書き込み）動作は、非アクティブ（たとえば、非導電性）状態の選択されたワード線に結合されたアクセス・デバイスを維持しながら、選択されないワード線（たとえば、プログラムされないセルに結合されたワード線）に結合されたアクセス・デバイスをアクティブ化することを備えることが可能である。強誘電体キャパシタの電極間の（たとえば、共通プレート線１０２及びビット線１０８を介して）印加電圧は、強誘電体材料の分極状態をもたらすことが可能である。この分極化は、選択されたセル（たとえば、ロジック「０」または「１」）のデータ状態に対応することが可能である。

【0017】

読み出し動作のような、センス動作は、非アクティブ（たとえば、非導電性）状態で選択されたワード線１０６に結合されたアクセス・デバイス１１２を維持しながら、選択されないワード線（たとえば、プログラムされないセルに結合されたワード線）に結合されたアクセス・デバイスをアクティブ化することを備えることが可能である。センス・アンプ（図示せず）は、ビット線１０８に結合されることが可能であり、キャパシタ１２０の分極化に応答してビット線１０８上で感知された電流及び／または電圧に基づき選択されたセルの格納されたデータ状態を判定するために使用されることが可能である。

【0018】

図２Ａは、本開示の複数の実施形態に従い強誘電体メモリ・アレイ２００の１部の断面図を説明する。図２Ｂは、図２Ａで示されたアレイ２００の１部の概略を図示する。このアレイ２００は、図１で示されるような連鎖型構成で結合された複数の強誘電体メモリ・セルを備える。メモリ・セルは、それぞれのＢＲＡＤ（たとえば、２１２−０、２１２−１、２１２−２）上に形成された強誘電体キャパシタ（たとえば、２２０−０、２２０−１、２２０−２）を各々備える。

【0019】

アクセス・デバイス（たとえば、２１２−０、２１２−１、２１２−２）は、それぞれのワード線（たとえば、２０６−０（ＷＬ０）、２０６−１（ＷＬ１）、２０６−２（ＷＬ２））に結合されたゲート、１組のソース／ドレイン領域２１５、２１７（たとえば、アクティブ領域）、及びキャッピング材料２０７を備える。図２Ａで示されないが、ゲート酸化物材料は、このゲート及びキャッピング材料を形成するゲート・トレンチの側壁部上に形成されることが可能である。このゲートは、他の導電性材料の中では、ドープされたポリシリコン材料、窒化チタン（ＴｉＮ）、及び／または窒化タンタル（ＴａＮ）など、及び／またはそれらの組み合わせのような導電性材料を含むことが可能である。アクセス・デバイスのゲートは、基板２０３の表面下に（たとえば、これに埋め込まれて）設置される。基板２０３は、たとえば、さまざまなドープされた及び／またはドープされない半導体材料を含むことができる基板構造の中でも、半導体基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、及び／またはシリコン・オン・サファイア（ＳＯＳ）基板であることが可能である。ｘソース／ドレイン領域２１５、２１７は、基板２０３内に広がるドープされた領域であることが可能である。ソース／ドレイン領域２１５、２１７は、イオン注入または他の適切なドーピング・プロセスを介して、リン、砒素、及び／または硼素イオンを含む種のようなさまざまな化学種でドープされることが可能である。ソース／ドレイン領域２１５のドーピング濃度は、ソース／ドレイン領域２１７のドーピング濃度と同じであってもよい、またはこれと同じでなくてもよい。アクセス・デバイス２１２のキャッピング材料は、適切な誘電体材料の中でも窒化シリコン（ＳｉＮ）のような、誘電体材料であることが可能である。

【0020】

アレイ２００の強誘電体キャパシタ（たとえば、２２０−０、２２０−１、２２０−２）は、１組のキャパシタ電極２２９及び２２７間に強誘電体材料２２５を備える。この電極２２９は、下部電極と言われることができ、電極２２７は、上部電極と言われることができる。電極２２７及び／または電極２２９は、さまざまな他の適切な電極材料の中でもドープされたポリシリコン及び／または金属材料のような導電性材料を含むことが可能である。ｘ強誘電体材料２２５は、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ）、酸化ハフニウム系材料、ペロブスカイト材料（たとえば、酸化チタン・カルシウム）、及び／またはチタン酸ビスマス・ランタンなど、他の強誘電体材料及び／またはそれらの組み合わせのようなさまざまな材料を含むことが可能である。いくつかの実施形態において、強誘電体材料２２５は、酸化ハフニウム系材料及び／または酸化ジルコニウム系材料を含むことが可能である。特定の実施形態において、酸化ハフニウム系材料及び／または酸化ジルコニウム系材料は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ゲルマニウム（Ｇｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、バリウム（Ｂａ）、チタン（Ｔｉ）、及び／またはそれらの組み合わせのうちの少なくとも１つでドープされる。

【0021】

キャパシタ電極２２９は、導電性コンタクト２３０を介してアクセス・デバイス２１２のソース／ドレイン領域２１５に結合される。キャパシタ電極２２７は、導電性コンタクト２２１及び導電性コンタクト・ピラー２２３を介してアクセス・デバイス２１２のソース／ドレイン領域２１７に結合される。

【0022】

強誘電体キャパシタ２２０は、強誘電体材料２２５と交換されるＤＲＡＭキャパシタの誘電体材料を除きＤＲＡＭ「コンテナ」・キャパシタに類似した方式で形成されることが可能である。実施例として、複数の導電性コンタクト２３０は、図２Ａで示されるようにソース／ドレイン領域２１５、２１７と接触しているＢＲＡＤ２１２上に形成されることが可能である。誘電体材料２１１は、基板上に形成されることが可能であり、複数のコンテナ（たとえば、ビア）は、導電性コンタクト２３０上で誘電体材料２１１内に形成される（たとえば、エッチングされる）ことが可能である。電極材料は、コンテナ内に（たとえば、コンテナの側壁部及び下部上に）形成されることが可能であり、平坦化プロセスを実行して、図示されるようにコンテナ内に閉じ込められた下部電極２２９を形成することが可能である。つぎに強誘電体材料は、コンテナ内に（たとえば、下部電極２２９の側壁部及び下部上に）形成される（たとえば、コンフォーマルに）ことが可能であり、電極材料は、コンテナ内に（たとえば、強誘電体２２５の側壁部及び下部上に）形成され、上部電極２２７として有用であることが可能である。平坦化プロセスを実行して、コンテナ内に上部電極２２７を閉じ込めることができる。複数のビアは、誘電体材料２１１内にエッチングされることが可能であり、これらのビアは、導電性材料で充填され、上部電極のコンタクト・ピラー２２３として有用であることが可能である。つぎに導電性コンタクト材料をパターニング及びエッチングして、導電性コンタクト２２１を形成することで、上部電極２２７をそれぞれの導電性コンタクト・ピラー２２３に結合することが可能である。

【0023】

複数の実施形態において、強誘電体材料２２５は、たとえば、約３００オングストロームの長さ及び／または幅寸法または直径、及び約１０キロオングストローム以上の高さを有することが可能である、コンテナ寸法のために有益であることが可能である、原子層堆積（ＡＬＤ）を介して形成される（たとえば堆積する）ことが可能である。いくつかの実施形態において、コンテナ寸法は、５ナノメートル（ｎｍ）〜１５０ナノメートル（ｎｍ）の直径範囲を１００ｎｍ〜２５キロオングストロームの長さ範囲で有する。コンテナのアスペクト比が１０：１以上である例において、たとえば、物理気相成長（ＰＶＤ）のような他の堆積プロセスを使用してコンテナ内に強誘電体を適切に形成することは困難である可能性がある。

【0024】

図２Ａで示されるように、キャパシタ２２０は、対応するＢＲＡＤ２１２に関するピッチ上に形成される。ＢＲＡＤ２１２がプレーナ型トランジスタに比べてより小さい物理的な設置面積を有するため、たとえば、アレイ２００の密度は、以前の強誘電体メモリ・アレイに比べて改良されることが可能である。実施例として、図２で図示されたメモリ・セルは、４Ｆ^２のセル・サイズを達成することが可能である。

【0025】

図３は、本開示の複数の実施形態に従い強誘電体メモリ・アレイ３００の１部の断面図を説明する。アレイ３００は、図１、図２Ａ、及び図２Ｂで示されるような連鎖型構成で結合された複数の強誘電体メモリ・セルを含む。このメモリ・セルは、それぞれのＢＲＡＤ（たとえば、３１２−０、３１２−１、３１２−２）上に形成された強誘電体キャパシタ（たとえば、３２０−０、３２０−１、３２０−２）を各々備える。

【0026】

アレイ３００の強誘電体キャパシタ（たとえば、３２０−０、３２０−１、３２０−２）は、１組のキャパシタ電極３２９及び３２７間に強誘電体材料３２５を備える。この電極３２９は、下部電極と言われることができ、電極３２７は、上部電極と言われることができる。キャパシタ電極３２９は、導電性コンタクト３３０を介してアクセス・デバイス３１２のソース／ドレイン領域３１５に結合される。キャパシタ電極３２７は、導電性コンタクト３２１及び導電性コンタクト・ピラー３２３を介してアクセス・デバイス３１２のソース／ドレイン領域３１７に結合される。

【0027】

強誘電体キャパシタ３２０−０、３２０−１、３２０−２を直列で結合し、これらのアライメントをとる（たとえば、対応するストリング沿いに）。いくつかの実施形態において、導電性コンタクト・ピラー３２３は、強誘電体キャパシタ３２０−０、３２０−１、３２０−２内の間にすべて設置されない。すなわち、導電性コンタクト・ピラー３２３は、所与のストリングの隣接する強誘電体キャパシタ３２０−０、３２０−１、３２０−２間にすべてない位置で位置決めされることが可能である。たとえば、いくつかの実施形態において、コンタクト・ピラー３２３は、隣接するストリングの強誘電体キャパシタから第一ストリングの強誘電体キャパシタを分離する分離領域の誘電体材料上に少なくとも部分的に位置決めされる。このようなものとして、導電性コンタクト・ピラー３２３は、ピラー３２３がキャパシタ３２０の隣接するストリング間にあるのでそれらが対応するそれぞれのキャパシタの「背面」に設置されるとみなされることができる。

【0028】

複数の実施形態において、プレーナ型キャパシタに比べて相対的に高アクペクト比を有する強誘電体キャパシタ３２０−０、３２０−１、３２０−２は、複数の対応するＢＲＡＤ３１２に関するピッチ上に形成され、以前の強誘電体メモリに比べてより小さい設置面積及び増加した密度を達成することが可能である。いくつかの実施形態において、４Ｆ^２である強誘電体連鎖型アーキテクチャを達成する。いくつかの実施形態において、導電性コンタクト・ピラー３２３は、強誘電体ストレージ・デバイス３２０−０、３２０−１の対応するストリングの「背面」にある位置に位置決めされることが可能であり、以前の強誘電体メモリに比べてより小さい設置面積及び増加した密度を達成することができる、ストリングの強誘電体ストレージ・デバイス３２０−０、３２０−１のアライメントに（たとえば、これらの間に）導電性コンタクト・ピラー３２３を形成する実施形態に比べて互いに近接にストリングの強誘電体ストレージ・デバイス３２０−０、３２０−１を位置決めすることを可能にする。

【0029】

図４は、本開示の複数の実施形態に従いメモリ・アレイ４００の１部の３次元図を説明する。

【0030】

メモリ・アレイ４００は、選択線４０４、複数の強誘電体キャパシタ４２０、複数の電極４２１、４３０、コンタクト・ピラー４２３、アクセス・デバイス４１２、ワード線４０６、ビット線４０８、及び／または分離領域４４０に結合された選択トランジスタ４１０を介して、強誘電体ストレージ・デバイス４２０に結合されたプレート線４０２を含む。アレイ４００は、図１、図２Ａ、図２Ｂ、及び図３で示されるような連鎖型構成で結合された複数の強誘電体メモリ・セルを含む。このメモリ・セルは、それぞれのＢＲＡＤ（たとえば、４１２−０、４１２−１、４１２−２）上に形成された強誘電体キャパシタ（たとえば、４２０−０、４２０−１、４２０−２）を各々含む。

【0031】

アクセス・デバイス（たとえば、４１２−０、４１２−１、４１２−２）は、それぞれワード線（たとえば、４０６−０、４０６−１、４０６−２）、１組のソース／ドレイン領域４１５、４１７（たとえば、アクティブ領域）、及びキャッピング材料４０７に結合されたゲートを含む。ゲート酸化物材料は、ゲート及びキャッピング材料を形成するゲート・トレンチの側壁部上に形成されることが可能である。アクセス・デバイスのゲートは、基板（図示せず）の表面下に設置される（たとえば、これに埋め込まれる）。ソース／ドレイン領域４１５、４１７は、基板内に広がるドープされた領域であることが可能である。

【0032】

本明細書で記述されるように、アレイ４００の強誘電体キャパシタ４２０は、１組のキャパシタ電極間に強誘電体材料を備える。この１組のキャパシタ電極は、上部キャパシタ電極及び下部キャパシタ電極と言われることが可能である。強誘電体キャパシタ４２０の下部キャパシタ電極は、導電性コンタクト４３０を介してアクセス・デバイス４１２のソース／ドレイン領域４１５に結合される。上部キャパシタ電極は、導電性コンタクト４２１及び導電性コンタクト・ピラー４２３を介してアクセス・デバイス４１２のソース／ドレイン領域４１７に結合される。

【0033】

複数の実施形態において、強誘電体材料は、たとえば、約３００オングストロームの長さ及び／または幅寸法または直径及び約１０キロオングストローム以上の高さを有することが可能である、コンテナの寸法により有益であることが可能である、原子層堆積（ＡＬＤ）を介して形成される（たとえば、堆積する）ことが可能である。コンテナのアスペクト比が１０：１以上である例において、たとえば、物理気相成長（ＰＶＤ）のような他の堆積プロセスを使用してコンテナ内に強誘電体を適切に形成することは、困難である可能性がある。

【0034】

強誘電体キャパシタ４２０の追加のローは、分離領域４４０を使用して分離される。分離領域４４０は、強誘電体キャパシタ４２０の第一ローを強誘電体キャパシタ４２０の隣接する及び／または平行な第二ローから分離するために利用される。いくつかの実施形態において、分離領域４４０は、強誘電体ストレージ・キャパシタ４２０に平行するトレンチ内に堆積した誘電体材料を備える。さらに本明細書で記述されるように、特定の実施形態において、コンタクト・ピラー４２３は、分離領域４４０に対応する誘電体材料上に少なくとも部分的にある。

【0035】

図５は、本開示の複数の実施形態に従いメモリ・アレイ５００の１部の俯瞰図を説明する。図５で示された部分は、メモリ・セルの２つのストリング５０９−０及び５０９−１を含む。領域５４０は、隣接するストリング５０９−０及び５０９−１のアクセス・デバイス（たとえば、ＢＲＡＤ）間の分離領域（たとえば、ＳＴＩトレンチ）を表す。

【0036】

本明細書で記述されるように、ストリング５０９−０及び５０９−１の強誘電体キャパシタ（たとえば、５２０−０、５２０−１、５２０−２）は、直列で（たとえば、連鎖型アーキテクチャで）結合される。すなわち、強誘電体キャパシタ５２０−０は、コンタクト・ピラー５２３に接続された導電性コンタクト５２１（たとえば、上部導電性コンタクト）を介して強誘電体キャパシタ５２０−１に結合される。加えて、強誘電体キャパシタ５２０−１は、導電性コンタクト（たとえば、下部導電性コンタクト）（図示せず）を介して強誘電体キャパシタ５２０−２に結合される。強誘電体キャパシタ５２０の第一ストリング５０９−０及び強誘電体キャパシタ５２０の第二ストリング５０９−１は、誘電体材料を含む分離領域５４０の少なくとも１部とトレンチを含む分離領域５４０により分離される。

【0037】

いくつかの実施形態において、コンタクト・ピラー５２３は、強誘電体キャパシタ５２０−０及び強誘電体キャパシタ５２０−１間に位置決めされる。特定の実施形態において、コンタクト・ピラー５２３は、強誘電体キャパシタ５２０−０及び強誘電体キャパシタ５２０−１間で等距離である位置に位置決めされる。すなわち、特定の実施形態において、コンタクト・ピラー５２３及び強誘電体キャパシタ５２０−０間の距離は、コンタクト・ピラー５２３及び強誘電体キャパシタ５２０−１間の距離に等しい。特定の実施形態において、コンタクト・ピラー５２３は、強誘電体キャパシタ５２０−０、５２０−１の表側及び裏側から等距離である位置に位置決めされる。すなわち、コンタクト・ピラー５２３は、強誘電体キャパシタ５２０−０及び強誘電体キャパシタ５２０−１間で相対的に中心位置に位置決めされる。

【0038】

いくつかの実施形態において、コンタクト・ピラー５２３は、強誘電体キャパシタ５２０の「背面」である位置に位置決めされる。たとえば、コンタクト・ピラー５２３が強誘電体キャパシタ５２０間の相対的に中心位置の位置に設置されないときに、コンタクト・ピラー５２３は、ストリング５０９−０内の強誘電体キャパシタ５２０の「背面」に設置される。いくつかの実施形態において、少なくとも１部のコンタクト・ピラー５２３が分離領域５４０の１部上にあるようにコンタクト・ピラー５２３を形成する。たとえば、いくつかの実施形態において、コンタクト・ピラー５２３は、隣接するストリング５０９−１の強誘電体キャパシタから第一ストリング５０９−０の強誘電体キャパシタ５２０を分離する分離領域５４０の誘電体材料上に少なくとも部分的に位置決めされる。このようなものとして、導電性コンタクト・ピラー５２３は、ピラー５２３がキャパシタ５２０の隣接するストリング５０９間にあるためそれらが対応するそれぞれのキャパシタ５２０の「背面」に設置されるとみなされることができる。

【0039】

アレイ５００の強誘電体キャパシタ５２０は、１組のキャパシタ電極５２９及び５２７間に強誘電体材料５２５を備える。電極５２９は、下部電極と言われることができ、電極５２７は、上部電極と言われることができる。

【0040】

キャパシタ電極５２９は、導電性コンタクトを介してアクセス・デバイスのソース／ドレイン領域に結合される。キャパシタ電極５２７は、導電性コンタクト５２１及び導電性コンタクト・ピラー５２３を介してアクセス・デバイスのソース／ドレイン領域に結合される。

【0041】

複数の実施形態において、強誘電体材料５２５は、たとえば、約３００オングストロームの長さ及び／または幅寸法または直径５７１−１、５７１−２及び約１０キロオングストローム以上の高さを有することが可能である、コンテナの寸法により有益であることが可能である、原子層堆積（ＡＬＤ）を介して形成される（たとえば、堆積する）ことが可能である。直径５７１−１、５７１−２は、加工寸法（Ｆ）であることが可能である。加えて、強誘電体材料５２５は、約１００オングストロームの長さ５７７、約５０オングストロームの長さ５７５、及び約５０オングストロームの長さ５７３を有することが可能である。コンテナのアスペクト比が１０：１以上である例において、たとえば、物理気相成長（ＰＶＤ）のような他の堆積プロセスを使用してコンテナ内に強誘電体を適切に形成することは困難である可能性がある。

【0042】

強誘電体キャパシタ・ストリング５０９−０、５０９−１の「背面」にコンタクト・ピラー５２３を位置決めすることは、強誘電体メモリ・アレイ５００内の空間をセーブする。たとえば、分離領域５４０と関連した誘電体部分上にコンタクト・ピラー５２３を位置決めすることは、コンタクト・ピラー５２３を強誘電体キャパシタ５２０−０、５２０−１間に位置決めする実施形態に比べて強誘電体キャパシタ５２０−１へ相対的に近接する位置に強誘電体キャパシタ５２０−０を位置決めすることを可能にすることができる。

【0043】

図６は、本開示の複数の実施形態に従い強誘電体メモリ・アレイ６００を含むメモリ・システム６５０の形式で装置のブロック図を説明する。メモリ・システム６５０は、本明細書の以下で記述されるもののような、不揮発性強誘電体メモリ・セルのアレイ６００を含む、メモリ・デバイス６５４に結合されたメモリ・アクセス・デバイス６５２（たとえば、ホスト・プロセッサ、ファームウェアなど）を含む。複数の実施形態において、また、メモリ・デバイス６５４、メモリ・アレイ６００、及び／またはコントローラ６５５は、「装置」とみなされることができる。

【0044】

メモリ・デバイス６５４及びメモリ・アクセス・デバイス６５２は、別個の集積回路として実現されることが可能である、またはアクセス・デバイス６５２及びメモリ・デバイス６５４は、同じ集積回路、チップ、若しくはパッケージに組み込まれることが可能である。メモリ・アクセス・デバイス６５２は、特定用途向け集積回路（ＡＳＩＣ）のような、ファームウェア内で実現された、ディスクリート・デバイス（たとえば、マイクロプロセッサ）またはある他のタイプのプロセス回路であることが可能である。

【0045】

Ｉ／Ｏ接続６７２及び制御接続６７０は、メモリ・アクセス・デバイス６５２及びメモリ・デバイス６５４間に通信インタフェースを備える。図６の実施形態は、アドレス回路６５８を含み、Ｉ／Ｏ回路６６２を介してＩ／Ｏ接続６７２経由で提供されたアドレス信号をラッチする。アドレス信号は、ロー・デコーダ６５０及びカラム・デコーダ６６６により受信及び復号され、メモリ・アレイ６００にアクセスする。

【0046】

メモリ・デバイス６５４は、読み出し／ラッチ回路６６８を使用してメモリ・アレイ・カラム内の電圧及び／または電流変化を感知することでメモリ・アレイ６００内のデータを感知する。読み出し／ラッチ回路６６８は、メモリ・アレイ６００から１ページ（たとえば、ロー）のデータを読み出してラッチすることが可能である。メモリ・アクセス・デバイス６５２とＩ／Ｏ接続６７２経由での双方向データ通信用のＩ／Ｏ回路６６２を含む。メモリ・アレイ６００にデータを書き込む書き込み回路６６４を含む。

【0047】

制御ロジック回路、ソフトウェア、及び／またはファームウェアとして実現されることができる、コントローラ６５５は、メモリ・アクセス・デバイス６５２から制御接続６７０により通信された信号を復号する。コントローラ６５５は、たとえば、データ・センシング（たとえば、読み出し）及びデータ・プログラミング（たとえば、書き込み）を有する、メモリ・デバイス６５４上での、及びメモリ・アレイ６００の動作を制御することが可能である。

【0048】

特定の実施形態を本明細書で図示及び記述しているが、当業者は、同じ結果を達成するように計画された構成を示された特定の実施形態の代わりに用いることが可能であることを理解するであろう。本開示は、本開示のさまざまな実施形態の適応形態または変形形態を包含することを意図される。上記の説明が例示的な方式で行われていて限定的なものではないことを理解するべきである。上記の実施形態の組み合わせ、及び本明細書で具体的に記述されない他の実施形態は、上記の説明を再検討する際に当業者に明らかであろう。本開示のさまざまな実施形態の範囲は、上記の構造及び方法を使用する他の適用を有する。それゆえに、本開示のさまざまな実施形態の範囲は、このような特許請求の範囲に権利を与える均等物の全範囲に加えて、添付の特許請求の範囲を参照して決定されるべきである。

【0049】

前述の発明を実施するための形態において、さまざまな特徴は、本開示を合理化する目的のために単一の実施形態にまとめられる。本開示の方法は、本開示の開示された実施形態が各請求項で明示的に記述されるよりも多くの特徴を使用する必要がある意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態のすべての特徴より少ないことにある。このようにして、以下の特許請求の範囲は、各請求項が別個の実施形態として自立していながら、発明を実施するための形態に本明細書により組み込まれる。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】