特許 6286486 多帯域発振器を有する位相同期ループおよびそのキャリブレーション方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6286486

(24)【登録日】2018年2月9日

(45)【発行日】2018年2月28日

(54)【発明の名称】多帯域発振器を有する位相同期ループおよびそのキャリブレーション方法

(51)【国際特許分類】

   H03L 7/099 20060101AFI20180215BHJP

   G01S 13/34 20060101ALI20180215BHJP

   H03L 7/10 20060101ALI20180215BHJP

【ＦＩ】

   H03L7/099

   G01S13/34

   H03L7/10 130

【請求項の数】15

【外国語出願】

【全頁数】22

(21)【出願番号】特願2016-134968(P2016-134968)

(22)【出願日】2016年7月7日

(65)【公開番号】特開2017-22707(P2017-22707A)

(43)【公開日】2017年1月26日

【審査請求日】2016年7月7日

(31)【優先権主張番号】14/794,661

(32)【優先日】2015年7月8日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】515280067

【氏名又は名称】アナログ・デヴァイシズ・グローバル

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】パブロ クルス ダト

(72)【発明者】

【氏名】デクラン エム． ダルトン

(72)【発明者】

【氏名】パトリック ジー． クラウリー

【審査官】 石田 昌敏

(56)【参考文献】

【文献】 特開２００８−１３０２１３（ＪＰ，Ａ）

【文献】 特開２０１４−０９５６９０（ＪＰ，Ａ）

【文献】 Wanghua Wu et al.，A mm-Wave FMCW Rader Transmitter Based on a Multirate ADPLL，2013 IEEE Radio Frequency Integrated Circuits Symposium，IEEE，２０１３年 ７月３０日

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ １／００− ７／２６

(57)【特許請求の範囲】

【請求項1】

多帯域発振器と、前記発振器の制御入力を記憶するように構成されたメモリとを備える、位相同期ループ（ＰＬＬ）であって、
前記発振器の第１の帯域の第１の制御入力閾値に応答して前記発振器によって生成される周波数に対応する前記ＰＬＬの周波数制御ワード（ＦＣＷ）を取得し、
前記第１の帯域に隣接する前記発振器の第２の帯域の前記ＦＣＷに対応する周波数を生成し、かつ
前記発振器に前記ＦＣＷに対応する前記周波数を生成させる第２の制御入力を識別して、前記第２の制御入力を前記メモリに記憶するように構成されるキャリブレーションモードにおいて、前記ＰＬＬが動作可能であり、
前記ＰＬＬは、前記ＰＬＬの通常の動作モードにおいて粗制御入力および微制御入力を前記発振器に提供するように構成されたフィルタをさらに備え、
前記フィルタが、前記ＰＬＬの前記キャリブレーションモードにおいて前記ＦＣＷを取得するために、前記ＰＬＬの入力に接続するようにさらに構成され、
前記ＦＣＷの前記取得前に、前記ＰＬＬが前記制御入力を前記第１の制御入力閾値に設定するようにさらに構成される、位相同期ループ（ＰＬＬ）。

【請求項2】

前記第１の制御入力閾値が、前記発振器の微制御入力である、請求項１に記載のＰＬＬ。

【請求項3】

前記ＰＬＬが、前記発振器の帯域ごとに取得、生成、識別、および記憶を順次実施するように構成される、請求項１に記載のＰＬＬ。

【請求項4】

前記発振器の帯域ごとに、前記ＰＬＬが、前記発振器の別の隣接する帯域の前記ＦＣＷを生成するさらなる制御入力を前記メモリに記憶するようにさらに構成される、請求項１に記載のＰＬＬ。

【請求項5】

前記ＰＬＬがデジタルＰＬＬであり、前記発振器が粗デジタル制御入力および微デジタル制御入力を受信するように構成されたデジタル制御発振器（ＤＣＯ）であり、前記第１の制御入力閾値が微デジタル制御入力である、請求項１に記載のＰＬＬ。

【請求項6】

周波数ランプ信号を生じさせるように構成された周波数ランプ発生器と、前記周波数ランプ信号を送受信するように構成された送受信機とを備える、周波数変調連続波（ＦＭＣＷ）レーダー装置であって、前記周波数ランプ発生器が、多帯域発振器と、前記発振器の制御入力を記憶するように構成されたメモリとを備える位相同期ループ（ＰＬＬ）を有し、前記ＰＬＬが、
前記発振器の第１の帯域の第１の制御入力閾値に応答して前記発振器によって生成される周波数に対応する前記ＰＬＬの周波数制御ワード（ＦＣＷ）を取得し、
前記第１の帯域に隣接する前記発振器の第２の帯域の前記ＦＣＷに対応する周波数を生成し、かつ
前記発振器に前記ＦＣＷに対応する前記周波数を生成させる第２の制御入力を識別して、前記第２の制御入力を前記メモリに記憶するように構成されるキャリブレーションモードにおいて、前記ＰＬＬが動作可能であり、
前記ＰＬＬが、前記ＰＬＬの通常の動作モードにおいて粗制御入力および微制御入力を前記発振器に提供するように構成されたフィルタをさらに備え、
前記フィルタが、前記ＰＬＬの前記キャリブレーションモードにおいて前記ＦＣＷを取得するために、前記ＰＬＬの入力に接続するようにさらに構成され、
前記ＦＣＷの前記取得前に、前記ＰＬＬが、前記発振器の制御入力を前記第１の制御入力閾値に設定するようにさらに構成される、周波数変調連続波（ＦＭＣＷ）レーダー装置。

【請求項7】

前記第１の制御入力閾値が、前記発振器の微制御入力である、請求項６に記載のＦＭＣＷレーダー装置。

【請求項8】

前記ＰＬＬが、前記発振器の帯域ごとに取得、生成、識別、および記憶を順次実施するように構成される、請求項６に記載のＦＭＣＷレーダー装置。

【請求項9】

前記発振器の帯域ごとに、前記ＰＬＬが、前記発振器の別の隣接する帯域の前記ＦＣＷを生成するさらなる制御入力を前記メモリに記憶するようにさらに構成される、請求項６に記載のＦＭＣＷレーダー装置。

【請求項10】

前記ＰＬＬがデジタルＰＬＬであり、前記発振器が粗デジタル制御入力および微デジタル制御入力を受信するように構成されたデジタル制御発振器（ＤＣＯ）であり、前記第１の制御入力閾値が微デジタル制御入力である、請求項６に記載のＦＭＣＷレーダー装置。

【請求項11】

請求項６に記載の前記周波数変調連続波（ＦＭＣＷ）レーダー装置を備える、車両。

【請求項12】

多帯域発振器を備える位相同期ループ（ＰＬＬ）の周波数キャリブレーション方法であって、
前記発振器の制御入力を記憶するために、前記ＰＬＬのメモリにルックアップテーブルを提供することと、
前記発振器の第１の帯域の第１の制御入力閾値に応答して前記発振器によって生成される周波数に対応する前記ＰＬＬの周波数制御ワード（ＦＣＷ）を取得することと、
前記第１の帯域に隣接する前記発振器の第２の帯域の前記ＦＣＷに対応する周波数を生成することと、
前記発振器に前記ＦＣＷに対応する前記周波数を生成させる第２の制御入力を識別して、前記第２の制御入力を前記メモリに記憶することと、を含み、
前記方法は、前記ＦＣＷを取得するために、前記ＰＬＬの入力と前記ＰＬＬのフィルタの出力とを接続することをさらに含み、
前記発振器が、粗制御入力および微制御入力を受信するように構成され、前記第１の制御入力閾値が微制御入力であり、
前記方法は、前記ＦＣＷの前記取得の前に、前記制御入力を前記第１の制御入力閾値に設定することをさらに含む、方法。

【請求項13】

前記取得、生成、識別、および記憶が、前記発振器の帯域ごとに順次実施される、請求項１２に記載の方法。

【請求項14】

前記発振器の帯域ごとに、前記発振器の別の隣接する帯域の前記ＦＣＷを生成するさらなる制御入力を前記ルックアップテーブルに記憶することをさらに含む、請求項１２に記載の方法。

【請求項15】

前記ＰＬＬがデジタルＰＬＬであり、前記発振器がデジタル制御発振器（ＤＣＯ）であり、前記方法が粗デジタル制御入力および微デジタル制御入力を受信することを含み、前記第１の制御入力閾値が微デジタル制御入力である、請求項１２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、多帯域発振器およびその発振器の制御入力を記憶するように構成されたメモリを備える位相同期ループ（ＰＬＬ）に関する。それは、多帯域発振器を備えるＰＬＬの周波数キャリブレーション方法にも関する。

【0002】

本願の実施形態は、周波数ランプ信号を生じさせるための周波数ランプ発生器および該周波数ランプ信号を送受信するための送受信機を備える周波数変調連続波（ＦＭＣＷ）レーダー装置に関して特定の関連性を有する。

【背景技術】

【0003】

位相同期ループ（ＰＬＬ）は、多様な用途、例えばワイヤレス通信およびレーダーに使用される集積回路の基本構成ブロックである。レーダー用途において、例えば、ＰＬＬは、高周波ランプによって変調可能な出力搬送周波数を合成または生成するために使用される。

【0004】

長期にわたってよく知られるＰＬＬは、電圧制御発振器（ＶＣＯ）を有するチャージポンプＰＬＬである。しかしながら、このようなチャージポンプＰＬＬに関連する多くの制限としては、チャージポンプＰＬＬが、典型的に、比較的大きな外部アナログフィルタを含むことが挙げられ、ノイズのあるデジタル回路からＶＣＯ同調電圧などの高感度のアナログノードへの固有の連結が存在し、実装は、典型的に、チャージポンプおよびＶＣＯ同調部の限界ヘッドルームを有する。他の欠点としては、プロセス、電圧、温度（ＰＶＴ）変動によるループ力学の変動およびチャージポンプＰＬＬのテストの困難性、ひいてはその費用が挙げられる。さらに、チャージポンプＰＬＬが提供することができないよりファインラインのＣＭＯＳおよびよりデジタルな機能性に移行する、特定のタイプの集積回路の傾向が存在する。

【0005】

デジタル位相検出器、フィルタ、およびデジタル制御発振器を含むデジタルＰＬＬは、当技術分野において既知であり、ＶＣＯを有するチャージポンプＰＬＬと関連する上述の欠点のいくつかに対する解決策を提供する。従前のデジタルＰＬＬ構成は、比較的広い同調範囲および比較的微細な周波数分解能を実現する。しかしながら、発振器の複数の帯域にわたる周波数ランプを生成するために使用する場合、それらは低速なキャリブレーションアルゴリズムおよびメモリ消費を必要とする。したがって、新規のＰＬＬ、特に広帯域かつ高線形周波数ランプを提供するように構成されたＰＬＬの必要性が存在し続けている。

【発明の概要】

【課題を解決するための手段】

【0006】

これらのおよび／または他の問題に対処するために、本教示の一態様において多帯域発振器およびその発振器の制御入力を記憶するように構成されたメモリを備える位相同期ループが提供される。本教示によるＰＬＬは、発振器の第１の帯域の第１の制御入力閾値に応答して発振器によって生成される周波数に対応するＰＬＬの周波数制御ワード（ＦＣＷ）を取得するようにＰＬＬが構成されるキャリブレーションモードにおいて動作可能である。キャリブレーションモードにおいて、ＰＬＬは、該第１の帯域に隣接する発振器の第２の帯域の該ＦＣＷに対応する周波数を生成するためにさらに動作可能である。キャリブレーションモードにおいて、ＰＬＬは、発振器に該ＦＣＷに対応する該周波数を生成させる第２の制御入力を識別して、該第２の制御入力をメモリに記憶するようにさらに構成される。

【0007】

一態様において、本教示のＰＬＬは、ＰＬＬの通常の動作モードにおいて粗制御入力および微制御入力を該発振器に提供するように構成されたフィルタをさらに備える。

【0008】

一態様において、ＰＬＬの該キャリブレーションモードにおいて該ＦＣＷを取得するために、フィルタはＰＬＬの入力に接続するようにさらに構成される。

【0009】

一態様において、第１の制御入力閾値は、該発振器の微制御入力である。

【0010】

一態様において、取得、生成、識別、および記憶が発振器の帯域ごとに順次実施される。

【0011】

一態様において、ＦＣＷの該取得の前に、ＰＬＬは、制御入力を該第１の制御入力閾値に設定するようにさらに構成される。

【0012】

一態様において、発振器の帯域ごとに、ＰＬＬは、発振器の別の隣接する帯域の該ＦＣＷを生成するさらなる制御入力を該テーブルに記憶するようにさらに構成される。

【0013】

一態様において、本教示のＰＬＬは、デジタルＰＬＬである。このような態様において、ＰＬＬの発振器は、粗デジタル制御入力および微デジタル制御入力を受信するように構成されたデジタル制御発振器（ＤＣＯ）であってもよく、第１の制御入力閾値は微デジタル制御入力である。デジタルＰＬＬに関して、フィルタは、デジタルフィルタであってもよい。

【0014】

本教示に関して、デジタルＰＬＬを含むことができるこのようなＰＬＬは、特に、周波数ランプ信号を生じさせるための周波数ランプ発生器および該周波数ランプ信号を送受信するための送受信機を備える周波数変調連続波（ＦＭＣＷ）レーダー装置で有利に用いられ得る。

【0015】

これらのおよび他の特徴は、本教示の理解を当業者にもたらす以下の図面を参照してより良く理解されるであろうが、決して限定することを意図したものではない。
例えば、本発明は以下の項目を提供する。
（項目１）
多帯域発振器と、上記発振器の制御入力を記憶するように構成されたメモリとを備える、位相同期ループ（ＰＬＬ）であって、
上記発振器の第１の帯域の第１の制御入力閾値に応答して上記発振器によって生成される周波数に対応する上記ＰＬＬの周波数制御ワード（ＦＣＷ）を取得し、
上記第１の帯域に隣接する上記発振器の第２の帯域の上記ＦＣＷに対応する周波数を生成し、かつ
上記発振器に上記ＦＣＷに対応する上記周波数を生成させる第２の制御入力を識別して、上記第２の制御入力を上記メモリに記憶するように構成されるキャリブレーションモードにおいて、上記ＰＬＬが動作可能である、位相同期ループ（ＰＬＬ）。
（項目２）
上記ＰＬＬの通常の動作モードにおいて粗制御入力および微制御入力を上記発振器に提供するように構成されたフィルタをさらに備える、上記項目に記載のＰＬＬ。
（項目３）
上記フィルタが、上記ＰＬＬの上記キャリブレーションモードにおいて上記ＦＣＷを取得するために、上記ＰＬＬの入力に接続するようにさらに構成される、上記項目のうちのいずれか１項に記載のＰＬＬ。
（項目４）
上記第１の制御入力閾値が、上記発振器の微制御入力である、上記項目のうちのいずれか１項に記載のＰＬＬ。
（項目５）
上記ＰＬＬが、上記発振器の帯域ごとに取得、生成、識別、および記憶を順次実施するように構成される、上記項目のうちのいずれか１項に記載のＰＬＬ。
（項目６）
上記ＦＣＷの上記取得前に、上記ＰＬＬが上記制御入力を上記第１の制御入力閾値に設定するようにさらに構成される、上記項目のうちのいずれか１項に記載のＰＬＬ。
（項目７）
上記発振器の帯域ごとに、上記ＰＬＬが、上記発振器の別の隣接する帯域の上記ＦＣＷを生成するさらなる制御入力を上記メモリに記憶するようにさらに構成される、上記項目のうちのいずれか１項に記載のＰＬＬ。
（項目８）
上記ＰＬＬがデジタルＰＬＬであり、上記発振器が粗デジタル制御入力および微デジタル制御入力を受信するように構成されたデジタル制御発振器（ＤＣＯ）であり、上記第１のデジタル制御入力閾値が微デジタル制御入力である、上記項目のうちのいずれか１項に記載のＰＬＬ。
（項目９）
周波数ランプ信号を生じさせるように構成された周波数ランプ発生器と、上記周波数ランプ信号を送受信するように構成された送受信機とを備える、周波数変調連続波（ＦＭＣＷ）レーダー装置であって、上記周波数ランプ発生器が、多帯域発振器と、上記発振器の制御入力を記憶するように構成されたメモリとを備える位相同期ループ（ＰＬＬ）を有し、上記ＰＬＬが、
上記発振器の第１の帯域の第１の制御入力閾値に応答して上記発振器によって生成される周波数に対応する上記ＰＬＬの周波数制御ワード（ＦＣＷ）を取得し、
上記第１の帯域に隣接する上記発振器の第２の帯域の上記ＦＣＷに対応する周波数を生成し、かつ
上記発振器に上記ＦＣＷに対応する上記周波数を生成させる第２の制御入力を識別して、上記第２の制御入力を上記メモリに記憶するように構成されるキャリブレーションモードにおいて、上記ＰＬＬが動作可能である、周波数変調連続波（ＦＭＣＷ）レーダー装置。
（項目１０）
上記ＰＬＬが、上記ＰＬＬの通常の動作モードにおいて粗制御入力および微制御入力を上記発振器に提供するように構成されたフィルタをさらに備える、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１１）
上記フィルタが、上記ＰＬＬの上記キャリブレーションモードにおいて上記ＦＣＷを取得するために、上記ＰＬＬの入力に接続するようにさらに構成される、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１２）
上記第１の制御入力閾値が、上記発振器の微制御入力である、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１３）
上記ＰＬＬが、上記発振器の帯域ごとに取得、生成、識別、および記憶を順次実施するように構成される、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１４）
上記ＦＣＷの上記取得前に、上記ＰＬＬが、上記発振器の制御入力を上記第１の制御入力閾値に設定するようにさらに構成される、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１５）
上記発振器の帯域ごとに、上記ＰＬＬが、上記発振器の別の隣接する帯域の上記ＦＣＷを生成するさらなる制御入力を上記テーブルに記憶するようにさらに構成される、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１６）
上記ＰＬＬがデジタルＰＬＬであり、上記発振器が粗デジタル制御入力および微デジタル制御入力を受信するように構成されたデジタル制御発振器（ＤＣＯ）であり、上記第１のデジタル制御入力閾値が微デジタル制御入力である、上記項目のうちのいずれか１項に記載のＦＭＣＷレーダー装置。
（項目１７）
上記項目のうちのいずれか１項に記載の上記周波数変調連続波（ＦＭＣＷ）レーダー装置を備える、車両。
（項目１８）
多帯域発振器を備える位相同期ループ（ＰＬＬ）の周波数キャリブレーション方法であって、
上記発振器の制御入力を記憶するために、上記ＰＬＬのメモリにルックアップテーブルを提供することと、
上記発振器の第１の帯域の第１の制御入力閾値に応答して上記発振器によって生成される周波数に対応する上記ＰＬＬの周波数制御ワード（ＦＣＷ）を取得することと、
上記第１の帯域に隣接する上記発振器の第２の帯域の上記ＦＣＷに対応する周波数を生成することと、
上記発振器に上記ＦＣＷに対応する上記周波数を生成させる第２の制御入力を識別して、上記第２の制御入力を上記メモリに記憶することと、を含む、方法。
（項目１９）
上記ＦＣＷを取得するために、上記ＰＬＬの入力と上記ＰＬＬのフィルタの出力とを接続することをさらに含む、上記項目のうちのいずれか１項に記載の方法。
（項目２０）
上記発振器が、粗制御入力および微制御入力を受信するように構成され、上記第１の制御入力閾値が微制御入力である、上記項目のうちのいずれか１項に記載の方法。
（項目２１）
上記ＦＣＷの上記取得の前に、上記制御入力を上記第１の制御入力閾値に設定することをさらに含む、上記項目のうちのいずれか１項に記載の方法。
（項目２２）
上記取得、生成、識別、および記憶が、上記発振器の帯域ごとに順次実施される、上記項目のうちのいずれか１項に記載の方法。
（項目２３）
上記発振器の帯域ごとに、上記発振器の別の隣接する帯域の上記ＦＣＷを生成するさらなる制御入力を上記ルックアップテーブルに記憶することをさらに含む、上記項目のうちのいずれか１項に記載の方法。
（項目２４）
上記ＰＬＬがデジタルＰＬＬであり、上記発振器がデジタル制御発振器（ＤＣＯ）であり、上記方法が粗デジタル制御入力および微デジタル制御入力を受信することを含み、上記第１のデジタル制御入力閾値が微デジタル制御入力である、上記項目のうちのいずれか１項に記載の方法。
（摘要）
位相同期ループ（ＰＬＬ）は、多帯域発振器と、その発振器の制御入力を記憶するように構成されたメモリとを備える。ＰＬＬは、発振器の第１の帯域の第１の制御入力閾値に応答して発振器によって生成される周波数に対応するＰＬＬの周波数制御ワード（ＦＣＷ）を取得し、該第１の帯域に隣接する発振器の第２の帯域の該ＦＣＷに対応する周波数を生成し、発振器に該ＦＣＷに対応する該周波数を生成させる第２の制御入力を識別して、該第２の制御入力をメモリに記憶するようにＰＬＬが構成される、キャリブレーションモードにおいて動作可能である。

【図面の簡単な説明】

【0016】

以下、添付図面を参照して本願を説明する。

【0017】

【図1】図１は、実施形態によるデジタルＰＬＬ回路を示すブロックアーキテクチャ概略図である。

【図2】図２は、実施形態によるキャリブレーションモードにおける図１のデジタルＰＬＬ回路を示すブロックアーキテクチャ概略図である。

【図3】図３は、実施形態によるキャリブレーション方法のダイアグラムを示す。

【図4】図４は、実施形態によるＰＬＬ回路における発振器微制御入力の関数としての多帯域発振器出力周波数のプロットを示す。

【図5】図５は、本教示の態様によるＰＬＬ回路における発振器微制御入力の関数としての多帯域発振器出力周波数のプロットを示す。

【図6】図６は、実施形態による別のキャリブレーション方法のダイアグラムを示す。

【図7】図７は、別の実施形態によるデジタルＰＬＬ回路を示すブロックアーキテクチャ概略図である。

【図8】図８は、キャリブレーションモードにおける図７のデジタルＰＬＬ回路を示すブロックアーキテクチャ概略図である。

【図9】図９は、さらに別の実施形態によるＰＬＬ回路を示すブロックアーキテクチャ概略図である。

【図10】図１０は、キャリブレーションモードにおける図９のＰＬＬ回路を示すブロックアーキテクチャ概略図である。

【図11】図１１は、実施形態によるＦＭＣＷレーダー装置を示す概略図である。

【図12】図１２は、実施形態によるデジタルＰＬＬ回路によって生成される周波数ランプを示す。

【発明を実施するための形態】

【0018】

一般に、本教示により提供される位相同期ループは、多帯域発振器およびその発振器の制御入力を記憶するように構成されたメモリを備える。このようなＰＬＬは、発振器の第１の帯域の第１の制御入力閾値に応答して発振器によって生成される周波数に対応するＰＬＬの周波数制御ワード（ＦＣＷ）を取得して、該第１の帯域に隣接する発振器の第２の帯域の該ＦＣＷに対応する周波数を生成するようにＰＬＬが構成されるキャリブレーションモードにおいて動作可能である。このキャリブレーションモードにおいて、このようなＰＬＬは、発振器に該ＦＣＷに対応する該周波数を生成させる第２の制御入力を識別して、該第２の制御入力をメモリに記憶するようにさらに構成される。

【0019】

このようなＰＬＬは、特に、周波数ランプ信号を生じさせるための周波数ランプ発生器および該周波数ランプ信号を送受信するための送受信機を備える周波数変調連続波（ＦＭＣＷ）レーダー装置に有利に用いられ得る。

【0020】

本教示のＰＬＬは、比較的高い線形周波数ランプの生成をもたらす周波数キャリブレーションにより従来技術の問題を解決することができる。

【0021】

隣接する発振器帯域間の交差点における周波数差は、一般に、生成されたランプにおいて非線形性を生じさせるが、ここで多帯域発振器の制御入力を調整することによって補正される。制御入力の調整を可能にするために、多帯域発振器の帯域間の交差点または相当周波数点での発振器出力の周波数値を見出し、本教示によるＰＬＬを使用して、隣接する発振器帯域の交差点で発振器出力周波数を効率的に見出すことが可能である。

【0022】

有利には、本教示によるＰＬＬは、比較的高速、ロバスト、かつ正確な方法で多帯域発振器の帯域間の交差点を計算かつ記憶する可能性を提供する。本教示により、周波数ランプ生成における線形性を改善するために交差点を使用することが可能である。このため、周波数生成における線形性を改善することができ、帯域遷移におけるランプの線形性は、各帯域内部と同程度に良好であり得、これは特に自動車レーダーにおけるランプ生成に対して大きな利点である。

【0023】

具体的には、制御値がキャリブレーションモードにおいて見出されるまで、点検索により点をする代わりに、発振器の所定の第１の制御入力について、ＰＬＬループが周波数制御ワードに対してロックするように、本教示によるＰＬＬは構成され得る。隣接する帯域のペアごとに同じ周波数を生成する発振器制御入力は、ルックアップテーブルに記憶される。その結果、本教示によれば、ランプが生成される場合、２つの隣接する帯域間で遷移が存在し、現用の発振器制御入力は、遷移を線形化するために次の帯域の相当記憶値で置換される。このように本教示によれば、キャリブレーション後のＰＬＬの出力は、発振器帯域が交差する場合、周波数が著しく不連続性になることなく発振器同調レンジ全体にわたって有利に掃引することができる。

【0024】

有利には、本教示により提供されるＰＬＬは、キャリブレーション回路の複雑性が低く、帯域あたり単一の制御入力のメモリ記憶能力のみを有するメモリを含むことができる。また、キャリブレーションは、オンザフライキャリブレーションが温度および電圧変化を補償するのに十分な速さであってもよい。

【0025】

有利には、本教示により提供されるＰＬＬは、デジタルＰＬＬである。このような構成において、有利には、発振器はデジタル制御発振器（ＤＣＯ）であってもよい。ＤＣＯを有するデジタルＰＬＬのこの特定のケースにおいて、ＤＣＯの制御入力はメモリに直接記憶することができるデジタルワードであり、デジタルＰＬＬのＦＣＷの取得およびＤＣＯのデジタル制御入力の取得はより単純である。このようなデジタルＰＬＬは、比較的高い線形周波数ランプの生成をもたらす、デジタル制御と周波数キャリブレーションとの組み合わせによって先行技術の実装と関連した問題を解決することができる。

【0026】

本教示によれば、多帯域発振器を備える位相同期ループの周波数キャリブレーション方法であって、発振器の少なくとも１つの制御入力を記憶するために、ＰＬＬのメモリにルックアップテーブルを提供することと、発振器の第１の帯域の第１の制御入力閾値に応答して発振器によって生成される周波数に対応するＰＬＬの周波数制御ワード（ＦＣＷ）を取得することと、該第１の帯域に隣接する発振器の第２の帯域の該ＦＣＷに対応する周波数を生成することと、発振器に該ＦＣＷに対応する該周波数を生成させる第２の制御入力を識別して、該第２の制御入力を該ルックアップテーブルに記憶することと、を含む方法も提供される。

【0027】

一態様において、本教示による周波数キャリブレーション方法は、該ＦＣＷを取得するためにＰＬＬの入力とＰＬＬのフィルタの出力とを接続することを含む。

【0028】

一態様において、発振器は、粗制御入力および微制御入力を受信するように構成され、第１の制御入力閾値は微制御入力である。

【0029】

一態様において、周波数キャリブレーション方法は、ＦＣＷの該取得の前に、制御入力を該第１の制御入力閾値に設定することを含む。

【0030】

一態様において、取得、生成、識別、および記憶が、発振器の帯域ごとに順次実施される。

【0031】

一態様において、本教示による周波数キャリブレーション方法は、発振器の帯域ごとに、発振器の別の隣接する帯域の該ＦＣＷを生成するさらなる制御入力を該テーブルに記憶することをさらに含む。

【0032】

本教示により提供される周波数キャリブレーション方法は、デジタル制御発振器を有するデジタルＰＬＬによって有利に実装することができる。

【0033】

ＰＬＬまたはデジタルＰＬＬは、周波数ランプ信号を生じさせるための周波数ランプ発生器および該周波数ランプ信号を送受信するための送受信機を備える周波数変調連続波（ＦＭＣＷ）レーダー装置に関して有利に用いることができる。ミリメートル波（ｍｍ波）周波数領域において動作する周波数変調連続波（ＦＭＣＷ）レーダーは、高解像度で物体の速度および位置を検出するための多数の用途で使用される。レーダー解像度は、透過波の周波数およびランプ信号の線形性に直接依存する。このため、広帯域および高線形周波数ランプを有するレーダーシステムは、正確な範囲の情報を提供することができる。

【0034】

例として、１ＧＨｚの帯域幅を有する７７ＧＨｚのシステムは、数百メートルの距離での長距離検出に加えて短距離の高解像度レーダーシステムの両方に使用することができる。したがって、ＧＨｚ範囲で動作するＦＭＣＷレーダーは、先進運転支援システム（ＡＤＡＳ）が一般的になりつつあり、最高の安全性の評価を実現するためにすぐに必要になり得る自動車用途に非常に適している。

【0035】

レーダー信号を生成するために使用されるＶＣＯを有するＰＬＬのパフォーマンス出力は、典型的に非線形である。このため、ＶＣＯの制御電圧が所望の線形変調ランプ出力勾配を確実に生じるように、特別な労力を要しなければならない。本教示による多帯域発振器を有するＰＬＬまたはデジタルＰＬＬは、このような状況において特定の有利な応用例を有する。

【0036】

本教示によれば、周波数ランプ信号を生じさせるための周波数ランプ発生器と該周波数ランプ信号を送受信するための送受信機とを備える周波数変調連続波（ＦＭＣＷ）レーダー装置であって、周波数ランプ発生器が、多帯域制御発振器とその発振器の制御入力を記憶するように構成されたメモリとを備えるＰＬＬを有し、ＰＬＬが、発振器の第１の帯域の第１の制御入力閾値に応答して発振器によって生成される周波数に対応するＰＬＬの周波数制御ワード（ＦＣＷ）を取得し、該第１の帯域に隣接する発振器の第２の帯域の該ＦＣＷに対応する周波数を生成し、かつ発振器に該ＦＣＷに対応する該周波数を生成させる第２の制御入力を識別して、該第２の制御入力をメモリに記憶するように構成されるキャリブレーションモードにおいて、ＰＬＬが動作可能である周波数変調連続波（ＦＭＣＷ）レーダー装置も提供される。

【0037】

ＰＬＬは、ＰＬＬの通常動作において粗制御入力および微制御入力を該発振器に提供するように構成されたフィルタをさらに備えてもよい。

【0038】

一態様において、ＰＬＬの該キャリブレーションモードにおいて該ＦＣＷを取得するために、フィルタはＰＬＬの入力に接続するようにさらに構成される。

【0039】

一態様において、第１の制御入力閾値は、該発振器の微制御入力である。

【0040】

一態様において、取得、生成、識別、および記憶が発振器の帯域ごとに順次実施される。

【0041】

一態様において、ＦＣＷの該取得の前に、ＰＬＬは、発振器の制御入力を該第１の制御入力閾値に設定するようにさらに構成される。

【0042】

さらに別の態様において、発振器の帯域ごとに、ＰＬＬは、発振器の別の隣接する帯域の該ＦＣＷを生成するさらなる制御入力を該テーブルに記憶するようにさらに構成される。

【0043】

有利には、別の態様において、ＰＬＬはデジタルＰＬＬであり、発振器は粗デジタル制御入力および微デジタル制御入力を受信するように構成されたデジタル制御発振器（ＤＣＯ）であり、第１のデジタル制御入力閾値は微デジタル制御入力である。

【0044】

したがって、本教示はまた、周波数ランプ信号を生じさせるための周波数ランプ発生器と、該周波数ランプ信号を送受信するための送受信機と、前述したようなＰＬＬまたはデジタルＰＬＬと、を備える周波数変調連続波（ＦＭＣＷ）レーダー装置を備える車両を提供することにも及ぶ。

【0045】

デジタルＰＬＬは、一般に、本教示の方法を実施することができる種々の回路アーキテクチャを有することができ、デジタルＰＬＬの２つの例は、Ｅ，Ｔｅｍｐｏｒｉｔｉ、Ｃ，Ｗｕ、Ｄ，Ｂａｌｄｉ、Ｒ，Ｔｏｎｉｅｔｔｏ、およびＦ，Ｓｖｅｌｔｏ「Ａ ３ＧＨｚ ｆｒａｃｔｉｏｎａｌ ａｌｌ−ｄｉｇｉｔａｌ ＰＬＬ ｗｉｔｈ ａ １．８ＭＨｚ ｂａｎｄｗｉｄｔｈ ｉｍｐｌｅｍｅｎｔｉｎｇ ｓｐｕｒ ｒｅｄｕｃｔｉｏｎ ｔｅｃｈｎｉｑｕｅｓ，」ＩＥＥＥ ＪＳＳＣ，Ｍａｒ，２００９に記載されていることが理解されよう。

【0046】

図１は、従来より直面する多くのランプ非線形性効果を克服する本教示による例示的なデジタルＰＬＬ１回路のブロックアーキテクチャ概略図を例証する。

【0047】

図１に示すように、デジタルＰＬＬ１回路は、一般に、多帯域デジタル制御発振器（ＤＣＯ）２およびＤＣＯのデジタル制御入力４Ａを記憶するように構成されたメモリ３を備える。

【0048】

多帯域発振器は、一般に、発振器によって生じさせる出力信号の周波数帯域を決定する少なくとも１つの入力を含む。多帯域発振器は、一般に、動作パラメータのそれぞれのパラメータ値に応答して周波数範囲内で調整可能な周波数を有する出力信号を生成するように構成される。出力信号周波数は、一般に、所定の制御範囲内で入力制御信号に応答して各周波数範囲内で生成される。多帯域デジタル制御発振器の例は、Ｗ，Ｗｕ、Ｘ，Ｂａｉ、Ｒ，Ｂ，Ｓｔａｓｚｅｗｓｋｉ、およびＪ，Ｒ，Ｌｏｎｇ「Ａ ｍｍ−ｗａｖｅ ＦＭＣＷ ｒａｄａｒ ｔｒａｎｓｍｉｔｔｅｒ ｂａｓｅｄ ｏｎ ａ ｍｕｌｔｉｒａｔｅ ＡＤＰＬＬ」，Ｐｒｏｃ，ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒ，Ｃｉｒｃｕｉｔｓ Ｓｙｍｐ．，ｐｐ．１０７−１１０ ２０１３に記載されている。

【0049】

より正確には、図１に見られるように、デジタルＰＬＬ１回路は、基準周波数クロックＣＫＲ７のすべての立ち上がりエッジを有するデジタルＰＬＬ１回路の入力６で、周波数コマンドワードＦＣＷを蓄積するように構成された位相アキュムレータ５をさらに備える。このようにして、基準位相信号８を生成することができる。基準位相信号８とフィードバック信号１０との間の周波数差および位相差を検出するための位相周波数検出器（ＰＤ）９が提供され、これによりデジタル位相誤差信号１１を生成することができる。回路は、デジタル位相誤差信号１１により、ＤＣＯ２にデジタル制御入力１３、１４を生成するためのデジタルフィルタループ１２をさらに備えることができる。ＤＣＯ２は、デジタルフィルタ１２に連結され、デジタル制御入力４Ａ、１３、１４に応答してＤＣＯ出力信号１５を生成するように構成される。有利には、ＤＣＯ２は、多帯域オンチップＤＣＯ、例えばデジタル回転進行波発振器（ＲＴＷＯ）であってもよい。

【0050】

デジタルＰＬＬ１回路は、ＤＣＯ２からの出力信号１７の立ち上がりエッジ数を計数することによってフィードバック信号１０を生成するためのアキュムレータ１６Ｂおよびラッチ１６Ａと、基準位相信号８からフィードバック信号１０で減算される微小な補正信号ε［ｋ］をＤＣＯ出力信号１９から決定するように構成された時間デジタル変換器（ＴＤＣ）１８と、を備える位相アキュムレータをさらに含んでもよい。

【0051】

より具体的には、本教示によるデジタルＰＬＬ１の通常動作において、デジタル位相誤差信号１１は、以下により詳細に説明するように、所望の周波数にＤＣＯ２を同調可能な粗デジタル制御入力１３および微デジタル制御入力１４を形成するために、デジタルループフィルタ１２によってデジタル的にフィルタ処理される。

【0052】

図２は、通常モードの動作の間に提供されるＦＣＷを置換するために、デジタルＰＬＬの入力６がループ２０を介してデジタルフィルタ１２の微出力１４に接続するように切り替えられるキャリブレーションモードの間の本教示によるデジタルＰＬＬ１を例証する。

【0053】

以下、図３および４を参照して本教示によるデジタルＰＬＬ１のキャリブレーションアルゴリズムをより詳細に説明する。

【0054】

デジタル制御入力の調整を可能にするために、デジタルＰＬＬ１のキャリブレーションアルゴリズムは、交差点でのＤＣＯ出力周波数値をまず見出すように構成される。粗デジタル制御入力１３、すなわち、例えば図４に例証されるようなＤＣＯ２の第１の帯域ｎの第１の値ｎについて、ＤＣＯ微デジタル制御入力１４は、動作３０で上側の所定の第１のデジタル制御入力閾値にまず設定される。次に、図２に示すように、ＤＣＯ帯域ｎの上側の所定の第１のデジタル制御入力閾値によりデジタルＰＬＬループをロックするＦＣＷｎを動作３２で取得するために、デジタルＰＬＬ１は、ループ２０を介してデジタルフィルタ１２をデジタルＰＬＬ入力６に接続することによって、動作３１で再構成される。言い換えれば、取得したＦＣＷｎは、ＤＣＯ２の帯域ｎの上側の所定のデジタル制御入力閾値に応答してＤＣＯ２によって生成される周波数に対応する。

【0055】

ＤＣＯ２の第１の帯域ｎのためのＦＣＷｎが取得された後、図１に示すように、デジタルＰＬＬ１は、動作３３でデジタルフィルタ１２がデジタルＰＬＬ入力６に接続されていないその通常の構成に戻される。次に、ＤＣＯ帯域は、粗デジタル制御入力１３の値を調整することによって、上側の第２の帯域ｎ＋１に動作３４でインクリメントされ、デジタルＰＬＬ１に対する周波数入力ＦＣＷは、予め取得した値ＦＣＷｎに動作３５で固定されて、デジタルＰＬＬ１がＤＣＯ２ Ｆｉｎｅ ｎ＋１の対応する微デジタル制御入力１４に対してロックすることができる。次に、デジタル制御入力Ｆｉｎｅ ｎ＋１は、対応するＤＣＯ帯域に関連するデジタルＰＬＬ１のメモリ３のルックアップテーブル３Ａに動作３６で記憶される。次に、ＦＣＷｎの取得および微デジタル制御入力Ｆｉｎｅ ｎ＋１の記憶は、ＤＣＯ２の帯域ごとに順次実施され、これによって、デジタルＰＬＬ１の全周波数範囲を網羅する。

【0056】

したがって、図４によりよく見られるように、帯域ｎにおける上側の第１のデジタル制御入力閾値は、隣接する帯域ｎ＋１におけるデジタル制御入力Ｆｉｎｅ ｎ＋１と同じ周波数を生成することができる。言い換えれば、デジタル制御入力Ｆｉｎｅ ｎ＋１は、ＤＣＯ２に帯域ｎに隣接するＤＣＯの帯域ｎ＋１のＦＣＷｎに対応する周波数を生成させる。ＦＣＷｎは、２つの隣接するＤＣＯ帯域ｎとｎ＋１との交差点の周波数に対応する。

【0057】

有利には、第１のデジタル制御入力閾値は、単一の固定プログラマブル値であるために、ＤＣＯ２のそれぞれの帯域あたり１つの微デジタル制御入力Ｆｉｎｅ ｎ＋１のみが記憶され、記憶量を減少して、本教示のデジタルＰＬＬ１のキャリブレーションを実施する。

【0058】

本教示のデジタルＰＬＬ１の通常の動作モードにおいて、キャリブレーションモードの間に取得された微デジタル制御入力Ｆｉｎｅ ｎ＋１は、帯域遷移でＤＣＯ２の微デジタル制御入力１４を調整するために使用され、その結果線形ランプ、すなわち周波数が経時的に線形に増減する信号を生成する。

【0059】

ランプ信号を生成するデジタルＰＬＬ１の通常動作において、ＤＣＯ帯域ｎに対応する粗デジタル制御入力１３の値に対して、現用の微デジタル制御入力１４が第１のデジタル制御入力閾値より高い場合、現用の微デジタル制御入力１４は、第１のデジタル制御入力閾値と微デジタル制御入力Ｆｉｎｅ ｎ＋１を記憶したメモリとの差だけ減少されて、粗デジタル制御入力１３は、上側の隣接するＤＣＯ帯域ｎ＋１に対応するｎ＋１に対して１だけ増加される。これにより、帯域ｎにおける第１のデジタル制御入力閾値は、隣接する帯域ｎ＋１におけるデジタル制御入力Ｆｉｎｅ ｎ＋１と同じ周波数を生成するために、ＤＣＯの帯域を変化させる場合、ランプの周波数における連続性が保証される。

【0060】

他方では、ＤＣＯ帯域ｎ＋１に対応する粗デジタル制御入力１３の値ｎ＋１に対して、現用の微デジタル制御入力１４がメモリ３に記憶された微デジタル制御入力Ｆｉｎｅ ｎ＋１より低い場合、現用の微デジタル制御入力１４は、第１のデジタル制御入力閾値と微デジタル制御入力Ｆｉｎｅ ｎ＋１を記憶したメモリとの差だけ増加されて、粗デジタル制御入力１３は、下側の隣接するＤＣＯ帯域ｎに対応するｎに対して１だけ減少される。前述のように、ＤＣＯの帯域を変化させる場合、ランプの周波数における連続性を保証することができる。

【0061】

微デジタル制御入力Ｆｉｎｅ ｎ＋１のみがＤＣＯ帯域ごとに記憶される実装において、微デジタル制御入力１４は、第１のデジタル制御入力閾値を通常、超えないために、周波数生成のための一部の範囲が失われることを理解されたい。上側および下側の両方の帯域の微デジタル制御入力を計算かつ記憶し、これによりメモリ消費およびキャリブレーション時間の両方を倍増する同じ原理を使用して、この範囲を増加することができる。このために、各帯域において、ここで上述するように、上側のデジタル制御入力閾値とは対照的に下側のデジタル制御入力閾値を設定することと、この下側の帯域において同じ周波数を生成する微デジタル制御入力を続いて取得するために、下側の帯域に変化させることとによって、ＦＣＷｎを取得して、微デジタル制御入力を記憶するプロセスを繰り返すことができる。

【0062】

より具体的には、図５に例証されるように、このようにＤＣＯ２の帯域ｎごとに、ＤＣＯ微デジタル制御入力１４は、下側の所定の第１のデジタル制御入力閾値に動作３０で設定される。次に、ＤＣＯ帯域ｎの下側の所定の第１のデジタル制御入力閾値によりデジタルＰＬＬループをロックするＦＣＷｎを動作３２で取得するために、デジタルＰＬＬ１は、ループ２０を介してデジタルフィルタ１２をデジタルＰＬＬ入力６に接続することによって、動作３１で再構成される。その後、デジタルＰＬＬ１は、動作３３でその通常の構成に戻され、次に、ＤＣＯ帯域は、粗デジタル制御入力１３の値を調整することによって、下側の第２の帯域ｎ−１に動作３４でデクリメントされ、デジタルＰＬＬ１に対する周波数入力ＦＣＷは、予め取得した値ＦＣＷｎに動作３５で固定されて、デジタルＰＬＬ１がＤＣＯ２Ｆｉｎｅ ｎ−１の対応する微デジタル制御入力１４に対してロックすることができる。次に、デジタル制御入力Ｆｉｎｅ ｎ−１は、デジタルＰＬＬ１のメモリ３のルックアップテーブル３Ａに動作３６で記憶される。次に、ＦＣＷｎの取得および微デジタル制御入力Ｆｉｎｅ ｎ−１の記憶は、ＤＣＯ２の帯域ごとに順次実施され、これによって、デジタルＰＬＬ１の全周波数範囲を網羅する。このため、図５に示すように、帯域ｎにおける下側の第１のデジタル制御入力閾値は、上側の第１のデジタル制御入力閾値に関して上述したような対応する方法で、隣接する帯域ｎ−１におけるデジタル制御入力Ｆｉｎｅ ｎ−１と同じ周波数を生成する。デジタル制御入力Ｆｉｎｅ ｎ−１は、ＤＣＯ２に帯域ｎに隣接するＤＣＯの帯域ｎ−１のＦＣＷｎに対応する周波数を生成させる。ＦＣＷｎは、２つの隣接するＤＣＯ帯域ｎとｎ−１との交差点の周波数に対応する。

【0063】

本教示のデジタルＰＬＬ１の別のキャリブレーションモードにおいて、ＰＶＴ帯域に対するキャリブレーションを提供することができる。ＰＶＴ帯域に対するキャリブレーションは、前述の粗帯域キャリブレーションと同様である。ＰＶＴキャリブレーションについて、第１の粗帯域閾値が設定されて、微制御が一定に保持される一方、ＦＣＷｎが前述の再構成されたデジタルＰＬＬキャリブレーションモードにおいて取得される。次に、デジタルＰＬＬ１は、その通常の動作モードに戻されて、ＰＶＴ帯域は、インクリメントされるかまたはデクリメントされる。ＦＣＷは、記憶される第２の粗帯域値を取得するために、ＦＣＷｎに設定される。この場合、第１のＰＶＴ帯域における第１の粗帯域値は、第２のＰＶＴ帯域における第２の粗値と同じ周波数を生成する。

【0064】

図６は、本教示によるＰＬＬのＰＶＴ帯域に対するキャリブレーション方法を例証する。ＰＶＴキャリブレーションは、前述のデジタルＰＬＬ１を参照して説明されるが、ＰＶＴキャリブレーション方法は本教示による他のＰＬＬに同様に適用されることが理解されよう。ＤＣＯ２のＰＶＴ帯域ｍごとに、ＤＣＯ粗デジタル制御入力１４は、所定の第１のデジタル制御入力閾値に、動作６００で設定される。次に、ＤＣＯ２のＰＶＴ帯域ｍの所定の第１のデジタル制御入力閾値によりデジタルＰＬＬループをロックするＦＣＷｍを動作６０２で取得するために、デジタルＰＬＬ１は、ループ２０を介してデジタルフィルタ１２をデジタルＰＬＬ入力６に接続することによって、動作６０１で再構成される。その後、デジタルＰＬＬ１は動作６０３でその通常の構成に戻され、次にＤＣＯ２のＰＶＴ帯域は下側の第２の帯域ｍ−１に動作６０４でデクリメントされる。ＤＣＯ２のＰＶＴ帯域もこの段階で上側の第２の帯域ｍ＋１に動作６０４でインクリメントされてもよいことが理解されよう。デジタルＰＬＬ１に対する周波数入力ＦＣＷは、予め取得した値ＦＣＷｍに動作６０５で固定され、デジタルＰＬＬ１が、次にデジタルＰＬＬ１のメモリ３のルックアップテーブル３Ａに動作６０６で記憶されるＤＣＯ２の対応する粗デジタル制御入力に対してロックすることができる。次に、ＦＣＷｍの取得および粗デジタル制御入力の記憶は、ＤＣＯ２のＰＶＴ帯域ｍごとに順次実施され、これによって、上側および下側の第１のデジタル制御入力閾値に関して上述したような対応する方法でデジタルＰＬＬ１の全ＰＶＴ範囲を網羅する。このＰＶＴキャリブレーションの間、微制御入力は、一定値に設定される。

【0065】

図７は、従来より直面する多くのランプ非線形性効果も克服する本教示による別の例示的なデジタルＰＬＬ４１のブロックアーキテクチャ概略図を例証する。

【0066】

図７に示すように、デジタルＰＬＬ４１回路は、一般に、多帯域デジタル制御発振器（ＤＣＯ）４２およびＤＣＯのデジタル制御入力４４Ａを記憶するように構成されたメモリ４３を備える。

【0067】

図７に見られるように、デジタルＰＬＬ４１回路は、シグマ−デルタ変調器４７において予め処理されたデジタルＰＬＬ４１回路の入力４６Ａで周波数コマンドワードＦＣＷｆを蓄積して、蓄積信号を分周器４８に提供するように構成された位相アキュムレータ４５をさらに備える。分周器４８は、ＤＣＯ４２からの出力信号５０Ｂを分割することによって、位相周波数検出器（ＰＤ／ＴＤＣ）４９の位相信号５０Ａをさらに生成することができる。

【0068】

位相周波数検出器４９は、基準位相信号５０Ａと入力アナログ周波数基準ｆ_ｒｅｆ４６Ｂとの間の周波数差および位相差を検出して、これによりデジタル位相誤差信号５１を生成するように構成される。回路は、デジタル位相誤差信号５１により、ＤＣＯ４２にデジタル微制御入力およびデジタル粗制御入力５３、５４を生成するためのデジタル低域フィルタ（ＬＰＦ）５２をさらに備えることができる。ＤＣＯ４２は、フィルタ５２に連結され、制御入力５３、５４に応答して周波数のＤＣＯ出力信号５５ｆ_ｏｕｔを生成するように構成される。

【0069】

本教示のデジタルＰＬＬ４１の通常動作において、図１のデジタルＰＬＬ１に関して上述したような同様の方法で、所望の周波数にＤＣＯ４２を同調可能にする粗デジタル制御入力５３および微デジタル制御入力５４を形成するために、デジタル位相誤差信号５１は、デジタルループフィルタ５２によってデジタル的にフィルタ処理される。

【0070】

図８は、通常モードの動作の間に提供されたＦＣＷｆを置換するために、ループ５６を介してデジタルフィルタ５２の微出力５４に接続するように、デジタルＰＬＬ４１の入力４６Ａが切り替えられるキャリブレーションモードの間の本教示による図７のデジタルＰＬＬ４１を例証する。

【0071】

当業者によって理解されるように、本教示によるデジタルＰＬＬ４１のキャリブレーションアルゴリズムは、ここで図３および４を参照して上述したデジタルＰＬＬ１のキャリブレーションアルゴリズムと同様の方法で実行することができる。本教示によるデジタルＰＬＬ４１の動作モードが本教示によるデジタルＰＬＬ１の動作モードと同様であり、当業者は同様の利点を認識することが理解されよう。

【0072】

デジタルＰＬＬ４１のキャリブレーションアルゴリズムにおいて、ＤＣＯ４２の粗デジタル制御入力５３の第１の値ｎについて、ＤＣＯ微デジタル制御入力５４は、上側の所定の第１のデジタル制御入力閾値にまず設定される。次に、図８に示すように、ＤＣＯ帯域ｎの上側の所定の第１のデジタル制御入力閾値によりデジタルＰＬＬループをロックするＦＣＷを取得するために、デジタルＰＬＬ４１は、ループ５６を介してデジタルフィルタ５２をデジタルＰＬＬ入力４６Ａに接続することによって、再構成される。

【0073】

ＤＣＯ４２の第１の帯域ｎのためのＦＣＷが取得された後、図７に示すように、デジタルＰＬＬ４１はデジタルフィルタ５２がデジタルＰＬＬ入力Ａ４６に接続されない、その通常の構成に戻される。次に、ＤＣＯ帯域は、粗デジタル制御入力５３の値を調整することによって、上側の第２の帯域ｎ＋１にインクリメントされ、デジタルＰＬＬ４１に対する周波数入力ＦＣＷは、予め取得した値ＦＣＷに固定されて、デジタルＰＬＬ４１がＤＣＯ４２Ｆｉｎｅ ｎ＋１の対応する微デジタル制御入力５４に対してロックすることができる。次に、デジタル制御入力Ｆｉｎｅ ｎ＋１は、対応するＤＣＯ帯域に関連するデジタルＰＬＬ４１のメモリ４３のルックアップテーブル４３Ａに記憶される。次に、ＦＣＷの取得および微デジタル制御入力Ｆｉｎｅ ｎ＋１の記憶は、ＤＣＯ４２の帯域ごとに順次実施され、これによって、デジタルＰＬＬ４１の全周波数範囲を網羅する。

【0074】

本教示のデジタルＰＬＬ４１の通常の動作モードにおいて、キャリブレーションモードの間に取得された微デジタル制御入力Ｆｉｎｅ ｎ＋１は、帯域遷移でＤＣＯ４２の微デジタル制御入力５４を調整するために使用され、これにより、線形周波数ランプを生成する。

【0075】

図９は、従来より直面する多くのランプ非線形性効果も克服する本教示による例示的なチャージポンプＰＬＬ６１のブロックアーキテクチャ概略図を例証する。

【0076】

図９に示すように、ＰＬＬ６１回路は、一般に、多帯域電圧制御発振器６２および発振器６２の制御入力６４Ａを記憶するように構成されたメモリ６３を備える。デジタル−アナログ変換器素子６４Ｂは、メモリ６３に記憶されたデジタル制御入力を変換して、発振器６２に適切なアナログ制御入力を提供するために、メモリ６３と発振器６２との間に挿入される。

【0077】

前述のように、多帯域ＤＣＯの場合、多帯域発振器は、発振器によって生じさせる出力信号の周波数帯域を決定する少なくとも１つの入力を含む。

【0078】

より正確には、図９に例証されるように、ＰＬＬ６１回路は、ＰＬＬ６１回路の入力で整数部ＦＣＷｉｎｔ７６Ａおよびシグマ−デルタ変調器６５において予め処理された小数部ＦＣＷｆ７６Ｂを有する周波数コマンドワードＦＣＷを蓄積して、蓄積信号７９を分周器６８に提供するように構成された位相アキュムレータ６７をさらに備える。分周器６８は、発振器６２からの出力信号７７を分割することによって、基準位相信号７０をさらに生成することができる。

【0079】

基準位相信号７０と入力周波数基準ω_ｒｅｆ６６との間の周波数差および位相差を検出するための位相周波数検出器（ＰＤ）６９が提供され、これにより位相誤差信号７１を生成することができる。回路は、位相誤差信号７１により発振器６２に制御入力７３、７４を生成させるためのフィルタループ７２をさらに備えることができる。発振器６２は、フィルタ７２に連結することができて、制御入力６４Ａ、７３、７４に応答して周波数ω_ｏｕｔの発振器出力信号７５を生成するように構成される。

【0080】

本教示によれば、デジタルＰＬＬ６１の通常動作において、以下により詳細に説明するように、発振器６２のデジタルワードとして、粗制御入力７３および発振器６２のアナログ電圧入力として、所望の周波数に発振器６２を同調可能にする微制御入力７４を形成するために、位相誤差信号７１は、ループフィルタ７２によってフィルタ処理される。

【0081】

図１０は、通常モードの動作の間に提供されたＦＣＷ（ＦＣＷｉｎｔおよびＦＣＷｆ）を置換するために、ループ８０を介してフィルタ７２の微出力７４に接続するように、ＰＬＬ６１の入力が切り替えられるキャリブレーションモードの間の本教示によるデジタルＰＬＬ６１を例証する。有利には、アナログ−デジタル変換器素子７８は、位相アキュムレータ６７に入るデジタル信号に、アナログ電圧微出力７４を変換するために、挿入されてもよい。

【0082】

本教示によるＰＬＬ６１のキャリブレーションアルゴリズムは、図３および４を参照して前述したデジタルＰＬＬ１回路のキャリブレーションアルゴリズムと同様であり、当業者によって容易に実装される。

【0083】

簡潔には、ＰＬＬ６１のキャリブレーションアルゴリズムは、交差点で発振器出力周波数値をまず見出すように構成される。粗制御入力７３の第１の値ｎについて、発振器微制御入力７４は、上側の所定の第１の制御入力閾値に動作３０でまず設定される。次に、図１０に示すように、発振器帯域ｎの所定の第１の制御入力閾値によりＰＬＬループをロックするＦＣＷｎを動作３２で取得するために、デジタルＰＬＬ６１は、アナログ−デジタル変換器素子７８およびループ８０を介してフィルタ７２をＰＬＬ入力７６Ａ、７６Ｂに接続することによって、動作３１で再構成される。

【0084】

発振器６２の第１の帯域ｎのためのＦＣＷｎが取得された後、図９に示すように、デジタルＰＬＬ６１は、フィルタ７２がＰＬＬ入力７６Ａ、７６Ｂに接続されないその通常の構成に動作３３で戻される。次に、発振器帯域は、粗制御入力７３の値を調整することによって、上側の第２の帯域ｎ＋１に動作３４でインクリメントされ、ＰＬＬ６１に対する周波数入力ＦＣＷは、予め取得した値ＦＣＷｎに動作３５で固定されて、ＰＬＬ６１が発振器６２Ｆｉｎｅ ｎ＋１の対応する微制御入力７４にロックすることができる。次に、制御入力Ｆｉｎｅ ｎ＋１は、ＰＬＬ６１のメモリ６３のルックアップテーブル６３Ａに動作３６で記憶される。次に、ＦＣＷｎの取得および微デジタル制御入力Ｆｉｎｅ ｎ＋１の記憶は、発振器６２の帯域ごとに順次実施され、これによって、ＰＬＬ６１の全周波数範囲を網羅する。

【0085】

有利には、前述のデジタルＰＬＬのキャリブレーションと同様の方法において、発振器６２の各帯域あたり１つの微制御入力Ｆｉｎｅ ｎ＋１のみが記憶され、これにより、記憶量を減少させて、本教示のＰＬＬ６１のキャリブレーションを実施する。

【0086】

本教示のＰＬＬ６１の通常の動作モードにおいて、キャリブレーションモードの間に取得された微制御入力Ｆｉｎｅ ｎ＋１は、帯域遷移で発振器６２の微制御入力７４を調整するために使用され、これにより、線形ランプを生成する。

【0087】

本教示によるＰＬＬ６１の動作モードが本教示によるデジタルＰＬＬ１の動作モードと同様であり、当業者は同様の利点を認識することが理解されよう。

【0088】

一般に、ＰＬＬは、ループフィルタタイプに応じて２つのモードで動作することができる。タイプＩモードにおけるＰＬＬは、ループフィルタに積分器を有さず、周波数におけるより速いレスポンスを可能にするが、出力周波数でのノイズが増加する。一方、タイプＩＩモードにおけるＰＬＬは、より良好な信号を可能にするが、目標周波数へのトラッキング変化およびロッキングがより遅くなる。一態様において、上述のＰＬＬのＦＣＷの取得は、ＦＣＷを高速かつ正確に見出すために、タイプＩモードにおいてデジタルＰＬＬ１、４１、またはＰＬＬ６１によって行われる。

【0089】

本教示により提供されるデジタルＰＬＬまたはＰＬＬは、多くの利点を提供することができることが理解されよう。キャリブレーションアルゴリズムおよびＰＬＬメモリに記憶されるデジタル制御入力を使用して、発振器帯域遷移で周波数不連続性を調整することによって、高線形ランプをＰＬＬによって生成することができる。

【0090】

本教示のキャリブレーションアルゴリズムが粗発振器帯域に適用される場合、バンクあたりのＰＶＴが実質的に固定されると、帯域あたり単一のデジタル制御入力のメモリ記憶能力のみを有するキャリブレーションアルゴリズムを実装することができる。

【0091】

また、本ＰＬＬのキャリブレーションは、オンザフライキャリブレーションが温度および電圧変化を補償するのに十分な速さであり得る。

【0092】

例えば、本教示によるデジタルＰＬＬ１の実装において、キャリブレーションデータは、ＤＣＯ帯域あたり１６ビットのメモリ、または、１６帯域に対して全部で２５６ビットを有するルックアップテーブルに記憶され、キャリブレーションのための時間は、バンクあたり５マイクロ秒または全部で６４０マイクロ秒であった。

【0093】

図１１は、本願によるデジタルＰＬＬ１１０を組み込むＦＭＣＷレーダーシステム１００を図式的に例証する。デジタルＰＬＬ１１０は、本明細書において述べられるデジタルＰＬＬの原理および利点のいずれかに従って、実装することができる。ＦＭＣＷレーダーシステム１００は、本教示による多帯域発振器を有するＰＬＬを代わりに組み込み、同様の目的を実現することができることが理解されよう。

【0094】

レーダーシステム１００は、周波数ランプ信号を生じさせ、かつデジタルＰＬＬ１１０を備える周波数ランプ発生器１０１を備える。周波数ランプ発生器１０１は、該周波数ランプ信号を送受信するための送受信機１０２に接続される。レーダーシステム１００はまた、受信した１０２によって、送受信される信号を比較するための比較器１０３も備える。送信信号１０５は、物体１０４によって跳ね返され、反射信号１０６として送受信機１０２に戻り、信号１０５、１０６の両方が、物体１０４とレーダーシステム１００との間の距離ｄを決定するために使用される。

【0095】

特定の実施形態において、本教示のＦＭＣＷレーダーシステム１００は、例えば先進運転支援システムの一部として、車両に含まれ得る。

【0096】

図１２は、ＦＭＣＷレーダーシステム１００のデジタルＰＬＬ１１０によって生成されるランプ１０７の形態で変調される送信信号１０５の周波数ｆを示す、時間グラフに対する周波数を例証する。さらに図１２に例証されるように、受信信号１０６は、物体１０４（図１１）とレーダーシステム１００（図１１）との間の距離ｄ（図１１）を往復して伝わる信号の飛行時間に等しい時間ｔｄによってシフトされる送信信号１０５と同じ変調を有する。ランプ１０７の周波数は、特定の周波数帯域の範囲内または周波数下限ｆ０および周波数上限ｆｍを画定するいわゆる掃引周波数ｆｓと呼ばれる帯域幅１０８の範囲内で変動する。例えば、本レーダーシステムの実装において、下限ｆ０は、７７ＧＨｚおよび帯域幅４ＧＨｚであってもよい。

【0097】

有利には、本願によるデジタルＰＬＬ１１０は、送信信号１０５と反射信号１０６との間の周波数差ｆｂ（いわゆる、うなり周波数）は、経時的に一定のままであることを意味する線形ランプ１０７を生成する。それにより、式１によって表されるように、うなり周波数ｆｂおよび距離ｄと、ｃ光の速度およびｔｓ掃引時間との間の直接的な関連性を可能にする。

【数1】

【0098】

周波数ランプの非線形性がうなり周波数ｆｂの誤差測定を生じさせ、不十分なレーダー解像度をもたらすことが容易に考えられる。本願に説明したキャリブレーションアルゴリズムのために、本教示の出力デジタルＰＬＬは、帯域が交差する場合、周波数が著しく不連続性になることなくＤＣＯ同調レンジにわたって掃引することができ、これにより、高線形ランプ、ひいては物体１０３の位置および高レーダー解像度の正確な決定が提供される。

【0099】

しかしながら、本教示の趣旨およびまたは範囲から逸脱することなく、修正することができる場合、いずれか１つの一連の利点または特徴に対して本教示を限定することを意図しない。

【0100】

本教示によるデジタルＰＬＬまたはＰＬＬは、種々の電子デバイスに実装することができる。電子デバイスの例としては、消費者向け電子製品、消費者向け電子製品の部品、車両用電子システム、電子レーダーシステム、電子試験装置、無線通信インフラなど、ならびに光ネットワークまたは他の通信ネットワークの回路およびディスク駆動回路を挙げることができるが、これらに限定されない。

【0101】

文脈上異なる解釈を要する場合を除き、説明および特許請求の範囲を通して、単語「含む（ｃｏｍｐｒｉｓｅ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、および「含む（ｉｎｃｌｕｄｉｎｇ）」などは、排他的または網羅的な意味ではなく、包含的な意味、すなわち、「含むが、これに限定されない」という意味に解釈される。本明細書において一般に使用される場合、単語「連結される」または「接続される」は、直接的に接続され得るか、または１つ以上の中間要素を介して接続され得る２つ以上の要素を意味する。さらに、本願で使用される場合、単語「本明細書において」、「上記」、「下記」、および類似の趣旨の単語は、全体としての本願を意味するものであり、本願の任意の特定部分を意味するものではない。文脈上可能な場合、単数または複数を使用する単語はそれぞれ、複数または単数も含むことができる。２つ以上の項目のリストに関する単語「または」は、単語の以下の解釈、リストの項目のいずれか、リストの項目のすべて、およびリストの項目の任意の組み合わせのすべてを網羅することを意図する。本明細書において提供されるすべての数値は、測定誤差内で同様の値を含むことを意図する。

【0102】

本明細書において提供される教示は、必ずしも上記の回路ではない他のシステムに適用することができる。上記の種々の実施形態または態様の要素および作用は、さらなる実施形態または態様を提供するために組み合わせることができる。本明細書において述べられる方法の作用は、必要に応じて、任意の順で実施することができる。また、本明細書において述べられる方法の作用は、必要に応じて、連続的にまたは並行して実施することができる。

【0103】

特定の実施形態または態様が説明されるが、これらの実施形態または態様は単なる一例として提示されており、本開示の範囲を限定することを意図しない。実際、本明細書において説明される新規の方法および回路は、様々な他の形態で具体化することができる。また、本明細書において説明される方法および回路の形態における種々の省略、代用、および変更は、本開示の趣旨を逸脱することなく行うことができる。添付の請求の範囲およびそれらの等価物は、本開示の範囲および趣旨に含まれるような、このような形態または修正を網羅することを意図する。したがって、本発明の範囲は、特許請求の範囲を参照することによって規定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】