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▶ ユニサンティス エレクトロニクス シンガポール プライベート リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6286612
(24)【登録日】2018年2月9日
(45)【発行日】2018年2月28日
(54)【発明の名称】ＳＧＴを有する半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20180215BHJP
H01L 29/78 20060101ALI20180215BHJP
H01L 21/8238 20060101ALI20180215BHJP
H01L 27/092 20060101ALI20180215BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301Y
H01L29/78 301S
H01L27/092 F
H01L27/092 G
【請求項の数】12
【全頁数】30
(21)【出願番号】特願2017-501731(P2017-501731)
(86)(22)【出願日】2015年12月18日
(86)【国際出願番号】JP2015085469
(87)【国際公開番号】WO2017104066
(87)【国際公開日】20170622
【審査請求日】2017年1月12日
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100109449
【弁理士】
【氏名又は名称】毛受 隆典
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(72)【発明者】
【氏名】舛岡 富士雄
(72)【発明者】
【氏名】原田 望
【審査官】
市川 武宜
(56)【参考文献】
【文献】
国際公開第２００９／０９６４６７（ＷＯ，Ａ１）
【文献】
国際公開第２０１５／０９７７９８（ＷＯ，Ａ１）
【文献】
特開平０２−１９８１７０（ＪＰ，Ａ）
【文献】
特開２００８−１４０９９６（ＪＰ，Ａ）
【文献】
特開２０１３−１６５１５９（ＪＰ，Ａ）
【文献】
国際公開第２００９／０７５０３１（ＷＯ，Ａ１）
【文献】
特開２０１１−２３５４３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と第２の半導体柱と、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの下部に存在し、それぞれ独立にドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
平面視において、前記第１の不純物領域のそれぞれの全周を囲む、等幅の円帯状の第１の合金層と、
平面視において、前記第１の合金層の両方の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層と、
前記第１の半導体柱と前記第２の半導体柱のそれぞれの上部に存在し、対応する下部の前記第１の不純物領域と同じ導電性を有するドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間で前記第１の半導体柱と前記第２の半導体柱とのそれぞれの一部を囲んだ第１の絶縁層と、
前記第１の絶縁層のそれぞれを囲んだ第１の導体層と、を備え、
平面視において、前記第１の不純物領域のそれぞれの全周を囲み、対応する前記第１の導体層に繋がる等幅の円帯状の第２の導体層と、平面視において、該第２の導体層の両方の外周の一部に繋がって、前記基板平面に対して水平方向に延び、前記第２の合金層と重ならない第３の導体層とを含み、
前記第１の不純物領域と前記第２の不純物領域は、一方がソースとして、他方がドレインとして機能し、
前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱と前記第２の半導体柱との前記一部はチャネルとして機能し、
前記第１の導体層はゲートとして機能し、
これにより、ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）が構成される、
ことを特徴とするＳＧＴを有する半導体装置。
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの下部に存在し、それぞれ独立にドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
平面視において、前記第１の不純物領域のそれぞれの全周を囲む、等幅の円帯状の第１の合金層と、
平面視において、前記第１の合金層の両方の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層と、
前記第１の半導体柱と前記第２の半導体柱のそれぞれの上部に存在し、対応する下部の前記第１の不純物領域と同じ導電性を有するドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間で前記第１の半導体柱と前記第２の半導体柱とのそれぞれの一部を囲んだ第１の絶縁層と、
前記第１の絶縁層のそれぞれを囲んだ第１の導体層と、を備え、
平面視において、前記第１の不純物領域のそれぞれの全周を囲み、対応する前記第１の導体層に繋がる等幅の円帯状の第２の導体層と、平面視において、該第２の導体層の両方の外周の一部に繋がって、前記基板平面に対して水平方向に延び、前記第２の合金層と重ならない第３の導体層とを含み、
前記第１の不純物領域と前記第２の不純物領域は、一方がソースとして、他方がドレインとして機能し、
前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱と前記第２の半導体柱との前記一部はチャネルとして機能し、
前記第１の導体層はゲートとして機能し、
これにより、ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）が構成される、
ことを特徴とするＳＧＴを有する半導体装置。
【請求項2】
前記第１の合金層と、前記第２の合金層と、前記第１の不純物領域とは、同じドナーまたはアクセプタ不純物原子を含んでいる、
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
【請求項3】
前記第１の合金層と、前記第１の不純物領域が、自己整合の関係で繋がっている、
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
【請求項4】
前記第１の半導体柱と前記第２の半導体柱とのそれぞれについて、前記第１の合金層の内側側面に接し、前記第１の合金層と前記第１の不純物領域との間に位置し、前記第１の合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層をさらに含む、
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
【請求項5】
平面視において、前記第１の合金層のそれぞれの外周の一部を囲み、前記第２の合金層の一部と接する、等幅の円帯状の第４の合金層をさらに含む、
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
【請求項6】
前記垂直方向において、前記第１の導体層の一方の下端より上部に、前記第１の導体層の該一方と接続して、前記基板平面に対して水平方向に延びる第４の導体層を有する、
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
【請求項7】
基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と第２の半導体柱と、
前記第１の半導体柱と前記第２の半導体柱のそれぞれの下部に存在し、それぞれの全周を囲み、且つそれぞれの側面に接する合金層と、
前記合金層のそれぞれに繋り、それぞれ独立してドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの側面を囲む第１のマスク材料層と、
前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がった第２のマスク材料層と、
を含む構造体を提供する工程と、
前記第１のマスク材料層と前記第２のマスク材料層とをエッチングマスクにして前記合金層をエッチングして、平面視において、前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第１の合金層と、前記第１の合金層のそれぞれの外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層とを形成する工程と、
前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱と前記第２の半導体柱とのそれぞれを囲んで第１の絶縁層を形成する工程と、
前記第１の絶縁層のそれぞれを囲んで第１の導体層を形成する工程と、
前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱と前記第２の半導体柱とのそれぞれに、対応する下部の前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とするＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造方法。
前記第１の半導体柱と前記第２の半導体柱のそれぞれの下部に存在し、それぞれの全周を囲み、且つそれぞれの側面に接する合金層と、
前記合金層のそれぞれに繋り、それぞれ独立してドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの側面を囲む第１のマスク材料層と、
前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がった第２のマスク材料層と、
を含む構造体を提供する工程と、
前記第１のマスク材料層と前記第２のマスク材料層とをエッチングマスクにして前記合金層をエッチングして、平面視において、前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第１の合金層と、前記第１の合金層のそれぞれの外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層とを形成する工程と、
前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱と前記第２の半導体柱とのそれぞれを囲んで第１の絶縁層を形成する工程と、
前記第１の絶縁層のそれぞれを囲んで第１の導体層を形成する工程と、
前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱と前記第２の半導体柱とのそれぞれに、対応する下部の前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とするＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造方法。
【請求項8】
前記構造体を提供する工程は、前記合金層に、ドナーまたはアクセプタ不純物原子を導入し、熱処理を行い、前記合金層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱と前記第２の半導体柱とのそれぞれの内に押し出して、前記第１の不純物領域を形成する工程を含む、
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
【請求項9】
前記構造体を提供する工程は、ドナーまたはアクセプタ不純物原子を含む前記合金層に熱処理を行い、前記第１の不純物領域を形成するとともに、前記合金層と前記第１の不純物領域との間に前記合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層を形成する工程を含む、
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
【請求項10】
前記構造体を提供する工程は、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの下部に前記第１の不純物領域を形成する工程と、その後に、
前記第１の不純物領域の全周を囲み、且つ前記第１の不純物領域の側面に接する前記合金層を形成する工程とを含む、
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの下部に前記第１の不純物領域を形成する工程と、その後に、
前記第１の不純物領域の全周を囲み、且つ前記第１の不純物領域の側面に接する前記合金層を形成する工程とを含む、
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
【請求項11】
前記第１の絶縁層を形成する工程及び前記第１の導体層を形成する工程は、
前記第１の合金層及び前記第２の合金層を形成した後に、その結果物上に絶縁層と導体層とをこの順番で積層する工程と、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの側面を囲む第３のマスク材料層と、前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がり、前記第２の合金層とは重ならない第４のマスク材料層とを形成する工程と、
前記第３のマスク材料層と前記第４のマスク材料層とをエッチングマスクにして前記絶縁層と前記導体層とをエッチングして、前記第１の絶縁層と前記第１の導体層とを形成する工程とを含む、
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
前記第１の合金層及び前記第２の合金層を形成した後に、その結果物上に絶縁層と導体層とをこの順番で積層する工程と、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの側面を囲む第３のマスク材料層と、前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がり、前記第２の合金層とは重ならない第４のマスク材料層とを形成する工程と、
前記第３のマスク材料層と前記第４のマスク材料層とをエッチングマスクにして前記絶縁層と前記導体層とをエッチングして、前記第１の絶縁層と前記第１の導体層とを形成する工程とを含む、
ことを特徴とする請求項７に記載のＳＧＴを有する半導体装置の製造方法。
【請求項12】
基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と第２の半導体柱と、
前記第１の半導体柱と前記第２の半導体柱のそれぞれの下部に存在し、それぞれの全周を囲み、且つそれぞれの側面に接する合金層と、
前記合金層のそれぞれに繋り、それぞれ独立してドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域とを含む構造体を提供する工程と、
前記第１の半導体柱と前記第２の半導体柱との外周を囲み、且つ前記第１の半導体柱と前記第２の半導体柱との間で繋がったマスク材料層を形成する工程と、
前記マスク材料層をエッチングマスクにして、前記合金層をエッチングして、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第１の合金層と、
前記第１の合金層の外周の一部に繋がって、前記基板表面に対して平行に延びる第２の合金層と、
平面視において、前記第１の合金層と前記第２の合金層との外周の一部に接する、等幅の円帯状の第３の合金層とを形成する工程と、
前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱を囲んで第１の絶縁層を形成する工程と、
前記第１の絶縁層を囲んで第１の導体層を形成する工程と、
前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱と前記第２の半導体柱のそれぞれに、対応する下部の前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とするＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造方法。
前記第１の半導体柱と前記第２の半導体柱のそれぞれの下部に存在し、それぞれの全周を囲み、且つそれぞれの側面に接する合金層と、
前記合金層のそれぞれに繋り、それぞれ独立してドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域とを含む構造体を提供する工程と、
前記第１の半導体柱と前記第２の半導体柱との外周を囲み、且つ前記第１の半導体柱と前記第２の半導体柱との間で繋がったマスク材料層を形成する工程と、
前記マスク材料層をエッチングマスクにして、前記合金層をエッチングして、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第１の合金層と、
前記第１の合金層の外周の一部に繋がって、前記基板表面に対して平行に延びる第２の合金層と、
平面視において、前記第１の合金層と前記第２の合金層との外周の一部に接する、等幅の円帯状の第３の合金層とを形成する工程と、
前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱を囲んで第１の絶縁層を形成する工程と、
前記第１の絶縁層を囲んで第１の導体層を形成する工程と、
前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱と前記第２の半導体柱のそれぞれに、対応する下部の前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とするＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置及びその製造方法に関する。【背景技術】
【0002】
近年、ＳＧＴを有する半導体装置の更なる高密度化と高性能化が求められている。【0003】
プレナー型ＭＯＳトランジスタでは、Ｐ、ＮチャネルＭＯＳトランジスタのチャネルは、ソース、ドレイン間の半導体基板の表面に沿う水平方向に形成されている。これに対し、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向に形成されている（例えば、特許文献１、非特許文献１を参照）。【0004】
図８に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」と称す。）の上下の位置に、一方がソースとして機能するときに、他方がドレインとして機能するＮ＋領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ＋領域１１６ａ、１１６ｂの間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、ゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴでは、ソース、ドレインＮ＋領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５に形成されている。このため、ＳＧＴの表面の占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域の占有面積に相当するものになる。そのため、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することが可能である。【0005】
図９に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２、図３８（ｂ）を参照）。このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。
ＰチャネルＳＧＴのドレインＰ＋領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ＋領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている。
ＰチャネルＳＧＴのソースＰ＋領域１２４がＳｉ柱ＳＰ１の頂部に形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５がＳｉ柱ＳＰ２の頂部に形成されている。
Ｓｉ柱ＳＰ１、ＳＰ２を囲み、Ｐ＋領域１２２及びＮ＋領域１２３の上表面上に延びるように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。
これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頂部のＰ＋領域、Ｎ＋領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。
ＰチャネルＳＧＴのドレインＰ＋領域１２２とＮチャネルＳＧＴのドレインＮ＋領域１２３とはシリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ＋領域１２５上にシリサイド層１２９ｃが形成されている。さらに、ゲート導体層１２７ａ、１２７ｂの頂部にシリサイド層１２９ｄ、１２９ｅが形成されている。
Ｐ＋領域１２２、１２４間にあるＳｉ柱ＳＰ１のｉ層１３０ａがＰチャネルＳＧＴのチャネルとして機能し、Ｎ＋領域１２３、１２５間のＳｉ柱ＳＰ２のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとして機能する。
絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ２層１３１が形成されている。さらに、このＳｉＯ２層１３１を貫通するコンタクトホール１３２ａ、１３２ｂ、１３２ｃが、Ｓｉ柱ＳＰ１、ＳＰ２上、ＰチャネルＳＧＴのドレインＰ＋領域１２２上、及びＮチャネルＳＧＴのＮ＋領域１２３上に形成されている。
コンタクトホール１３２ａを介して、ＳｉＯ２層１３１上に形成された電源配線金属層Ｖｄと、ＰチャネルＳＧＴのソースＰ＋領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、ＳｉＯ２層１３１上に形成された出力配線金属層Ｖｏと、ＰチャネルＳＧＴのドレインＰ＋領域１２２、ＮチャネルＳＧＴのドレインＮ＋領域１２３及びシリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層Ｖｓと、ＮチャネルＳＧＴのソースＮ＋領域１２５及びシリサイド層１２９ｃと、が接続されている。
ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。
このＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するＣＭＯＳインバータ回路と比較して、さらなる回路の縮小化が実現される。
【0006】
図９に示すＳＧＴを有するＣＭＯＳインバータ回路においても、更なる回路の高密度化と高性能化が求められている。本回路において、更なる回路の高密度化と高性能化に対して、下記のような問題がある。１．Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するために、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計では、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になる。
２．シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間の抵抗が、駆動電流の減少、駆動速度の低下の原因になる。
３．ゲート導体層１２７ａとＰ＋領域１２２との間には薄いゲート絶縁層１２６ａが存在している。このため、ゲート導体層１２７ａとＰ＋領域１２２との間に大きい結合容量が存在する。同様に、ゲート導体層１２７ｂとＮ＋領域１２３との間には薄いゲート絶縁層１２６ｂが存在している。このため、ゲート導体層１２７ｂとＮ＋領域１２３との間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。
４．コンタクトホール１３２ｂとゲート導体層１２７ａ、１２７ｂとの間に薄いサイドウォール窒化膜１２８ａ、１２８ｂが存在している。このため、ゲート導体層１２７ａ、１２７ｂと、出力配線金属層Ｖｏとの間に大きい結合容量が存在する。これら大きい結合容量は、高速化に対する阻害要因となる。また、サイドウォール窒化膜１２８ａ、１２８ｂを厚くして、結合容量を減らそうとすると、回路面積の増大に繋がる。
このため、上記の問題を軽減して、回路の高密度化と、高性能化を図る必要がある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開平２ー１８８９６６号公報
【特許文献2】米国特許出願公開第２０１０／０２６４４８４号明細書
【非特許文献】
【0008】
【非特許文献1】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【非特許文献2】C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:“Study of planarized sputter-deposited SiO2”J.Vac.Sci.Technol, 15(3), May/Jun (1978)
【非特許文献3】V.Probst, H.Schaber, A.Mitwalsky. and H.Kabza: "WSi2 and CoSi2 as diffusion sources for shallow-junction formation in silicon", J.Appl.Phys.Vol.70(2), No.15, pp.708-719(1991)
【非特許文献4】Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)
【非特許文献5】T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: “Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI” IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置及びその製造方法を提供することを目的とする。【課題を解決するための手段】
【0010】
本発明の第１の観点に係るＳＧＴを有する半導体装置は、基板上に、前記基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱の下部に形成したドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
平面視において、前記第１の不純物領域の全周を囲む、等幅の円帯状の第１の合金層と、
平面視において、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層と、
前記半導体柱の上部に、前記第１の不純物領域と同じ導電性を有するドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の一部を囲んだ第１の絶縁層と、
前記第１の絶縁層を囲んだ第１の導体層と、を備え、
前記第１の不純物領域と前記第２の不純物領域は、一方がソースとして、他方がドレインとして機能し、
前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の前記一部はチャネルとして機能し、
前記第１の導体層はゲートとして機能し、
これにより、ＳＧＴ（Surrounding Gate MOS Transistor）が構成される、
ことを特徴とする。
【0011】
前記第１の合金層と、前記第２の合金層と、前記第１の不純物領域とは、同じドナーまたはアクセプタ不純物原子を含んでいる、ことが好ましい。
【0012】
前記第１の合金層と、前記第１の不純物領域が、自己整合の関係で繋がっている、ことが好ましい。
【0013】
前記第１の合金層の内側側面に接し、前記第１の合金層と前記第１の不純物領域との間に位置し、前記第１の合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層をさらに含む、ことが好ましい。
【0014】
平面視において、前記第１の合金層の外周の一部を囲み、前記第２の合金層の一部と接する、等幅の円帯状の第４の合金層をさらに含む、ことが好ましい。
【0015】
前記垂直方向において、前記第１の導体層の下端より上部に、前記第１の導体層と接続して、前記基板平面に対して水平方向に延びる第２の導体層を有する、ことが好ましい。
【0016】
本発明の第２の観点に係るＳＧＴを有する半導体装置の製造方法は、基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と、
前記第１の半導体柱の下部に、前記第１の半導体柱の全周を囲み、且つ前記第１の半導体柱の側面に接する合金層と、
前記合金層に繋がったドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域とを含む構造体を提供する工程と、
前記合金層をエッチングして、平面視において、前記第１の半導体柱の全周を囲む、等幅の円帯状の第１の合金層と、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層とを形成する工程と、
前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱を囲んで第１の絶縁層を形成する工程と、
前記第１の絶縁層を囲んで第１の導体層を形成する工程と、
前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱に、前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とする。
【0017】
前記構造体を提供する工程は、前記合金層に、ドナーまたはアクセプタ不純物原子を導入し、熱処理を行い、前記合金層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱内に押し出して、前記第１の不純物領域を形成する工程を含む、ことが好ましい。
【0018】
前記構造体を提供する工程は、ドナーまたはアクセプタ不純物原子を含む前記合金層に熱処理を行い、前記第１の不純物領域を形成するとともに、前記合金層と前記第１の不純物領域との間に前記合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層を形成する工程を含む、ことが好ましい。
【0019】
前記合金層を形成した後に、前記第１の半導体柱の側面を囲んで単層または複数層の第１のマスク材料層を形成する工程と、前記第１のマスク材料層をマスクにして前記合金層をエッチングして、前記第１の合金層を形成する工程とをさらに含む、
ことが好ましい。
【0020】
前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、前記第１の半導体柱の側面を囲んで第１のマスク材料層を形成した後に、前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がった第２のマスク材料層を形成する工程と、
前記第１のマスク材料層と前記第２のマスク材料層とをエッチングマスクにして前記合金層をエッチングして、前記第１の合金層と前記第２の合金層を形成する工程とをさらに含む、
ことが好ましい。
【0021】
前記第１の半導体柱と第２の半導体柱との外周を囲み、且つ前記第１の半導体柱と前記第２の半導体柱との間で繋がった第３のマスク材料層を形成する工程と、前記第３のマスク材料層をエッチングマスクにして、前記合金層をエッチングして、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第４の合金層と、
前記第４の合金層の外周の一部に繋がって、前記基板表面に対して平行に延びる第５の合金層と、
平面視において、前記第４の合金層と前記第５の合金層との外周の一部に接する、等幅の円帯状の第６の合金層とを形成する工程とをさらに含む、
ことが好ましい。
【0022】
前記構造体を提供する工程は、前記第１の半導体柱の下部に前記第１の不純物領域を形成する工程と、その後に、
前記第１の不純物領域の全周を囲み、且つ前記第１の不純物領域の側面に接する前記合金層を形成する工程とを含む、
ことが好ましい。
【発明の効果】
【0023】
本発明によれば、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置及びその製造方法を提供できる。【図面の簡単な説明】
【0024】
【図1A】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1B】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1C】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1D】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1E】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1F】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1G】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1H】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1I】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1J】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2A】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2B】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2C】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3A】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3B】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3C】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3D】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3E】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3F】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図4A】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図4B】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図4C】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図4D】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図5A】第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図5B】第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図5C】第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図5D】第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図6A】第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図6B】第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図7A】第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図7B】第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図7C】第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図8】従来例のＳＧＴを示す模式構造図である。
【図9】従来例のＳＧＴを有するＣＭＯＳインバータ回路の断面図である。
【発明を実施するための形態】
【0025】
以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置及びその製造方法について、図面を参照しながら説明する。【0027】
図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の製造工程を説明するための、平面図と断面図とを示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。以下の説明で参照するその他の各図面においても、（ａ）、（ｂ）、（ｃ）、（ｄ）で示す各図面同士の関係は同様である。【0028】
図１Ａに示すように、ｉ層基板１上へのＳｉＯ２層（図示せず）及び窒化シリコン層（ＳｉＮ層、多くはＳｉ３Ｎ４膜が使われる。図示せず）の堆積、並びに、リソグラフィ技術、例えばＲＩＥ（Reactive Ion Etching）、を用いて、ＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂを形成する。ＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａは、この順番にｉ層基板１上に積層されており、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂは、この順番にｉ層基板１上に積層されている。【0029】
次に、図１Ｂに示すように、ＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂをエッチングマスクとして、例えばＲＩＥ法によって、ｉ層基板１をエッチングすることにより、ｉ層基板１の下部をｉ層基板１ａとして残しつつ、その上にＳｉ柱４ａ、４ｂを形成する。そして、レジスト層５ａ、５ｂを除去する。ＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａの下にＳｉ柱４ａが、ＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂの下にＳｉ柱４ｂが、それぞれ位置する。【0030】
次に、図１Ｃに示すように、例えば、ｉ層基板１ａを配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１ａ上に堆積させるバイアス・スパッタ法を用いて、ＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８を形成する。その後、これによりＳｉ柱４ａ、４ｂ上に形成された下部ＳｉＯ２層（図示せず）、ＷＳｉ２層（図示せず）、上部ＳｉＯ２層（図示せず）を除去する。Ｓｉ柱４ａ、４ｂはＲＩＥ法により形成されているので、Ｓｉ柱４ａ、４ｂの側面は、ｉ層基板１ａ平面に対して、ほぼ垂直に形成されている。このため、Ｓｉ柱４ａ、４ｂの側面には、ＳｉＯ２膜、ＷＳｉ２膜、ＳｉＯ２膜は形成されない（側面に材料原子が付着しない原理については、非特許文献２を参照）。【0031】
次に、図１Ｄに示すように、Ｓｉ柱４ｂを覆ったレジスト層１０を形成する。そして、レジスト層１０をマスクにして、ｉ層基板１ａ上面方向からボロンイオン（Ｂ＋）のイオン注入を行い、Ｂ原子を含んだＷＳｉ２層７ａをＳｉ柱４ａの外周部に形成する。そして、レジスト層１０を除去する。【0032】
次に、Ｓｉ柱４ａを覆って形成したレジスト層（図示せず）をマスクにして、砒素イオン（Ａｓ＋）をイオン注入して、Ａｓ原子を含んだＷＳｉ２層７ｂをＳｉ柱４ｂの外周部に形成する。そして、レジスト層を除去する。そして、ＣＶＤ（Chemical Vapor Deposition）法により、全体にＳｉＯ２膜（図示せず）を堆積させる。そして、ＲＩＥ法により、このＳｉＯ２膜を、Ｓｉ柱４ａ、４ｂの側面に残すようにエッチングする。これにより、図１Ｅに示すように、Ｓｉ柱４ａ、４ｂの側面に、ＳｉＯ２層１１ａ、１１ｂを形成する。【0033】
次に、図１Ｆに示すように、熱処理を行い、Ｓｉ柱４ａ、４ｂ内にＷＳｉ２層７ａ、７ｂからＢ原子と、Ａｓ原子とを押出して、Ｓｉ柱４ａ内にＰ＋領域１２ａを形成し、Ｓｉ柱４ｂ内にＮ＋領域１２ｂを形成する（不純物原子の押出し効果によるＰ＋領域１２ａ、Ｎ＋領域１２ｂ形成の原理については、非特許文献３を参照）。【0034】
次に、図１Ｇに示すように、Ｓｉ柱４ａ、４ｂの一部を覆ったレジスト層１３を形成する。そして、レジスト層１３と、ＳｉＯ２層１１ａ、１１ｂとをマスクにして、ＲＩＥ法により、ＳｉＯ２層８、ＷＳｉ２層７ａ、７ｂをエッチングして、ＳｉＯ２層８ａ、ＷＳｉ２層７ａａ、７ｂｂを形成する。この場合、ＷＳｉ２層７ａａ、７ｂｂは、ＳｉＯ２層１１ａ、１１ｂ下に存在し、平面視においてＳｉ柱４ａ、４ｂの全周を囲んだ第１合金層と、この第１合金層に繋がり、レジスト層１３下に存在する第２合金層と、から構成される。ＷＳｉ２層７ａ、７ｂの第１合金層は、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合になっている。すなわち、ＳｉＯ２層１１ａ、１１ｂ下にあるＷＳｉ２層７ａａ、７ｂｂの第１合金層は、レジスト層１３形成におけるリソグラフィでのマスク合せズレに関係なく、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を、同じ幅を持って円帯状に形成される。【0035】
次に、レジスト層１３を除去する。その後、図１Ｈに示すように、ＣＶＤ法により、全体にＳｉＯ２膜（図示せず）を堆積し、エッチバック法により、これをＳｉＯ２層８ａの上表面の位置までエッチングして、ＳｉＯ２層１４を形成する。そして、Ｓｉ柱４ａ、４ｂの側面に残存しているＳｉＯ２層１１ａ、１１ｂを除去する。そして、ＡＬＤ（Atomic Layer Deposition）法により、全体にＨｆＯ２層１５、ＴｉＮ層１６を堆積させる。【0036】
次に、図１Ｉに示すように、ＣＶＤ法により、全体にＳｉＯ２膜（図示せず）を堆積し、エッチバック法により、ＳｉＯ２膜の上表面が、Ｓｉ柱４ａ、４ｂの頂部より下の位置になるようにエッチングしてＳｉＯ２層１８を形成する。そして、ＳｉＯ２層１４上表面より上部にあるＴｉＮ層１６、ＨｆＯ２層１５、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂを除去する。残存するＴｉＮ層１６、ＨｆＯ２層１５はＴｉＮ層１６ａ、ＨｆＯ２層１５ａとなる。そして、イオン注入法により、Ｓｉ柱４ａの頂部にＰ＋領域１９ａを、Ｓｉ柱４ｂの頂部にＮ＋領域１９ｂを、それぞれ形成する。【0037】
次に、図１Ｊに示すように、ＳｉＯ２層１８上にＰ＋領域１９ａとＮ＋領域１９ｂを覆って、ＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＴｉＮ層１６ａ上にコンタクトホール２２ｃを形成し、ＷＳｉ２層７ａａ、７ｂｂの上面と側面に繋がったコンタクトホール２２ｄを形成する。平面視において、コンタクトホール２２ｄの１辺の半分の長さは、ＷＳｉ２層７ａａ、７ｂｂの膜厚より小さいことが望ましい。そして、コンタクトホール２２ａを介してＰ＋領域１９ａと接続する電源配線金属層ＶｄｄをＳｉＯ２層２１上に形成し、コンタクトホール２２ｂを介してＮ＋領域１９ｂと接続するグランド配線金属層ＶｓｓをＳｉＯ２層２１上に形成し、コンタクトホール２２ｃを介してＴｉＮ層１６ａと接続する入力配線金属層ＶｉｎをＳｉＯ２層２１上に形成し、コンタクトホール２２ｄを介してＷＳｉ２層７ａａ、７ｂｂと接続する出力配線金属層ＶｏｕｔをＳｉＯ２層２１上に形成する。【0038】
これにより、Ｐ＋領域１２ａ、１９ａをソース・ドレインにして、ＨｆＯ２層１５ａをゲート絶縁層として、ＴｉＮ層１６ａをゲート導体層として、Ｐ＋領域１２ａ、１９ａ間のＳｉ柱４ａをチャネルとした負荷用ＰチャネルＳＧＴと、Ｎ＋領域１２ｂ、１９ｂをソース・ドレインにして、ＨｆＯ２層１５ａをゲート絶縁層として、ＴｉＮ層１６ａをゲート導体層として、Ｎ＋領域１２ｂ、１９ｂ間のＳｉ柱４ｂをチャネルとした駆動用ＮチャネルＳＧＴと、からなるＣＭＯＳインバータ回路が形成される。【0039】
図１Ｊ（ｅ）に、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＷＳｉ２層７ａａ、７ｂｂの関係を示す。斜線部がＷＳｉ２層７ａａ、７ｂｂである。ＷＳｉ２層７ａａは、Ｓｉ柱４ａの全周を同じ幅で円帯状に囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＷＳｉ２層７Ａａと、このＷＳｉ２層７Ａａの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層７Ａｂより構成されている。同じく、ＷＳｉ２層７ｂｂは、Ｓｉ柱４ｂの外周の全てを同じ幅で円帯状に囲み、且つＮ＋領域１２ｂと自己整合で形成された第１合金層であるＷＳｉ２層７Ｂａと、このＷＳｉ２層７Ｂａの外周の一部に繋がった第２合金層であるＷＳｉ２層７Ｂｂより構成されている。ＷＳｉ２層７Ａｂ、７Ｂｂは接している。【0040】
第１実施形態によれば、下記の利点が得られる。１．従来は、図９に示すように、ｉ層１２１上にＳｉ柱ＳＰ１、ＳＰ２を形成し、ｉ層１２１に不純物を導入してＰ＋領域１２２、Ｎ＋領域１２３を形成する必要があった。このため、Ｓｉ柱ＳＰ１、ＳＰ２をｉ層１２１上に正確かつ確実に形成するためには、Ｓｉ柱ＳＰ１、ＳＰ２とｉ層１２１のマスク設計で、その形状及び位置関係について寸法余裕を確保しなければいけない。これは、回路高密度化への阻害要因になっていた。これに対し、本実施形態では、従来必要としていたｉ層１２１に相当する領域は不要である。これにより、回路のより高密度化が可能になる。
２．本実施形態では、図１Ｊ（ｅ）に示すように、Ｓｉ柱４ａ、４ｂ側面に直接接し、且つ、平面視においてその全周を同じ幅の円帯状に囲んで、Ｐ＋領域１２２、Ｎ＋領域１２３と自己整合で接した第１合金層であるＷＳｉ２層７Ａａ、７Ｂａが形成されている。このＳｉ柱４ａ、４ｂの全周を囲んだ、低抵抗の第１合金層のＷＳｉ２層７Ａａ、７Ｂａにより、回路動作において、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂに、均一な電界を形成することが出来る。そして、この均一な電界形成は、第２合金層であるＷＳｉ２層７Ａｂ、７Ｂｂの平面視の形状に関係なく形成することが出来る。そして、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、第１合金層のＷＳｉ２層７Ａａ、７Ｂａの外周の、どの部分と繋がっていてもよい。これにより、設計上、第２合金層のＷＳｉ２層７Ａｂ、７Ｂｂは、Ｓｉ柱４ａ、４ｂを囲んで形成しなくてもよい。このため、回路の高密度化ができ、加えて回路の高性能化が実現する。
３．本実施形態では、後の工程でＷＳｉ２層７ａａ、７ｂｂとなるアクセプタ、ドナー不純物を含んだＷＳｉ２層７ａ、７ｂは、Ｓｉ柱４ａ、４ｂ内にＰ＋領域１２ａ、Ｎ＋領域１２ｂを形成するためのアクセプタ、ドナー不純物原子の供給源層であり、また、回路完成形態におけるＷＳｉ２層７ａａ、７ｂｂは、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと自己整合で形成されると共に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと直接に接続する配線導体層となっている。これは、回路の製造工程の簡易化に繋がる。
４．従来は図９に示されるように、ｉ層１２１に形成されたＰ＋領域１２２、Ｎ＋領域１２３が、Ｓｉ柱ＳＰ１、ＳＰ２の底部まで広がって形成され、ｉ層１２１上面に形成した低抵抗のシリサイド層１２９ｂ上に形成したコンタクトホール１３２ａを介して配線金属層Ｖｏに接続されている。このため、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じる抵抗が、駆動電流の減少、駆動速度の低下の原因になっていた。これに対して、本実施形態では、低抵抗シリサイド層であるＷＳｉ２層７ａａ、７ｂｂは、Ｓｉ柱４ａ、４ｂ側面のＰ＋領域１２ａ、Ｎ＋領域１２ｂと直接接続されている。このため、従来の、シリサイド層１２９ｂ端と、Ｓｉ柱ＳＰ１、ＳＰ２直下までのＰ＋領域１２２、Ｎ＋領域１２３との間に生じるような抵抗領域は存在しない。
５．従来は、図９からも明らかなように、回路の高密度化が進むに伴い、出力配線金属層ＶｏとＰ＋領域１２２、Ｎ＋領域１２３を接続するコンタクトホール１３２ｂの平面視面積が小さくなり、コンタクト抵抗が増大する問題がある。特に、高密度半導体回路形成においては、高密度化のために、平面視において、コンタクトホールを最小加工寸法で形成するので、このコンタクト抵抗の増大が大きい問題となる。これに対して、本実施形態では、出力配線金属層ＶｏｕｔとＷＳｉ２層７ａａ、７ｂｂとの接続は、コンタクトホール２２ｄ内において、ＷＳｉ２層７ａａ、７ｂｂの上面と側面で行われている。ＷＳｉ２層７ａａ、７ｂｂの全体は低抵抗シリサイド材料で形成されているので、ＷＳｉ２層７ａａ、７ｂｂの垂直方向の厚さを増やすことによって、平面視におけるコンタクトホール２２ｄの形状を広げることなしに、コンタクト抵抗を低くできる。
６．本実施形態の説明では、出力配線金属層Ｖｏｕｔに繋がるコンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの両方にまたがって設けた。しかし、アクセプタ不純物原子を含むＷＳｉ２層７ａａと、ドナー不純物原子を含むＷＳｉ２層７ｂｂは、共に低抵抗のシリサイド層であるので、コンタクトホール２２ｄをＷＳｉ２層７ａａ、７ｂｂの一方の上にのみ設けても、Ｐ＋領域１２ａ及びＮ＋領域１２ｂを低抵抗で出力配線金属層Ｖｏｕｔに接続することができる。このことは、回路設計において、コンタクトホール２２ｄの位置の自由度を大きくできるので、回路高密度化に繋がる。
【0041】
（第２実施形態）図２Ａ〜図２Ｃに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示し、（ｅ）は、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、ＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。
【0042】
図２Ａに示すように、第１実施形態の図１ＥにおけるＷＳｉ２層７ａａ、７ｂｂに変えて、アクセプタ不純物を含んだＣｏＳｉ２層２３ａをＳｉ柱４ａの外周部に、そしてドナー不純物を含んだＣｏＳｉ２層２３ｂをＳｉ柱４ｂの外周部に形成する。【0043】
次に図２Ｂに示すように、熱処理により、Ｓｉ柱４ａ、４ｂ側面にシリサイド化によるＣｏＳｉ２層２４ａ、２４ｂが形成され、Ｂ原子とＡｓ原子のＣｏＳｉ２層２３ａ、２３ｂ、２４ａ、２４ｂからの押出し効果により、Ｓｉ柱４ａ内にＰ＋領域１２ａが形成され、Ｓｉ柱４ｂ内にＮ＋領域１２ｂが形成される（不純物原子の押出し効果によるＣｏＳｉ２層２４ａ、２４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ形成の原理については、非特許文献３を参照）。【0044】
そして、第１実施形態と同じ工程を行うことによって、図２Ｃに示すようなＣＭＯＳインバータ回路が形成される。Ｓｉ柱４ａ、４ｂの下部に、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂが形成される。そして、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの外周全体を囲んで、Ｓｉ柱４ａ、４ｂの側面にＣｏＳｉ２層２４ａ、２４ｂが形成される。そして、ＣｏＳｉ２層２４ａ、２４ｂの外周全体を囲んで、ＣｏＳｉ２層２３ａａ、２３ｂｂが形成されている。【0045】
図２Ｃ（ｅ）に、平面視における、Ｓｉ柱４ａ、４ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂ、Ｓｉ柱４ａ、４ｂの内部に形成されたＣｏＳｉ２層２４ａ、２４ｂ、Ｓｉ柱４ａ、４ｂの外周全体を囲んだＣｏＳｉ２層２３ａａ、２３ｂｂの関係を示す。斜線部がＣｏＳｉ２層２３ａａ、２３ｂｂである。ＣｏＳｉ２層２３ａａは、Ｓｉ柱４ａの全周を、同じ幅で円帯状に囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＣｏＳｉ２層２３Ａａと、このＣｏＳｉ２層２３Ａａの外周の一部に繋がった第２合金層であるＣｏＳｉ２層２３Ａｂより構成されている。そして、ＣｏＳｉ２層２３ｂｂは、Ｓｉ柱４ｂの全周を、同じ幅で円帯状に囲み、且つＮ＋領域１２ｂと自己整合で形成された第１合金層であるＣｏＳｉ２層２３Ｂａと、このＣｏＳｉ２層２３Ｂａの外周の一部に繋がった第２合金層であるＣｏＳｉ２層２３Ｂｂより構成されている。そして、第１合金層のＣｏＳｉ２層２３Ａａの内周の全体に繋がって、Ｓｉ柱４ａの内部に第３合金層であるＣｏＳｉ２層２４ａが形成される。同時に、ＣｏＳｉ２層２３Ｂａの内周の全体に繋がって、Ｓｉ柱４ｂの内部に第３合金層であるＣｏＳｉ２層２４ｂが形成されている。【0046】
本実施形態では、Ｐ＋領域１２ａの外周の全域を、同じ幅で円帯状に囲んだ第３合金層のＣｏＳｉ２層２４ａと第２合金層のＣｏＳｉ２層２３Ａａがあり、同様にＮ＋領域１２ｂの外周の全域を、同じ幅で円帯状に囲んだ第３合金層のＣｏＳｉ２層２４ｂと、第２合金層のＣｏＳｉ２層２３Ｂａが形成される。これにより、Ｐ＋領域１２ａ、１２ｂに均一に電界が印加されると共に、第１実施形態と比べてＳｉ柱底部のソースまたはドレイン抵抗を小さく出来る利点がある。【0047】
（第３実施形態）図３Ａ〜図３Ｆに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
【0048】
図３Ａに示すように、ｉ層基板１ａ上に、レジスト層（図示せず）、ＳｉＮ層３ａ、３ｂ、ＳｉＯ２層２ａ、２ｂをマスクにして、ＲＩＥ法により、Ｓｉ柱４ａ、４ｂを形成した後に、ＡＬＤ法を用いて、全体にＳｉＯ２層２６を被覆させる。そして、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層２７を形成する。【0049】
次に、図３Ｂに示すように、ＳｉＮ層２７上に、レジスト層２８を形成する。そして、弗酸（ＨＦ）ガスを全体に流しレジスト層２８に接したＳｉＯ２層２６をエッチングする（エッチング原理については非特許文献４を参照）。【0050】
次に、図３Ｃに示すように、ＳｉＯ２層２６のエッチングにより、Ｓｉ柱４ａ、４ｂの下部に、円帯状に孔３０ａ、３０ｂが形成される。これにより、ＳｉＯ２層２６は、Ｓｉ柱４ａ、４ｂの上部を囲むＳｉＯ２層２６ａ、２６ｂと、Ｓｉ柱４ａ、４ｂの下部を囲み、ｉ層基板１ａ上にあるＳｉＯ２層２６ｃに分離される。そして、レジスト層２８を除去する。ＳｉＮ層２７上に、上表面位置がＳｉＯ２層２６のエッチングにより形成された孔３０ａ、３０ｂより上方になるように、ＷＳｉ２層３１を形成する。そして、ＷＳｉ２層３１上にＳｉＯ２層３２を形成する。【0051】
次に、図３Ｄに示すように、第１実施形態の図１Ｄ、図１Ｅで説明した工程と同じ工程を用いて、Ｂ原子を含んだＷＳｉ２層３１ａと、Ａｓ原子を含んだＷＳｉ２層３１ｂを形成する。そして、熱処理を行い、ＷＳｉ２層３１ａ、３１ｂ内のＢ原子と、Ａｓ原子とを、Ｓｉ柱４ａ、４ｂ内へ押出して、Ｐ＋領域３３ａと、Ｎ＋領域３３ｂを形成する。【0052】
次に、図３Ｅに示すように、第１実施形態の図１Ｇで説明した工程と同じ工程を用いて、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆ったレジスト層１３を形成する。レジスト層１３と、平面視においてＳｉ柱４ａ、４ｂの全周を覆ったＳｉＯ２層２６ａ、２６ｂとをマスクにして、ＳｉＯ２層３２、ＷＳｉ２層３１ａ、３１ｂをＲＩＥ法によりエッチングする。これにより、ＳｉＯ２層２６ａ、２６ｂとレジスト層１３の下に、ＷＳｉ２層３１ａａ、３１ｂｂが形成される。また、レジスト層１３下にＳｉＯ２層３２ａが残存する。【0053】
次に、図３Ｆに示すように、レジスト層１３とＳｉＯ２層２６ａ、２６ｂ、３２ａを除去し、ＳｉＯ２層１４、ＨｆＯ２層１５と、ＴｉＮ層１６と同様に、ＳｉＯ２層３５、ＨｆＯ２層３６と、ＴｉＮ層３７を形成する。その後、第１実施形態の図１Ｈ〜図１Ｊと同じ工程を行って、ｉ層基板１ａ上にＣＭＯＳインバータ回路を形成する。【0054】
本実施形態によれば、第１実施形態のように、Ｓｉ柱４ａ、４ｂの側面にＳｉＯ２層１１ａ、１１ｂを形成せずとも、ＷＳｉ２層７ａａ、７ｂｂと同様のＷＳｉ２層３１ａａ、３１ｂｂを形成できる。これにより、第１実施形態と同じ利点が得られる。【0055】
（第４実施形態）図４Ａ〜図４Ｄに、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
【0056】
第３実施形態では、図３Ｃに示すように、Ｓｉ柱４ａ、４ｂを覆ったＳｉＯ２層２６ａ、２６ｂ下部に、円帯状に孔３０ａ、３０ｂを形成した。これに対し、本実施形態では、図４Ａに示すように、Ｓｉ柱４ａ、４ｂを覆い、且つＳｉＮ層２７上に形成したＨｆＯ２層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ２層（図示せず）をエッチングして、Ｓｉ柱４ａ、４ｂの下部に、円帯状の孔３０Ａ、３０Ｂを形成する。これにより、Ｓｉ柱４ａ、４ｂを覆ってＨｆＯ２層１５Ａ、１５Ｂ、ＴｉＮ層１６Ａ、１６Ｂ、ＳｉＯ２層３８ａ、３８ｂを形成する。そして、孔３０Ａ、３０Ｂに面した、ＴｉＮ層１６Ａ、１６Ｂの表面に酸化チタン（ＴｉＯ）層３９ａ、３９ｂを形成する。
【0057】
次に、図４Ｂに示すように、例えばＣｏＳｉ２層（図示せず）、ＳｉＯ２層４０を、ＳｉＮ層２７上に、それぞれの上表面が、孔３０Ａ、３０Ｂより上部になるように形成する。そして、第２実施形態と同様に、イオン注入法を用いて、Ｓｉ柱４ａを囲んでＢ原子を含んだＣｏＳｉ２層４１ａと、Ｓｉ柱４ｂを囲んでＡｓ原子を含んだＣｏＳｉ２層４１ｂを形成する。そして、熱処理を行い、ＣｏＳｉ２層４１ａ、４１ｂ内の、Ｂ原子、Ａｓ原子をＳｉ柱４ａ、４ｂ内へ押し出してＰ＋領域４２ａ、Ｎ＋領域４２ｂを形成する。同時に、ＣｏＳｉ２層４１ａ、４１ｂに接したＳｉ柱４ａ、４ｂの外周部に、ＣｏＳｉ２層４３ａ、４３ｂを形成する。
【0058】
次に、図４Ｃに示すように、第１実施形態と同様に、Ｓｉ柱４ａ、４ｂを覆ったＳｉＯ２層３８ａ、３８ｂの頂部の一部に重なったレジスト層１３を形成する。そして、レジスト層１３とＳｉＯ２層３８ａ、３８ｂをマスクにして、ＳｉＯ２層４０、ＣｏＳｉ２層４１ａ、４１ｂを、ＲＩＥ法を用いてエッチングして、ＳｉＯ２層４０ａ、ＣｏＳｉ２層４１ａａ、４１ｂｂを形成する。【0059】
次に、レジスト層１３を除去する。その後、図４Ｄに示すように、Ｓｉ柱４ａ、４ｂの外周部にＳｉＮ層４５を、その上表面位置がＰ＋領域４２ａ、Ｎ＋領域４２ｂより上方になるように形成する。そして、ＳｉＮ層４５上表面位置が下端となる、ＴｉＮ層１６Ａ、１６Ｂを囲んだ孔をＳｉＯ２層３８Ａ、３８Ｂに形成する。そして、ＴｉＮ層１６Ａ、１６Ｂと接続して繋がった、例えばＮｉＳｉ層４６を、ＳｉＮ層４５上に形成する。そして、ＳｉＮ層４５、ＮｉＳｉ層４６上に、その上表面位置が、Ｓｉ柱４ａ、４ｂの頂部より下になるようにＳｉＯ２層４７を形成する。そして、Ｓｉ柱４ａの頂部にＰ＋領域１９ａを形成し、Ｓｉ柱４ｂの頂部にＮ＋領域１９ｂを形成する。そして、全体にＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＮｉＳｉ層４６上にコンタクトホール２２Ｃを形成し、ＣｏＳｉ２層４１ａａ、４１ｂｂの上表面と側面に繋がるコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａに接続する電源配線金属層Ｖｄｄと、コンタクトホール２２ｂを介してＮ＋領域１９ｂに接続するグランド配線金属層Ｖｓｓと、コンタクトホール２２Ｃを介してＮｉＳｉ層４６に接続する入力配線金属層Ｖｉｎと、コンタクトホール２２ｄを介してＣｏＳｉ２層４１ａａ、４１ｂｂに接続する出力配線金属層Ｖｏｕｔとを、ＳｉＯ２層２１上に形成する。これにより、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。【0060】
本実施形態によれば、下記の利点が得られる。１．Ｓｉ柱４ａ、４ｂの外周部に、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂとＣｏＳｉ２層４３ａ、４３ｂを介して繋がったＣｏＳｉ２層４１ａａ、４１ｂｂが、第１実施形態と同様に、Ｓｉ柱４ａ、４ｂ側面に直接接し、且つ外周全体を、同じ幅の円帯状に囲んで、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂと自己整合で接した第１合金層と、第１合金層の外周の一部と繋がった第２合金層から構成されている。
２．第１実施形態では、ドレイン層であるＰ＋領域１２ａ、Ｎ＋領域１２ｂに繋がったＷＳｉ２層７ａａ、７ｂｂと、ゲート導体層であるＴｉＮ層１６ａの間には、薄いＳｉＯ２層８ａ、ＨｆＯ２層１５ａが存在している。このため、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂと、ゲートＴｉＮ層１６ａとの間のキャパシタンスが大きい。これは、このＣＭＯＳインバータ回路の高速化の阻害要因となる。これに対して、本実施形態では、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂに繋がったＣｏＳｉ２層４１ａａ、４１ｂｂとの間に、厚いＳｉＮ層４５が形成されている。これにより、ゲートＴｉＮ層１６Ａ、１６Ｂに繋がったＮｉＳｉ層４６と、ドレインＰ＋領域４２ａ、Ｎ＋領域４２ｂとの間のキャパシタンスを小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。
【0061】
（第５実施形態）図５Ａ〜図５Ｄに、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
【0062】
図５Ａに示すように、レジスト層５０は、平面視において、第１実施形態の図１Ｇにおけるレジスト層１３と比べて、Ｓｉ柱４ａ、４ｂの一部を覆い図面下方に小さく形成される。そして、第１実施形態と同じく、レジスト層５０と、Ｓｉ柱４ａ、４ｂの外周側面に形成されたＳｉＯ２層１１ａ、１１ｂをマスクにしてＲＩＥエッチングを行い、Ｂ原子を含んだＷＳｉ２層５１ａと、Ａｓ原子を含んだＷＳｉ２層５１ｂ、ＳｉＯ２層５２を形成する。そして、レジスト層５０を除去する。【0063】
次に、図５Ｂに示すように、ＳｉＯ２層６上に、ＳｉＯ２層５２の上表面位置に上表面がくるようにＳｉＯ２層１４を形成する。そして、全体にＨｆＯ２層１５、ＴｉＮ層１６、ＳｉＯ２層（図示せず）を被覆する。そして、エッチバンクエッチング法を用いて、Ｓｉ柱４ａ、４ｂを囲むＴｉＮ層１６の側面にＳｉＯ２層５２ａ、５２ｂを形成する。そして、平面視において、Ｓｉ柱４ａ、４ｂの一部を覆い図面上方で繋がったレジスト層５３を形成する。
【0064】
次に、図５Ｃに示すように、レジスト層５３と、Ｓｉ柱４ａ、４ｂの外周側面に形成されたＳｉＯ２層５２ａ、５２ｂをマスクにして、ＴｉＮ層１６のＲＩＥエッチングを行い、Ｓｉ柱４ａ、４ｂの側面上のＨｆＯ２層１５の側面上とＳｉＯ２層１４上のＨｆＯ２層１５の表面上とに繋がったＴｉＮ層１６ａを形成する。そして、レジスト層５３を除去する。【0065】
次に、図５Ｄに示すように、第１実施形態と同様に、ＳｉＯ２層１８、Ｐ＋領域１９ａ、Ｎ＋領域１９ｂ、ＨｆＯ２層１５ａ、ＳｉＯ２層２１を形成する。そして、Ｐ＋領域１９ａ上にコンタクトホール２２ａを形成し、Ｎ＋領域１９ｂ上にコンタクトホール２２ｂを形成し、ＴｉＮ層１６ａ上にコンタクトホール２２ｅを形成し、ＷＳｉ２層５１ａ、５１ｂの上表面と側面に繋がるコンタクトホール２２ｄを形成する。そして、コンタクトホール２２ａを介してＰ＋領域１９ａに接続する電源配線金属層ＶＤＤと、コンタクトホール２２ｂを介してＮ＋領域１９ｂに接続するグランド配線金属層ＶＳＳと、コンタクトホール２２ｅを介してＴｉＮ層１６ａに接続する入力配線金属層ＶＩＮと、コンタクトホール２２ｄを介してＷＳｉ２層５１ａ、５１ｂに接続する出力配線金属層ＶＯＵＴとを、ＳｉＯ２層２１上に形成する。これにより、ｉ層基板１ａ上にＣＭＯＳインバータ回路が形成される。【0066】
第１実施形態では、平面視においてＷＳｉ２層７ａａ、７ｂｂの大部分がＴｉＮ層１６ａと重なっている。しかし、本実施形態によれば、ＷＳｉ２層５１ａ、５１ｂとＴｉＮ層１６ａの水平方向に延びる領域は平面視において重ならず、ＷＳｉ２層５１ａ、５１ｂの一部とＴｉＮ層１６ａの垂直方向に延びる領域のみが平面視において重なる。これにより、ゲートＴｉＮ層１６ａと、ドレインＰ＋領域１２ａ、Ｎ＋領域１２ｂとの間のキャパシタンスを、小さくすることができる。これは、このＣＭＯＳインバータ回路の高速化につながる。【0067】
（第６実施形態）図６Ａ、図６Ｂに、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
【0068】
図６Ａに示すように、ｉ層基板１ａ上にＳｉ柱４ａ、４Ｂが形成される。Ｓｉ柱４Ｂは、第１実施形態におけるＳｉ柱４ｂより、Ｓｉ柱４ａに近く形成されている。Ｓｉ柱４ａ上には、ＳｉＯ２層２ａ、ＳｉＮ層３ａが形成され、Ｓｉ柱４Ｂ上には、ＳｉＯ２層２Ｂ、ＳｉＮ層３Ｂが形成されている。Ｓｉ柱４ａ、４Ｂの外周部にＳｉＯ２層６と、Ｂ原子を含んだＷＳｉ２層７Ａと、Ａｓ原子を含んだＷＳｉ２層７Ｂと、ＳｉＯ２層８とが形成される。そして、熱処理により、ＷＳｉ２層７Ａに接したＳｉ柱４ａ内にＰ＋領域１２ａが形成され、ＷＳｉ２層７Ｂに接したＳｉ柱４ｂ内にＮ＋領域１２Ｂが形成される。そして、全体にＣＶＤ法を用いてＳｉＯ２膜（図示せず）を被覆した後、ＲＩＥ法によりエッチバックを行い、Ｓｉ柱４ａ、４Ｂの側面に、ＳｉＯ２層５５を形成する。このＳｉＯ２層５５は、Ｓｉ柱４ａ、４Ｂ間で繋がるように形成する。【0069】
次に、図６Ｂに示すように、ＳｉＯ２層５５をマスクにして、ＳｉＯ２層８、ＷＳｉ２層７Ａ、７Ｂをエッチングして、ＳｉＯ２層８Ａ、ＷＳｉ２層７Ａａ、７Ｂｂを形成する。以後、第１実施形態と同様な工程を行って、ＣＭＯＳインバータ回路を形成する。【0070】
図６Ｂ（ｅ）に、平面視における、Ｓｉ柱４ａ、４Ｂ、Ｐ＋領域１２ａ、Ｎ＋領域１２Ｂ、ＷＳｉ２層７Ａａ、７Ｂｂの関係を示す。斜線部がＷＳｉ２層７Ａａ、７Ｂｂである。ＷＳｉ２層７Ａａは、Ｓｉ柱４ａの全周を囲み、且つＰ＋領域１２ａと自己整合で形成された第１合金層であるＷＳｉ２層５７ａと、このＷＳｉ２層５７ａの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層５９ａと、ＷＳｉ２層５７ａの外周の一部を囲み、且つＷＳｉ２層５９ａと繋がった第４合金層であるＷＳｉ２層５８ａと、により構成されている（第２実施形態ではＳｉ柱４ａ、４ｂの表層に第３合金層であるＣｏＳｉ２層２４ａ、２４ｂが形成されている）。そして、ＷＳｉ２層７Ｂｂは、Ｓｉ柱４Ｂの外周の全体を囲み、且つＮ＋領域１２Ｂと自己整合で形成された第１合金層であるＷＳｉ２層５７ｂと、このＷＳｉ２層５７ｂの外周の一部に接し、且つ繋がった第２合金層であるＷＳｉ２層５９ｂと、ＷＳｉ２層５７ｂの外周の一部を囲み、且つＷＳｉ２層５９ｂと繋がった第４合金層であるＷＳｉ２層５８ｂと、により構成されている。【0071】
本実施形態によれば、第１実施形態におけるようなレジスト層１３を用いないで、ＷＳｉ２層７Ａａ、７Ｂｂを形成することができる。これにより、工程が簡易化される。また、Ｓｉ柱４ａ、４Ｂが近接されるので、回路の高密度化に繋がる。【0072】
（第７実施形態）図７Ａ〜図７Ｃに、本発明の第７実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ−Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ１−Ｙ１’線に沿った断面図を示し、（ｄ）は、（ａ）のＹ２−Ｙ２’線に沿った断面図を示す。
【0073】
図７Ａに示すように、ｉ層基板１表層に、例えばイオン注入法によりＰ＋領域６０ａ、Ｎ＋領域６０ｂを形成する。そして、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂ上に、例えばＳｉエピタキシャル法によりｉ層１ｂを形成する。そして、第１実施形態と同じく、ｉ層１ｂ上でＰ＋領域６０ａの上方にＳｉＯ２層２ａ、ＳｉＮ層３ａ、レジスト層５ａを形成し、ｉ層１ｂ上でＮ＋層６０ｂの上方にＳｉＯ２層２ｂ、ＳｉＮ層３ｂ、レジスト層５ｂを形成する。【0074】
次に、図７Ｂに示すように、ｉ層１ｂ上にＳｉＯ２層２ａ、２ｂ、ＳｉＮ層３ａ、３ｂ、レジスト層５ａ、５ｂをマスクに、ＲＩＥ法によりｉ層１ｂ、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂ、ｉ層基板１をエッチングして、第１実施形態と同じく、ｉ層基板１の下部をｉ層基板１ａとして残しつつ、その上にＳｉ柱４ａ、４ｂを形成する。この結果、エッチングされたＰ＋領域６０ａ、Ｎ＋層６０ｂから、Ｓｉ柱４ａ、４ｂの内部にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。そして、Ｓｉ柱４ａ、４ｂの外周部のｉ層基板１ａ上にＳｉＯ２層６、ＷＳｉ２層６１、ＳｉＯ２層８を形成する。【0075】
次に、図７Ｃに示すように、第１実施形態と同様な工程を行う。最初に、Ｓｉ柱４ａ、４ｂの外周側面にＳｉＯ２層１１ａ、１１ｂを形成する。そして、Ｓｉ柱４ａ、４ｂの頂部の一部を覆って、繋がったレジスト層１３を形成する。そして、ＳｉＯ２層１１ａ、１１ｂ、レジスト層１３をマスクにして、ＳｉＯ２層８、ＷＳｉ２層６１をＲＩＥ法によりエッチングして、ＳｉＯ２層８ａ、ＷＳｉ２層６１ａを形成する。【0076】
最後に、レジスト層１３を除去する。その後、第１実施形態と同様な工程を行うことにより、ＣＭＯＳインバータ回路が形成される。【0077】
本実施形態によれば、下記の利点が得られる。１．本実施形態では、ＷＳｉ２層６１を形成する前に、Ｓｉ柱４ａ、４ｂ内にＰ＋領域６０ａａ、Ｎ＋領域６０ｂｂが形成される。これにより、第１実施形態のように、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂを形成しなくても、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの全周を囲んだ第１合金層と、第１合金層の外周の一部に接し、繋がった第２合金層とよりなるＷＳｉ２層６１ａを形成することができる。
２．第１実施形態では、Ｂ原子を含んだＷＳｉ２層７ａと、Ａｓ原子を含んだＷＳｉ２層７ｂから熱処理によりＳｉ柱４ａ、４ｂからドナーまたはアクセプタ不純物原子をＳｉ柱４ａ、４ｂ内に押出して、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂを形成した。この場合、温度や時間などの熱処理条件は、ＷＳｉ２層７ａ、７ｂの応力発生などによるハガレなどを考慮しなければならない。これに対し、本実施形態では、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂを、ＷＳｉ２層６１形成前に形成するため、このような問題は発生しない、加えて、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂの不純物濃度を十分に高く形成することができる。これにより、ドレインＰ＋領域６０ａ、Ｎ＋領域６０ｂの抵抗を小さくできる。
【0078】
なお、第１実施形態と同様に、Ｂ原子を含んだＷＳｉ２層領域（第１実施形態におけるＷＳｉ２層７ａに対応する）と、Ａｓ原子を含んだＷＳｉ２層領域（第１実施形態におけるＷＳｉ２層７ｂに対応する）を形成してもよい。この場合、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂの外周側面にＷＳｉ２層領域からＢ原子と、Ａｓ原子が押し出され、第１実施形態と同様にＰ＋領域１２ａ、Ｎ＋領域１２ｂが形成されることにより、Ｐ＋領域６０ａａ、Ｎ＋領域６０ｂｂと、ＷＳｉ２層６１ａとの接触抵抗を更に小さくできる。また、さらに、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂがＰ＋領域６０ａ、Ｎ＋領域６０ｂの中心近くまで形成され、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂと、Ｐ＋領域６０ａ、Ｎ＋領域６０ｂとが、重なっても、高濃度のドナー又はアクセプタ不純物領域がＳｉ柱４ａ、４ｂ内に形成されるので、何ら問題ではない。このことは、本発明に係るその他の実施形態においても同じである。【0079】
また、上記各実施形態では、シリコンからなるＳｉ柱を用いたが、シリコン以外の半導体材料を、その一部または全体に用いるＳＧＴにも本発明の技術的思想を適用することができる。【0080】
また、上記各実施形態では、平面視において、Ｓｉ柱４ａ、４ｂ、４Ｂの形状が円形である場合について説明したが、楕円形であってもよいことは言うまでもない。【0081】
また、第１実施形態では、ゲート導電層としてＴｉＮ層１６ａを用いたが、ゲート導電層の材料は他の金属層、または導体材料層であってもよい。また、ゲート導体層は、多層の導体層から形成してもよい。このことは、本発明に係るその他の実施形態においても同じである。【0082】
また、第１実施形態ではＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８をスパッタ蒸着により形成したが、例えばＣＶＤ法を用いて全体に膜堆積をした後に、エッチバックすることにより形成してもよい。また、ＳｉＯ２層６、ＷＳｉ２層７、ＳｉＯ２層８のいずれかを、エッチバック法で形成し、他をスパッタ法で形成するなどの、他の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。【0083】
なお、上記各実施形態では、Ｓｉ柱４ａ、４ｂ、４Ｂの側面が、ｉ層基板平面に対して、垂直になっている円柱の場合について説明したが、各実施形態の示す構造を実現するものであれば、台形、たる型などであってもよい。【0084】
また、第１実施形態、第３実施形態、第５実施形態、第６実施形態では、ＷＳｉ２層を、第２実施形態、第４実施形態、では、ＣｏＳｉ２層を、用いて説明したが、各実施形態の示す構造を実現するものであれば、それぞれの実施形態において、他の金属原子を含んだシリサイド層、またはＳｉでない他の半導体原子を含んだ合金層などを用いてもよい。【0085】
また、第１実施形態、第２実施形態、第３実施形態、第５実施形態、第６実施形態ではＰ＋領域１２ａ、３３ａ、Ｎ＋領域１２ｂ、３３ｂが、Ｓｉ柱４ａ、４ｂの外周に形成されている。一方、第４実施形態では、Ｐ＋領域４２ａ、Ｎ＋領域４２ｂがＳｉ柱４ａ、４ｂの中心まで繋がって形成されている。いずれの実施形態においても、Ｓｉ柱４ａ、４ｂ内にこれらのＰ＋領域及びＮ＋領域が形成される深さは、Ｓｉ柱４ａ、４ｂの太さと工程温度により変動し、Ｓｉ柱４ａ、４ｂの外周まで形成されたり、その中心まで形成されたりする。【0086】
また、第２実施形態、第４実施形態の説明では、Ｓｉ柱４ａ、４ｂの外周部にシリサイド層のＣｏＳｉ２層２４ａ、２４ｂ、４３ａ、４３ｂが形成されている。これらがＳｉ柱４ａ、４ｂの中心まで形成されても、何ら本発明の範囲を逸脱するものではない。【0087】
また、第１実施形態では、配線合金層としてＷＳｉ２層７ａａ、７ｂｂを用いて説明した。この場合、Ｓｉ柱４ａ、４ｂ内には、ほとんどシリサイド層が形成されない。しかし、ＷＳｉ２層７ａａ、７ｂｂとＳｉ柱４ａ、４ｂの界面を拡大観察すると、工程での熱処理条件によって、Ｓｉ柱内に薄いシリサイド層が形成されている。【0088】
また、第１実施形態では、Ｐ＋領域１２ａ、Ｎ＋領域１２ｂの下方のＳｉ柱４ａ、４ｂ内部にウエル層を形成していないが、Ｓｉ柱４ａ、４ｂ形成後、イオン注入や、固相拡散などを用いて、単層または複数層よりなるウエル層を形成していても良い。これは、何ら本発明の範囲を逸脱するものではない。このことは、本発明に係るその他の実施形態においても同じである。【0089】
また、第４実施形態では、垂直方向において、ＴｉＮ層１６Ａ、１６Ｂ中間位置で、ＴｉＮ層１６Ａ、１６Ｂと配線導体層のＮｉＳｉ層４６との接続を行った。これにより、ゲートＴｉＮ層１６Ａ、１６ＢとソースＰ＋領域４２ａ、Ｎ＋領域４２ｂ間のキャパシタンスを小さくした。このことは、本発明に係るその他の実施形態にも適用することができる。【0090】
また、第５実施形態では、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａの水平方向に延びる部分とを、平面視において、重ならないように形成した。これにより、ＷＳｉ２層５１ａ、５１ｂと、ＴｉＮ層１６ａとの間のキャパシタンスを小さくできた。このことは、本発明に係るその他の実施形態にも適用することができる。【0091】
また、上記各実施形態では、ｉ層基板１ａの代わりに、絶縁基板を有するＳＯＩ（Silicon on Insulator）基板を用いることもできる。【0092】
また、上記各実施形態では、絶縁層としてＨｆＯ２層１５、１５ａ、１５Ａ、１５Ｂ、３６を用いたが、ＨｆＯ２に限定されず、単層または複数層の他の絶縁材料を使用してもよい。【0093】
また、第１実施形態の説明は、Ｓｉ柱４ａ、４ｂに、それぞれ１つのＳＧＴを形成する場合について行ったが、本発明はＳｉ柱４ａ、４ｂの底部に形成するＰ＋領域１２ａ、Ｎ＋領域１２ｂと、これらに繋がる配線合金層であるＷＳｉ２層７ａａ、７ｂｂに関するものであるので、１つの半導体柱に複数のＳＧＴを形成する回路形成に本発明を適用できる。このことは、本発明に係るその他の実施形態にも適用することができる。【0094】
また、ＳＧＴは、半導体柱の外周にゲート絶縁層が形成され、このゲート絶縁層の外周にゲート導体層が形成されている構造を有する。このゲート導体層とゲート絶縁層の間に電気的に浮遊した導体層を有するフラッシュメモリ素子もＳＧＴの１形態であり、本発明の技術的思想が適用可能である。【0095】
本発明では、少なくとも、Ｓｉ柱４ａ、４ｂ、４Ｂ下部のソースまたはドレイン不純物領域の全周を囲んだ第１合金層と、この第１合金層の外周の一部に繋がる第２合金層を有している。この本発明の特徴を有する回路の他に、同一基板上に、例えば駆動電流を高くするための並列接続した複数ＳＧＴ回路では、第２合金層が第１合金層の外周の複数箇所又は外周の全体に繋がった回路が形成されてもよい。【0096】
上記各実施形態では、半導体柱にＳＧＴのみが形成されている場合について説明したが、本発明の技術的思想は、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも適用できる。【0097】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされているものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。［付記１］
基板上に、前記基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱の下部に形成したドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域と、
平面視において、前記第１の不純物領域の全周を囲む、等幅の円帯状の第１の合金層と、
平面視において、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層と、
前記半導体柱の上部に、前記第１の不純物領域と同じ導電性を有するドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の一部を囲んだ第１の絶縁層と、
前記第１の絶縁層を囲んだ第１の導体層と、を備え、
前記第１の不純物領域と前記第２の不純物領域は、一方がソースとして、他方がドレインとして機能し、
前記第１の不純物領域と前記第２の不純物領域との間の前記半導体柱の前記一部はチャネルとして機能し、
前記第１の導体層はゲートとして機能し、
これにより、ＳＧＴ（Surrounding Gate MOS Transistor）が構成される、
ことを特徴とするＳＧＴを有する半導体装置。
［付記２］
前記第１の合金層と、前記第２の合金層と、前記第１の不純物領域とは、同じドナーまたはアクセプタ不純物原子を含んでいる、
ことを特徴とする付記１に記載のＳＧＴを有する半導体装置。
［付記３］
前記第１の合金層と、前記第１の不純物領域が、自己整合の関係で繋がっている、
ことを特徴とする付記１に記載のＳＧＴを有する半導体装置。
［付記４］
前記第１の合金層の内側側面に接し、前記第１の合金層と前記第１の不純物領域との間に位置し、前記第１の合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層をさらに含む、
ことを特徴とする付記１に記載のＳＧＴを有する半導体装置。
［付記５］
平面視において、前記第１の合金層の外周の一部を囲み、前記第２の合金層の一部と接する、等幅の円帯状の第４の合金層をさらに含む、
ことを特徴とする付記１に記載のＳＧＴを有する半導体装置。
［付記６］
前記垂直方向において、前記第１の導体層の下端より上部に、前記第１の導体層と接続して、前記基板平面に対して水平方向に延びる第２の導体層を有する、
ことを特徴とする付記１に記載のＳＧＴを有する半導体装置。
［付記７］
基板上に、前記基板平面に対して垂直方向に立った第１の半導体柱と、
前記第１の半導体柱の下部に、前記第１の半導体柱の全周を囲み、且つ前記第１の半導体柱の側面に接する合金層と、
前記合金層に繋がったドナーまたはアクセプタ不純物原子を含んだ第１の不純物領域とを含む構造体を提供する工程と、
前記合金層をエッチングして、平面視において、前記第１の半導体柱の全周を囲む、等幅の円帯状の第１の合金層と、前記第１の合金層の外周の一部に繋がって、前記基板平面に対して水平方向に延びる第２の合金層とを形成する工程と、
前記垂直方向において、前記第１の不純物領域の上端より上方の前記第１の半導体柱を囲んで第１の絶縁層を形成する工程と、
前記第１の絶縁層を囲んで第１の導体層を形成する工程と、
前記垂直方向において、前記第１の導体層上端より上部の前記第１の半導体柱に、前記第１の不純物領域と同じ導電性を有する、ドナーまたはアクセプタ不純物原子を含んだ第２の不純物領域を形成する工程とを備える、
ことを特徴とするＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置の製造方法。
［付記８］
前記構造体を提供する工程は、前記合金層に、ドナーまたはアクセプタ不純物原子を導入し、熱処理を行い、前記合金層から、前記ドナーまたはアクセプタ不純物原子を、前記第１の半導体柱内に押し出して、前記第１の不純物領域を形成する工程を含む、
ことを特徴とする付記７に記載のＳＧＴを有する半導体装置の製造方法。
［付記９］
前記構造体を提供する工程は、ドナーまたはアクセプタ不純物原子を含む前記合金層に熱処理を行い、前記第１の不純物領域を形成するとともに、前記合金層と前記第１の不純物領域との間に前記合金層と同じ金属原子及びドナーまたはアクセプタ不純物原子を含む第３の合金層を形成する工程を含む、
ことを特徴とする付記７に記載のＳＧＴを有する半導体装置の製造方法。
［付記１０］
前記合金層を形成した後に、前記第１の半導体柱の側面を囲んで単層または複数層の第１のマスク材料層を形成する工程と、
前記第１のマスク材料層をマスクにして前記合金層をエッチングして、前記第１の合金層を形成する工程とをさらに含む、
ことを特徴とする付記７に記載のＳＧＴを有する半導体装置の製造方法。
［付記１１］
前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
前記第１の半導体柱の側面を囲んで第１のマスク材料層を形成した後に、前記第１の半導体柱と前記第２の半導体柱との頂部の一部を覆い、平面視において、前記第１の半導体柱と前記第２の半導体柱の間に繋がった第２のマスク材料層を形成する工程と、
前記第１のマスク材料層と前記第２のマスク材料層とをエッチングマスクにして前記合金層をエッチングして、前記第１の合金層と前記第２の合金層を形成する工程とをさらに含む、
ことを特徴とする付記７に記載のＳＧＴを有する半導体装置の製造方法。
［付記１２］
前記第１の半導体柱と第２の半導体柱との外周を囲み、且つ前記第１の半導体柱と前記第２の半導体柱との間で繋がった第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をエッチングマスクにして、前記合金層をエッチングして、
前記第１の半導体柱と前記第２の半導体柱とのそれぞれの全周を囲む、等幅の円帯状の第４の合金層と、
前記第４の合金層の外周の一部に繋がって、前記基板表面に対して平行に延びる第５の合金層と、
平面視において、前記第４の合金層と前記第５の合金層との外周の一部に接する、等幅の円帯状の第６の合金層とを形成する工程とをさらに含む、
ことを特徴とする付記７に記載のＳＧＴを有する半導体装置の製造方法。
［付記１３］
前記構造体を提供する工程は、
前記第１の半導体柱の下部に前記第１の不純物領域を形成する工程と、その後に、
前記第１の不純物領域の全周を囲み、且つ前記第１の不純物領域の側面に接する前記合金層を形成する工程とを含む、
ことを特徴とする付記７に記載のＳＧＴを有する半導体装置の製造方法。
【産業上の利用可能性】
【0098】
本発明に係る、ＳＧＴを有する半導体装置と、その製造方法は、ＳＧＴを有する、高速動作が可能な半導体装置を実現するために有用である。【符号の説明】
【0099】
４ａ、４ｂ、４Ｂ Ｓｉ柱１、１ａ ｉ層基板
１ｂ ｉ層
２ａ、２ｂ、２Ｂ、６、８、８ａ、８Ａ、１１ａ、１１ｂ、１４、１８、２１、２６、２６ａ、２６ｂ、２６ｃ、３２、３２ａ、３５、３８ａ、３８ｂ、３８Ａ、３８Ｂ、４０、４０ａ、４７、５２、５２ａ、５２ｂ、５５ ＳｉＯ２層
３ａ、３ｂ、３Ｂ，６、２７、４５ ＳｉＮ層
１６、１６ａ、１６Ａ、１６Ｂ、３７ ＴｉＮ層
５ａ、５ｂ、１０、１３、２８、５０、５３ レジスト層
１２ａ、１９ａ、３３ａ、４２ａ、６０ａ、６０ａａ Ｐ＋領域
１２ｂ、１２Ｂ、１９ｂ、３３ｂ、４２ｂ、６０ｂ、６０ｂｂ Ｎ＋領域
１５、１５ａ、１５Ａ、１５Ｂ、３６ ＨｆＯ２層
７、３１、６１、６１ａ ＷＳｉ２層
７ａ、７ａａ、７ｂｂ、７Ａ、７Ａａ、７Ａｂ、３１ａ、３１ａａ、５１ａ、５７ａ、５８ａ、５９ａ Ｂ原子を含んだＷＳｉ２層
７ｂ、７ｂｂ、７Ｂ、７Ｂａ、７Ｂｂ、３１ｂ、３１ｂｂ、５１ｂ、５７ｂ、５８ｂ、５９ｂ Ａｓ原子を含んだＷＳｉ２層
３０ａ、３０ｂ、３０Ａ、３０Ｂ 孔
３９ａ、３９ｂ ＴｉＯ層
２２ａ、２２ｂ、２２ｃ、２２Ｃ、２２ｄ、２２ｅ コンタクトホール
２３ａ、２３ａａ、２３Ａａ、２３Ａｂ、２４ａ、４１ａ、４１ａａ、４３ａ Ｂ原子を含んだＣｏＳｉ２層
２３ｂ、２３ｂｂ、２３Ｂａ、２３Ｂｂ、２４ｂ、４１ｂ、４１ｂｂ、４３ｂ Ａｓ原子を含んだＣｏＳｉ２層
４６ ＮｉＳｉ層
Ｖｄｄ、ＶＤＤ 電源配線金属層
Ｖｓｓ、ＶＳＳ グランド配線金属層
Ｖｉｎ、ＶＩＮ 入力配線金属層
Ｖｏｕｔ、ＶＯＵＴ 出力配線金属層