特許 6288812 誤り訂正符号を有する不揮発性メモリシステムの消去

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6288812

(24)【登録日】2018年2月16日

(45)【発行日】2018年3月7日

(54)【発明の名称】誤り訂正符号を有する不揮発性メモリシステムの消去

(51)【国際特許分類】

   G11C 16/34 20060101AFI20180226BHJP

【ＦＩ】

   G11C16/34 130

【請求項の数】18

【全頁数】12

(21)【出願番号】特願2013-93707(P2013-93707)

(22)【出願日】2013年4月26日

(65)【公開番号】特開2013-232272(P2013-232272A)

(43)【公開日】2013年11月14日

【審査請求日】2016年4月20日

(31)【優先権主張番号】13/459,344

(32)【優先日】2012年4月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】フーチェン ム

(72)【発明者】

【氏名】フランク ケイ．ベイカー ジュニア

(72)【発明者】

【氏名】チェン ホー

【審査官】 塚田 肇

(56)【参考文献】

【文献】 特開２００５−０２５８９１（ＪＰ，Ａ）

【文献】 特許第３９３７２１４（ＪＰ，Ｂ２）

【文献】 特開２０１２−０６９１８０（ＪＰ，Ａ）

【文献】 特開２００６−１３４４７６（ＪＰ，Ａ）

【文献】 欧州特許出願公開第０１７０３５２２（ＥＰ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／３４

(57)【特許請求の範囲】

【請求項1】

半導体メモリ記憶デバイスにおいて、
複数の不揮発性メモリビットセルを含む不揮発性メモリビットセルのアレイであって、１つ以上のブロックに分割されている、不揮発性メモリビットセルのアレイと、
前記アレイに結合されているメモリコントローラと、
前記アレイと前記メモリコントローラとに結合されている誤り訂正符号ユニットとを備え、
前記メモリコントローラは、前記１つ以上のブロックのうちの１つのブロックに対する消去動作の際、
通常消去検証電圧レベルによる第１の検証動作を実行する工程と、
前記１つのブロックの不揮発性メモリビットセルのうち前記第１の検証動作に不合格であったビットの数が１であるか否かを判定する工程と、
前記１つのブロックの不揮発性メモリビットセルのうち前記第１の検証動作に不合格であったビットの数が１である場合、前記通常消去検証電圧レベルよりも高い緩和消去検証電圧レベルによる第２の検証動作を実行する工程と、
前記１つのブロックの不揮発性メモリビットセルのうち前記第２の検証動作に不合格であったビットの数が１であるか否かを判定する工程と、
前記１つのブロックの不揮発性メモリビットセルのうち前記第２の検証動作に不合格であったビットの数が１である場合、前記消去動作に成功したと判断する工程と、を行うように構成されている、半導体メモリ記憶デバイス。

【請求項2】

前記メモリコントローラは、
前記１つのブロックの不揮発性メモリビットセルのうち前記第２の検証動作に不合格であったビットの数が１である場合、前記１つのブロックに対して前記誤り訂正符号ユニットが以前に訂正を実行しているか否かを判定する工程と、
前記１つのブロックに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断する工程と、を行うようにさらに構成されている、請求項１に記載の半導体メモリ記憶デバイス。

【請求項3】

前記消去動作の際、前記第１の検証動作および前記第２の検証動作は各消去パルスの後または複数の消去パルスを含む消去パルスのグループの後に実行される、請求項１に記載の半導体メモリ記憶デバイス。

【請求項4】

前記緩和消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む誤り訂正符号セグメントに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断される、請求項１に記載の半導体メモリ記憶デバイス。

【請求項5】

前記メモリコントローラは、前記１つのブロックに対する前記消去動作の際、前記第１の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つのメモリビットセルのみが前記通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、前記第２の検証動作によって、前記複数の不揮発性メモリビットセルのすべてが前記緩和消去検証電圧レベルによる消去に成功したとして検出された場合、消去パルスの最大数に達したときに前記消去動作に成功したと判断するように構成されている、請求項１に記載の半導体メモリ記憶デバイス。

【請求項6】

前記通常消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む誤り訂正符号セグメントに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと前記メモリコントローラによって判断される、請求項５に記載の半導体メモリ記憶デバイス。

【請求項7】

前記通常消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む前記１つのブロックに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断される、請求項５に記載の半導体メモリ記憶デバイス。

【請求項8】

前記第１の検証動作に不合格であった不揮発性メモリビットセルの数をカウントする前に、所定数の消去パルスが前記メモリコントローラによって実行される、請求項１に記載の半導体メモリ記憶デバイス。

【請求項9】

前記所定数の消去パルスは５〜１０個の消去パルスである、請求項８に記載の半導体メモリ記憶デバイス。

【請求項10】

不揮発性メモリに記憶される１つ以上の誤り訂正符号インジケータを含む誤り訂正符号記録部をさらに備え、前記誤り訂正符号インジケータの各々は前記複数の不揮発性メモリビットセルの前記複数のブロックのうちの対応するブロックに割り当てられており、誤り訂正符号による訂正が前記対応するブロックに対して実行されたか否かを示す、請求項１に記載の半導体メモリ記憶デバイス。

【請求項11】

不揮発性メモリに記憶される１つ以上の誤り訂正符号インジケータを含む誤り訂正符号記録部をさらに備え、前記誤り訂正符号インジケータの各々は前記複数の不揮発性メモリビットセルの対応する誤り訂正符号セグメントに割り当てられており、誤り訂正符号による訂正が前記対応する誤り訂正符号セグメントに対して実行されたか否かを示す、請求項１に記載の半導体メモリ記憶デバイス。

【請求項12】

半導体メモリ記憶デバイスを消去する方法であって、
メモリコントローラが、複数の不揮発性メモリビットセルを含む不揮発性メモリビットセルのアレイであって、１つ以上のブロックに分割されている、不揮発性メモリビットセルのアレイの１つのブロックに対して消去動作を実行する工程と、
前記メモリコントローラが、通常消去検証電圧レベルによる第１の検証動作を実行する工程と、
前記メモリコントローラが、前記１つのブロックの不揮発性メモリビットセルのうち前記第１の検証動作に不合格であったビットの数が１であるか否かを判定する工程と、
前記メモリコントローラが、前記１つのブロックの不揮発性メモリビットセルのうち前記第１の検証動作に不合格であったビットの数が１である場合、前記通常消去検証電圧レベルよりも高い緩和消去検証電圧レベルによる第２の検証動作を実行する工程と、
前記メモリコントローラが、前記１つのブロックの不揮発性メモリビットセルのうち前記第２の検証動作に不合格であったビットの数が１であるか否かを判定する工程と、
前記メモリコントローラが、前記１つのブロックの不揮発性メモリビットセルのうち前記第２の検証動作に不合格であったビットの数が１である場合、前記消去動作に成功したと判断する工程と、
を備える方法。

【請求項13】

前記メモリコントローラが、前記１つのブロックに対する消去動作の際、前記第１の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つの不揮発性メモリビットセルのみが前記通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、前記第２の検証動作によって、前記複数の不揮発性メモリビットセルのすべてが前記緩和消去検証電圧レベルによる消去に成功したとして検出された場合、消去パルスの最大数に達したときに前記消去動作を成功したと判断する工程をさらに備える、請求項１２に記載の方法。

【請求項14】

消去されている前記１つのブロックの不揮発性メモリビットセルに対して誤り訂正符号による訂正が以前に実行されていない場合、前記消去動作を成功とする工程をさらに備える、請求項１２に記載の方法。

【請求項15】

前記緩和消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む誤り訂正符号セグメントに対して誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断される、請求項１２に記載の方法。

【請求項16】

前記消去動作の際、前記第１の検証動作および前記第２の検証動作は各消去パルスの後または複数の消去パルスを含む消去パルスのグループの後に実行される、請求項１３に記載の方法。

【請求項17】

前記通常消去検証電圧レベルによる消去検証に不合格であった前記不揮発性メモリビットセルを含む前記１つのブロックの不揮発性メモリビットセルの誤り訂正符号セグメントに対して誤り訂正符号による訂正が以前に実行されていない場合、前記消去動作を成功とする工程をさらに備える、請求項１３に記載の方法。

【請求項18】

前記通常消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む前記１つのブロックの不揮発性メモリビットセルに対して誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作を成功とする工程をさらに備える、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に不揮発性メモリ（ＮＶＭ）に関し、より詳細には、誤り訂正符号（ＥＣＣ）を有するＮＶＭシステムに関する。

【背景技術】

【0002】

不揮発性メモリ（ＮＶＭ）は、一般にプログラムおよび消去に特別な動作を必要とし、それらの動作が実行されることの可能な回数には限界がある。また、一般的なメモリタイプであるフラッシュメモリでは、消去はブロック単位で行われる。したがって、既に消去に成功したメモリセルは、他のメモリセルが消去されている間、引き続き消去条件に置かれることがある。消去に時間の掛かるビットはスロービットと呼ばれる場合がある。一部のメモリセルは過消去される場合があるので、組込の消去動作の一環として、過剰なリークなど過消去（オーバーイレース）に関連する問題を克服するようにメモリセルの弱いプログラム（ソフトプログラミング）を行う必要がある。特許文献１には、過消去セルを回復させるメモリ装置及び方法について記載されている。ソフトプログラミングは、通常、アドレスごとに低いバイアスで行われるので、比較的長い時間を要する。より多くのセルのソフトプログラミングが必要な場合には、結局、組込の消去動作を指定された最大時間以内に完了させることができない場合がある。時間を通じて、場合によっては数万サイクルを通じて別の問題が生じ、メモリセルが弱くなる、すなわち、消去が遅くなることもある。これらの隠れた弱いメモリセルは、それらのメモリセルが実際に弱く、すなわち消去が遅くなるまでは、検出が非常に困難である。したがって、デバイスが製品内に配置された後、相当時間を経てから、そうしたメモリセルが発生することは珍しくなく、そのため製品に故障が生じ得る。いかなる状況下においても、製品故障は避けられることが非常に望ましいが、特に集積回路の故障にはそれが当てはまる。集積回路は一般に製品のユーザが修理できるものではなく、製品のコストに対する修理の費用を考慮しても修理を行う価値があると仮定すると、製品が返送される必要があり、また特別な訓練を受けた者が高価な機器を用いて修理を行う必要がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第６９６７８７３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

したがって、上記において提示した問題のうちの１つ以上を改善するためのＮＶＭシステムの必要性が存在する。

【課題を解決するための手段】

【0005】

１つの態様では、消去動作を最適化するべく、誤り訂正符号（ＥＣＣ）が不揮発性メモリ（ＮＶＭ）とともに使用される。特に、十分な利用時間の後、消去動作は消去の遅い１つのビットによって妨げられる場合もある。この１つのビットが比較的消去されそうにない場合には、消去に成功しそうにないと予測可能な場合がある。そのような場合、ＥＣＣによって、この１つのビットの故障を訂正することができる。他方、この１つのビットの消去が比較的成功しそうな場合、消去に成功するであろうという高い確度とともに、消去処理を継続することができる。このことは、図面および以下の記載を参照することによって、より良く理解される。

【図面の簡単な説明】

【0006】

【図1】一実施形態によるＮＶＭシステムの図。

【図2】図１のＮＶＭシステムの理解に有用な図。

【図3】図１のＮＶＭシステムの理解に有用な図。

【図4】図１のＮＶＭシステムの理解に有用なフローチャート。

【発明を実施するための形態】

【0007】

以下では本発明を例として示すものであり、本発明は添付の図面によって限定されない。図面において同様の参照符号は類似の要素を示す。図中の要素は簡潔明瞭を旨として示されており、必ずしも縮尺に応じて描かれてはいない。

【0008】

図１には不揮発性メモリ（ＮＶＭ）１０を示す。不揮発性メモリ１０は、ＮＶＭアレイ１２、誤り訂正符号（ＥＣＣ）ユニット１４、ＥＣＣ記録部１６、およびメモリコントローラ１８を有する。ＮＶＭアレイ１２は、ブロック０として示されているブロック２０、ブロック１として示されているブロック２２、ブロック２として示されているブロック２４、およびブロック３として示されているブロック２６を含む、複数のブロックを含む。メモリコントローラ１８は、ＮＶＭアレイ１２およびＥＣＣ記録部１６に結合されている。ＥＣＣユニット１４は、ＮＶＭアレイ１２およびＥＣＣ記録部１６に結合されている。ブロック２０，２２，２４，２６は各々複数のメモリセルを有する。ブロック２０，２２，２４，２６のうちの所与のブロックについて、そのメモリセルのすべてが同時に消去される。これは、フラッシュメモリ（消去動作がブロックごとに行われる）であるＮＶＭでは、典型的である。

【0009】

メモリコントローラ１８は、ブロック消去動作の制御、読出およびプログラミングなど、ＮＶＭアレイ１２の動作を制御する。ＥＣＣユニット１４は、ＮＶＭアレイ１２の出力を受信し、誤りを訂正し、訂正された出力を提供する。また、ＥＣＣユニット１４は、ＮＶＭアレイにおけるいずれのロケーションが訂正を必要としているかに関する情報や、それらの訂正に関する情報をＥＣＣ記録部１６に提供する。ＥＣＣ記録部１６は、好ましくは不揮発性メモリであり、ＮＶＭアレイ１２の予約済みの部分に存在してよい。メモリコントローラ１８は、ＥＣＣ記録部１６に記憶されている情報にアクセスすることができる。

【0010】

図２には、ブロック２０，２２，２４，２６のうちの１つのブロックの消去動作の前におけるビットのゲート電圧分布３０と、消去動作の一部の後におけるビットの分布３２とが示されている。分布３０は、消去処理全体のうちの第１の部分に由来し、最初に１つのブロックの全ビットがプログラム状態にされる。この分布は密であることが好ましい。消去動作は、消去されているブロックの全ビットの閾値電圧を充分に低い閾値電圧まで低下させ、指定の電流が伝達される電圧であるゲート電圧Ｖｇが通常消去検証レベル（通常消去検証Ｖｇｎとして参照される）未満となる複数の消去パルスとして実行される。そのため、第１のステップは、連続する消去パルスを含む第１のグループの消去パルスを印加することである。第１のステップの後、ビットセルは、指定の電流を伝達するためのゲート電圧Ｖｇが通常消去検証Ｖｇｎ未満となることによって、それらのビットセルが適切に消去されているかを検証するべく、検査される。このビットセルの検査を、「検証（ｖｅｒｉｆｙ）」と呼ぶ場合がある。より多くの消去が必要な場合、パルスを印加する後続のステップが実行される。この後続のステップは、同じ持続時間、同じ電圧の、同数のパルスを有してもよい。他方、後続の消去ステップは、パルスの数、持続時間、および電圧に関して、同じであっても異なってもよい。指定の電流が伝達されるとともに消去検証電圧Ｖｇｎ未満であるゲート電圧Ｖｇを生じる閾値電圧を、その全ビットが有するので、分布３２は消去されていると判断される。したがって、分布３２のビットは、消去検証電圧Ｖｇｎ未満として参照される。伝達される指定の電流がプログラム検証電圧Ｖｇｐを超えるゲート電圧を生じる閾値電圧をその全ビットが有するので、分布３０はプログラムされていると判断される。したがって、分布３０のビットは、プログラム検証電圧Ｖｇｐを超えているものとして参照される。ＮＶＭシステム１０の通常動作中に実行される読出の際にビットセルに印加されるゲート電圧Ｖｇは、消去検証電圧Ｖｇｎとプログラム検証電圧Ｖｇｐとの間にあり、ビットのプログラム状態と消去状態との間で区別するとともに、データ保持の充分なマージンを保証する読出を実行するべく最適化されるように選択される。すなわち、消去されるビットは、通常動作中にゲート電圧Ｖｇが読出電圧として印加されるとき、電流がいくらかのマージンの分、所定の電流を上回る状態にある。また、プログラムされるビットは、通常動作においてゲート電圧Ｖｇが読出電圧として印加されるときにいくらかのマージンの分、所定の電流を下回る電流を提供する。

【0011】

図２に示されているように、消去動作において第１のステップから生じる電圧Ｖｇｎを下回っておらず、したがって、消去検証電圧Ｖｇｎをゲート電圧Ｖｇとして印加することによる検査において充分に消去されないビット３４も存在する。消去検証電圧Ｖｇｎよりも、所定の差（例えば、３００ミリボルト）の分高いＶｇｒの上昇した電圧であるゲート電圧が印加され、別の検証が実行される。この検査は、上昇した電圧Ｖｇｒがゲート電圧Ｖｇとして印加されるので、より高い閾値電圧を有するビットが指定の電流を伝達可能である点において、より容易である。上昇した電圧Ｖｇｒをゲート電圧Ｖｇとして用いることは、緩和消去検証と称される場合がある。図２に示されているように、ビット３４は、この緩和検証に合格する。

【0012】

図３に示すケースでは、分布３０は、図２の分布３２に類似の分布３６を生じるべく実行される消去動作の第１のステップを有するが、電圧Ｖｇｎに基づく消去検査に合格しないビット３８を有する。違いは、検査に合格しない１つのビットが、電圧Ｖｇｒを印加する緩和検査にも合格しないことである。したがって、このケースでは、第１の消去ステップの後の緩和検証に合格しない唯一のビットであるビット３８は、図２においてビット３４を消去するのに必要とされるよりもさらに多くの消去を必要とすると予測される。

【0013】

図４に示すのは、図２および図３の状況に如何にして対処するかを示すフローチャート５０である。フローチャート５０は、ステップ５１，５２，５４，５６，５８，６２，６４，６６，６８，７０，７２，７４，７６を含む。ステップ５１では、消去動作が開始し、消去パルスのカウントが０に初期化される。ステップ５２では、ブロック２０，２２，２４，２６のうちの１つのブロックに対する消去動作の１つのステップにおいて１つ以上の消去パルスを印加するとともに、消去パルスのカウントをインクリメントする。ステップ５４では、検証が実行され、通常検証レベルのＶｇｎによる不合格ビットの数が求められる。不合格ビットの数を、図４には「Ａ」と示している。ステップ５６では、不合格ビットの数が０であるか否かが判定される。答え（判定結果）が肯定（ＹＥＳ）である場合、この処理はステップ７６にて終了し、消去は合格である。この処理は、必要に応じてソフトプログラミングに継続することが可能である。ソフトプログラミングは、消去ビット分布を密にするために行われ、過消去されたビットにおけるリーク電流を低減するにあたって非常に重要なことがある。ステップ５６において判定結果が否定（ＮＯ）である場合、ステップ５８において、電圧Ｖｇｎにより検査され不合格であったビットの数が１であるか否かが判定される。判定結果が否定である場合、これは２つ以上の不合格ビットがあることを意味する。２つ以上の不合格ビットがある場合、ステップ６２において、消去パルスが最大数に達しているか否かが判定される。通常、最大数であると判断される消去パルスの数には限界がある。その数に達していない場合、次のステップでは、１つ以上の消去パルスを印加することによって別の消去ステップが実行され、次いで、先のようにステップ５４に継続する。電圧Ｖｇｎにより不合格であったビットの数が１である場合、消去検証レベルが緩和され、又はＶｇｒまで増加され、ステップ７０において、不合格ビットの数を決定するべく再び検証が実行される。Ｖｇｒによる不合格ビットの数を、図４では「Ｂ」として示している。ステップ７２におけるチェックにて、Ｖｇｒによる不合格ビットの数が１である場合、ステップ７４に示すように、このブロックについてＥＣＣ訂正が以前に行われたか否かを判定するべくＥＣＣ記録部１６がチェックされる。このブロックについてＥＣＣによる訂正が実行されていなかった場合、ステップ７６に示すように消去は合格となる。この結論は、比較的消去されそうにないこの１つの不合格ビットによって生じる任意の誤りを訂正するためにＥＣＣを使用可能であるという知識に基づく。これによって、ブロックに、追加の消去パルスを与えて耐久性に影響を及ぼし、より多くのビットに過消去を生じさせる消去ステップの数を抑えることができる。

【0014】

ステップ７４では、消去されているブロックにおいてＥＣＣ訂正が行われたと判定された場合、次のステップでは、ステップ６２に示されるように、最大数の消去パルスが発生したか否かが判定される。最大数の消去パルスが発生していない場合、次のステップとして、１つ以上の消去パルスを印加する別の消去ステップに継続する。ステップ６２において、最大数の消去パルスに達したと判定される場合、ステップ６８に示されるように、消去は不合格となる。このケースでは、Ｖｇｒを用いて不合格であったことが既に判定されており、Ｂはゼロに等しくないので、ステップ６４に示されている問いに対する判定結果は否定となる。ステップ７２において、緩和検査に不合格であったビットの数が０であると判定されるケースでは、ステップ６２では、最大数のパルスに達したか否かが判定される。ステップ６２において、最大数のパルスに達していないと判定された場合、この処理はステップ５２におけるさらなる消去パルスに継続する。このケースでは、ＶｇｎとＶｇｒとの間で不合格であったビットは、さらなる消去パルスでは合格すると予測される。ステップ６２において、最大数の消去パルスに達したと判定される場合、ステップ６４において、Ｖｇｎによる不合格ビットの数が１であるか否かと、１つの不合格ビットがＶｇｒによる緩和検査に合格するかとが判定される（ステップ６４に示されている、Ａ＝１かつＢ＝０）。判定結果が肯定である場合、消去されているブロックがＥＣＣユニット１４によって訂正されているか否かを判定するべく、ＥＣＣ記録部１６がメモリコントローラ１８によってチェックされる。消去されているブロックがＥＣＣユニット１４によって訂正されていない場合、ステップ７６に示されるように、消去は合格となる。ステップ６６において、消去されているこのブロックに対しＥＣＣ訂正が必要であったと判定される場合、次のステップにおいて、消去は不合格となる（ステップ６８）。

【0015】

利用可能なＥＣＣ訂正機能の利点は、ブロックレベルにおいてＥＣＣ訂正が必要であることが既に分かっているか否かのみならず、欠陥のあるビットが所与のアーキテクチャ内に位置していることにも基づき得る。たとえば、ＥＣＣがセグメント毎（セグメントベース）の訂正を行い、１つのセグメントは６４ビットの倍長語（ダブルワード）であり、ＥＣＣ資源が各セグメント専用である場合がある。このようなケースでは、ＥＣＣ訂正を以前に必要としていないセグメントに不合格ビットがある場合、この不合格ビットが位置するセグメントにおいてＥＣＣ訂正が依然として利用可能であるので、その不合格ビットは依然として消去に合格したと判断されることができる。そのような場合、２つの不合格ビットが異なるセグメントに位置するのであれば、その２つの不合格ビットが消去に合格であるとすることさえ可能である。したがって、たとえば、図４のステップ７４は、不合格ビットが位置するセグメントについてＥＣＣ訂正が必要とされたか否かを調べるためのチェックであってもよい。不合格ビットが位置するセグメントについてＥＣＣ訂正が必要でなかった場合、その不合格ビットに対し依然としてＥＣＣ訂正が完全に利用可能である。したがって、２つの不合格ビットが同じセグメントにない限り、消去されているブロックにおけるセグメントの数と同じ数までの不合格ビットについてＥＣＣ訂正を行える可能性が存在する。そのようなケースでは、ＥＣＣ記録部は、いずれのセグメントがＥＣＣ訂正を必要としたかに関する情報を含む。したがって、１つ以上の不合格ビットの判定は、ブロック毎（ブロックベース）ではなくセグメント毎の判定である。

【0016】

したがって、メモリブロックでは、１つの不合格ビットについての最も起こり得る状況を知ることと、利用可能なＥＣＣを利用することとを利用して消去動作が行われる。あるいはＥＣＣが必要とされず、消去の際に１つのスロービットしかない場合、この状況にＥＣＣによって対処することが可能である。１つのスロービットが合格となりそうな場合、消去はそのビットが最終的に合格となるとの予測をもって継続される。１つのスロービットが合格となりそうにない場合、消去処理を継続して成功する可能性は高くないので、ＥＣＣによって極めて高い確度で誤りが訂正されるというのでない限り、後続の消去ステップの実行は不要となる。

【0017】

別の手法では、消去検証中にＥＣＣチェックは実行されず、通常消去検証レベルにより１つのビットしか不合格とならず、かつ、緩和消去検証レベルにより１つのビットしか不合格とならない場合、または通常消去検証レベルにより１つのビットしか不合格とならないが消去パルス数のカウントが最大消去パルスのカウントの限界に達する場合、消去動作は成功であると判断される。ＥＣＣは、通常動作中、不合格ビットを訂正するために依然として実行される。

【0018】

以上、複数の不揮発性メモリビットセルを含む不揮発性メモリビットセルのアレイであって、１つ以上のブロックによるパーティションに分割されている不揮発性メモリビットセルのアレイを備える半導体メモリ記憶デバイスが提供されたことが認められる。この半導体メモリ記憶デバイスは、前記アレイに結合されているメモリコントローラと、前記アレイと前記メモリコントローラとに結合されている誤り訂正符号ユニットとをさらに備える。前記メモリコントローラは、前記１つ以上のブロックのうちの１つのブロックに対する消去動作の際、第１の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つの不揮発性メモリビットセルのみが通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、かつ、第２の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つの不揮発性メモリビットセルが前記通常消去検証電圧レベルよりも高い緩和消去検証電圧レベルによる消去検証に不合格であるとして検出された場合、前記消去動作に成功したと判断するように構成されている。この半導体メモリ記憶デバイスは、消去されているブロックに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断されるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記消去動作の際、前記第１の検証動作および前記第２の検証動作は各消去パルスの後または複数の消去パルスを含む消去パルスのグループの後に実行されるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記緩和消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む誤り訂正符号セグメントに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断されるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記メモリコントローラは、前記１つのブロックに対する前記消去動作の際、前記第１の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つのメモリビットセルのみが前記通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、前記第２の検証動作によって、前記複数の不揮発性メモリビットセルのすべてが前記緩和消去検証電圧レベルによる消去に成功したとして検出された場合、消去パルスの最大数に達したときに前記消去動作に成功したと判断するように構成されているという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記通常消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む誤り訂正符号セグメントに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと前記メモリコントローラによって判断されるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記通常消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む前記１つのブロックに対して前記誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断されるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記第１の検証動作に不合格であった不揮発性メモリビットセルの数をカウントする前に、所定数の消去パルスが前記メモリコントローラによって実行されるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、前記所定数の消去パルスは５〜１０個の消去パルスであるという特徴をさらに有してもよい。この半導体メモリ記憶デバイスは、不揮発性メモリに記憶される１つ以上の誤り訂正符号インジケータを含む誤り訂正符号記録部をさらに備えてよく、その場合、前記誤り訂正符号インジケータの各々は前記複数の不揮発性メモリビットセルの前記複数のブロックのうちの対応するブロックに割り当てられており、誤り訂正符号による訂正が前記対応するブロックに対して実行されたか否かを示す。この半導体メモリ記憶デバイスは、不揮発性メモリに記憶される１つ以上の誤り訂正符号インジケータを含む誤り訂正符号記録部をさらに備えてもよく、その場合、前記誤り訂正符号インジケータの各々は前記複数の不揮発性メモリビットセルの対応する誤り訂正符号セグメントに割り当てられており、誤り訂正符号による訂正が前記対応する誤り訂正符号セグメントに対して実行されたか否かを示す。

【0019】

半導体メモリ記憶デバイスを消去する方法も開示されている。この方法は、複数の不揮発性メモリビットセルを含む不揮発性メモリビットセルのアレイの一部の不揮発性メモリビットセルに対して消去動作を実行する工程を備える。この方法は、前記消去動作の際、第１の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つの不揮発性メモリビットセルのみが通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、第２の検証動作によって、前記複数の不揮発性メモリビットセルのすべてが前記通常消去検証電圧レベルよりも高い緩和消去検証電圧レベルによる消去に成功したとして検出された場合、消去パルスの最大数に達したときに前記消去動作を成功とする工程をさらに備える。この方法は、前記消去動作の際、第１の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つの不揮発性メモリビットセルのみが通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、かつ、第２の検証動作によって、前記複数の不揮発性メモリビットセルのうちの１つの不揮発性メモリビットセルが前記通常消去検証電圧レベルよりも高い緩和消去検証電圧レベルによる消去検証に不合格であるとして検出された場合、前記消去動作を成功とする工程をさらに備えるという特徴をさらに有してもよい。この方法は、消去されている前記一部の不揮発性メモリビットセルに対して誤り訂正符号による訂正が以前に実行されていない場合、前記消去動作を成功とする工程をさらに備えてもよい。この方法は、前記緩和消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む誤り訂正符号セグメントに対して誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作は成功したと判断されるという特徴をさらに有してもよい。この方法は、前記消去動作の際、前記第１の検証動作および前記第２の検証動作は各消去パルスの後または複数の消去パルスを含む消去パルスのグループの後に実行されるという特徴をさらに有してもよい。この方法は、前記通常消去検証電圧レベルによる消去検証に不合格であった前記不揮発性メモリビットセルを含む前記一部の不揮発性メモリビットセルの誤り訂正符号セグメントに対して誤り訂正符号による訂正が以前に実行されていない場合、前記消去動作を成功とする工程をさらに備えてもよい。この方法は、前記通常消去検証電圧レベルによる消去検証に不合格であった前記１つの不揮発性メモリビットセルを含む前記一部の不揮発性メモリビットセルに対して誤り訂正符号ユニットが以前に訂正を実行していない場合、前記消去動作を成功とする工程をさらに備えてもよい。

【0020】

不揮発性半導体メモリデバイスを消去する方法も開示されている。この方法は、複数のビットセルを含むビットセルのアレイにおける一部のビットセルについて、消去動作中に消去検証に不合格であったビットセルの数を決定する工程を備える。この方法は、前記一部のビットセルに対して誤り訂正符号による訂正が以前に実行されたか否かを判定する工程をさらに備える。この方法は、所定数の消去パルスの後に消去検証に不合格であったビットセルの数が閾値未満であり、かつ、前記誤り訂正符号による訂正が前記一部のビットセルに対して実行されていない場合、前記消去動作に成功したとする工程をさらに備える。この方法は、前記一部のビットセルに対する前記消去動作の際、第１の検証動作によって、前記所定数のビットセルが通常消去検証電圧レベルによる消去検証に不合格であるとして検出され、第２の検証動作によって、前記所定数のビットセルが緩和消去検証電圧レベルによる消去検証に不合格であるとして検出される場合、前記消去動作を成功とする工程をさらに備えてもよい。

【0021】

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、アレイあたりのブロックの数は変化することができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

【0022】

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（“ａ” ｏｒ “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上」のような前置きの語句の使用は、不定冠詞「１つの （“ａ” ｏｒ “ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上」または「少なくとも１つの」および「１つの （“ａ” ｏｒ “ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

【0023】

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

【図1】

【図2】

【図3】

【図4】