【文献】
YOSHIMI YAMASHITA, 他,Pseudomorphic In0.52Al0.48As/In0.7Ga0.3AsHEMTs With an Ultrahigh fT of 562GHz,IEEE ELECTRON DEVICE LETTERS,米国,2002年10月,VOL.23, NO.10,P.573-575
(58)【調査した分野】(Int.Cl.,DB名)
前記金属T型ゲートを含む前記第1および第2金属ゲート・フィンガの各々が、チタン、白金、および金の1つで作製されている、請求項1または2に記載の半導体デバイス。
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、前述したEBL半導体デバイス製造工程などの従来の半導体デバイス製造工程は、サブ・ミリメータ波動作に適したトランジスタなどの半導体デバイスを単独で生産することはできない。特にEBL半導体製造工程は、300GHz〜3THzの周波数での動作に足りるだけの十分に低いゲート容量を有するトランジスタ・ゲートを実現できない。
【0008】
さらに、画像および通信システムに加えて、半導体産業では、より高いデバイス密度の方に向かう絶えざる流れがある。これらの高い密度を実現するために半導体ウェーハ上にサブミクロン・レベルでデバイス寸法を縮小化することに向けた努力がなされ、努力が存続している。そのような高いデバイス実装密度を成し遂げるために、ますます小さな最小加工寸法が要求される。
【0009】
サブ・ミリメータ波動作に適した半導体デバイスの生産を可能とするEBL半導体デバイス製造方法を有することが望ましい。さらに、そのようなEBL半導体製造工程が、ミリ波構成部品を生産するための現在の半導体デバイス製造工程の生産効率および複雑さのレベルを満たすことも望ましい。さらに、そのようなEBL半導体デバイス工程が生産環境において繰返し精度とロバスト性を有することが望ましい。
【課題を解決するための手段】
【0010】
本開示は、フォトレジスト層が、例えばインジウム・リン(InP)基板などの半導体基板上に形成される半導体デバイスの製造方法に関する。ウインドが電子ビーム・リソグラフィ(EBL)によりフォトレジスト層内に形成され、誘電体材料からなる共形層がフォトレジスト層上およびウインド内に形成され、実質的に全ての共形層がフォトレジスト層およびウインドの底部から選択的に除去され、ウインド内に誘電体側壁を形成する。
【0011】
フォトレジスト層は、半導体基板上にポリメチル・メタクリレート(PMMA)層、およびPMMA層上にPMMA−MAA共重合体層を含んでもよい。共形層は、PMMA層およびPMMA−MAA共重合体層が流動しない温度と電力で誘電体材料を堆積することにより形成することができる。誘電体材料は窒化シリコン(SiN)を含んでもよい。
【0012】
実質的に全ての共形層は、フォトレジスト層とウインドの底部から、該共形層に対してプラズマ・エネルギを制御するための10〜50Wの間の高周波(RF)バイアス電力、またイオン生成を制御するための100〜500Wの間のRF ICP電力で異方性誘導結合型プラズマ(ICP)エッチングなどの方向性エッチングを適用することにより選択的に除去可能である。
【0013】
金属膜をウインド内とフォトレジスト上に堆積することができる。金属膜はチタン、白金、および金の1つからなる。次いで、フォトレジスト層を分離し、金属膜から金属T型ゲートを形成することができる。ウインドを等方的にエッチングし、ウインドの誘電体側壁から共形層の一部を除去した後、フォトレジスト層を分離することができる。
【0014】
本開示は、III−V族半導体基板上に金属T型ゲートを形成する方法であって、PMMA層が半導体基板上に堆積され、PMMA−MAA共重合体層がPMMA層上に堆積され、ウインドがPMMA−MAA共重合体層およびPMMA層内にEBLにより形成されている形成する方法にも関する。前記方法は、PMMA−MAA共重合体層上に、およびウインドを覆うようにして誘電体層を堆積すること、該誘電体層を選択的に除去して、ウインド内に誘電体側壁を残留させること、蒸着によりウインド内に金属膜を堆積すること、PMMA層およびPMMA−MAA共重合体層を分離し、それにより金属膜から金属T型ゲートを形成することを含む。
【0015】
誘電体層の選択的除去によりウインド内に誘電体側壁を残留させることは、該誘電体層に対しICPエッチングを適用することを含む。
PMMA層および共重合体層を分離する前に、等方性の反応性イオン・エッチングによりPMMA層の一部において誘電体層を部分的に除去することができる。誘電体層はSiNを含んでもよい。
【0016】
本開示は、300GHz〜3THzの周波数で動作するサブ・ミリメータ波増幅器のための高電子移動度トランジスタ(HEMT)半導体デバイスにも関する。HEMTデバイスは、III−V族基板と、該基板上に配置された第1ソース電極および第2ソース電極と、該基板上に配置されたドレイン電極と、第1ソース電極とドレイン電極の間に配置された第1金属ゲート・フィンガ、およびドレイン電極と第2ソース電極の間に配置された第2金属ゲート・フィンガとからなり、第1および第2金属ゲート・フィンガの各々が、約50nm未満で0nmより大きい幅を有する金属T型ゲートを備える。
【0017】
基板はIn
0.75Ga
0.25Asチャネルを有するインジウム・リン基板でもよい。第1および第2金属ゲート・フィンガの各々は、チタン、白金、および金の1つを含み、約35nmの幅を有する金属T型ゲートでもよい。金属T型ゲートは、誘電体材料からなる側壁部分を含む。
【図面の簡単な説明】
【0018】
【
図1A】様々な実施形態による半導体デバイスの製造方法を図示する概略図。
【
図1B】様々な実施形態による半導体デバイスの製造方法を図示する概略図。
【
図1C】様々な実施形態による半導体デバイスの製造方法を図示する概略図。
【
図1D】様々な実施形態による半導体デバイスの製造方法を図示する概略図。
【
図2A】金属T型ゲートを製造するための半導体デバイスの製造方法を図示する概略図。
【
図2B】金属T型ゲートを製造するための半導体デバイスの製造方法を図示する概略図。
【
図2C】金属T型ゲートを製造するための半導体デバイスの製造方法を図示する概略図。
【
図2D】金属T型ゲートを製造するための半導体デバイスの製造方法を図示する概略図。
【
図2E】金属T型ゲートを製造するための半導体デバイスの製造方法を図示する概略図。
【
図2F】金属T型ゲートを製造するための半導体デバイスの製造方法を図示する概略図。
【
図3A】金属T型ゲートを製造するための半導体デバイスの製造方法の一部を示す走査型電子顕微像。
【
図3B】金属T型ゲートを製造するための半導体デバイスの製造方法の一部を示す走査型電子顕微像。
【
図3C】金属T型ゲートを製造するための半導体デバイスの製造方法の一部を示す走査型電子顕微像。
【
図3D】金属T型ゲートを製造するための半導体デバイスの製造方法の一部を示す走査型電子顕微像。
【
図4A】
図2A〜2Fに示した方法に従って製造された一例の2フィンガ高電子移動度トランジスタ(HEMT)デバイスの走査型電子顕微像。
【
図4B】
図4AのHEMTデバイスの金属T型ゲートの走査型電子顕微像。
【
図5A】
図4Aの2フィンガHEMTデバイスでの1〜300GHzにわたるRF測定結果を示すグラフ。
【
図5B】
図4Aの2フィンガHEMTデバイスでの1〜300GHzにわたるRF測定結果を示すグラフ。
【
図6】
図4AのHEMTデバイスを組み込んだ308GHz一段増幅器の顕微鏡写真。
【
図7】
図6の一段増幅器に対して測定された利得を示すグラフ。
【発明を実施するための形態】
【0019】
同様の参照番号が別個の図面全体にわたって同じまたは機能的に類似の要素を参照し、下記の発明を実施するための最良の形態とともに本明細書に援用し本明細書の部分を構成する添付の図面が、様々な実施形態をさらに図示し、様々な原理および本発明による利点の全てを説明するのに役立つ。
【0020】
半導体デバイスの様々な実施形態とその製造方法を、同様の番号が同様の構成要素を参照し、単一の参照番号が多数の同様の構成要素の例示の1つを識別するのに用いられることがある図面を参照して説明する。
【0021】
図1A〜1Dを参照すると、半導体デバイスを形成するための半導体デバイスの製造方法が説明される。半導体デバイスは、例えばシリコン基板など、あるいは、III−V族半導体基板、例えば窒化ガリウム(GaN)またはインジウム・リン(InP)などの半導体基板上に製造可能である。
【0022】
図1Aに示したように、最初に、フォトレジスト層102を半導体基板100上に形成する。フォトレジスト層102は、例えばポリメチル・メタクリレート(PMMA)膜およびPMMA膜上に形成された共重合体膜からなる2層フォトレジスト膜でもよい。しかし、フォトレジスト層102はPMMAに限らず、例えば、ナフトキノンジアジン/ノボラック(AZ1450J)、ポリヘキサフルオロブチルメタクリレート(FBM−120)、ポリブテンスルホン(PBS)、ポリグリシジルメタクリレート(COP)、または塩素化ポリメチルスチレン(CPMS)からなることができる。
【0023】
フォトレジスト層102は、半導体基板100上に、例えば、半導体基板100を高速で回転しながら該基板上にPMMA膜と共重合体膜を順次堆積することにより、形成される。しかし、半導体基板100にフォトレジスト層102を均一に塗布することになる限り、任意のフォトレジスト形成工程が使用可能である。当業者には分かっていることであるが、フォトレジスト層102は、微量の溶剤を追い出すためにその後、ソフトベークされることがある。
【0024】
図1Bを参照すると、電子ビーム(e−ビーム)リソグラフィ(EBL)が、フォトレジスト層に適用され、フォトレジスト層102内にウインド106を形成し、フォトレジスト層102をメサ形104に変える。例えば、e−ビームが、直接フォトレジスト層102に照射(直接描画)されウインド106を形成することができる。代替的に、自己支持マスクを電子の平行ビームを供給するフラッド電子銃源と共に使用することができる。次いで、前記マスクをフォトレジスト層102上に直接描画し、それによってウインド106を形成することができる。EBLによって達成できるウインドの最小寸法は、例えば波長とレンズの集光力により制限される。EBL単独によるe−ビーム直接描画では、150nmの最小寸法値を有するウインドを達成できる。しかし、この最小寸法値は、サブ・ミリメータ波構成部品内に実装することを意図する半導体デバイス用には少し大きい。
【0025】
図1Cを参照すると、メサ形104上、およびウインド106内に誘電体材料の共形堆積が実施され、そこに共形層108を形成する。誘電体材料は、例えば窒化ケイ素(SiN)、二酸化ケイ素(SiO
2)、または電流に対し高抵抗の絶縁体として適している任意の他の材料を含んでもよい。誘電体材料は、例えば化学気相堆積(CVD)またはプラズマ励起CVDによって堆積できる。共形層108を、半導体基板100上に誘電体材料を熱成長することによっても形成することができる。例えば、基板100がシリコン基板である場合、共形層108は、エピタキシャル成長によって成長したSiO
2誘電体層でもよい。SiN誘電体層は、1000℃から1100℃の間の温度でシリコンをアンモニアにさらすことによって成長することもできる。
【0026】
一般に、様々な堆積または熱成長技法が共形層108の形成に用いられてもよい。しかし、共形層108はメサ形104のフォトレジスト膜が流動しない温度と電力で形成しなければならない。例えば、PMMAは低感度(20keVのビームに対し3*10
−5C/cm
2)、および高い温度で流動する傾向をもつ。したがって、フォトレジスト層102(また、したがってメサ形104)がPMMAを含む場合、共形層108の誘電体材料は、PMMAの最大の非流動温度と最大の非流動電力より高くない温度であって、90℃でもよい温度と電力で堆積しなければならない。
【0027】
図1Dを参照すると、実質的に全ての共形層108を、メサ形104の上、およびウインド106の底部から選択的に除去し、それによりウインド106内に誘電体側壁110が形成される。その結果、ウインド106の幅が縮み、メサ104の幅が大きくなる。メサ形104上、およびウインド106内の共形層108を、例えば、方向性エッチングにより選択的にエッチングできる。例えば、異方性誘導結合型プラズマ(ICP)エッチングが、プラズマ・エネルギを制御するために第1高周波(RF)バイアス電力、およびプラズマ装置によってイオン生成を制御するために第2RF ICP電力で、共形層108に適用される。プラズマ装置では、真空装置内で種々の原料ガスをイオン化するためにRF励起が用いられる。前記RF電源は、産業と科学用途のために米国連邦通信委員会(FCC)によって確保されている13.56MHzの周波数で通常、動作する。しかし、プラズマ装置は数百キロヘルツの低い周波数で動作することもでき、またマイクロ波励起が特定の装置では使用されている。
【0028】
方向性エッチングは、フォトレジスト層102が流動しないような電力で行われなければならない。したがってフォトレジスト層102(したがってメサ形104)がPMMAを含む場合、前記第1RFバイアス電力は、例えばプラズマ・エネルギを制御するために10〜50Wの間でよく、前記第2RF ICP電力は、例えばイオン生成を制御するために100〜500Wの間でもよい。
【0029】
それによって、
図1A〜1Dに示した新規の半導体デバイスの製造方法は、誘電体側壁110を伴うウインド106を有する半導体基板を形成することができる。誘電体側壁110はEBLよって単独に達成される最小寸法よりかなり小さい寸法を有するウインド106を提供できる。その結果、ウインド106は、サブ・ミリメータ波構成部品内に実装することを意図する半導体デバイスの製造に十分である。特に、ウインド106は、300GHz〜3THzの周波数で動作するための十分に低い容量を有する、以下で説明されるような金属T型ゲートなどのショットキー接触を形成する後続の工程に使用することができる。
【0030】
図2A〜2Fを参照すると、金属T型ゲートを製造するための半導体デバイスの製造方法が説明される。金属T型ゲートは、
図4Aに示した高電子移動度トランジスタ(HEMT)デバイス400のフィンガ404、408の1つとして使用することができる。
【0031】
図2Aを参照すると、PMMA層204とPMMA−MAA(メタクリル酸)共重合体層206からなる2層のフォトレジスト・フィルムがIII−V族半導体基板202上に堆積される。半導体基板202は、好ましくはInP基板である。しかし、HEMTデバイスの形成に十分である他の半導体基板が使用されてもよい。PMMA層204は、例えば4%PMMAを含んでもよく、PMMA−MAA共重合体層206は、例えば12%PMMA含んでもよい。PMMA層204とPMMA−MAA共重合体層206は、異なる分子量の結果、EBLの間に異なる溶解速度を有する。一般に、溶解速度は分子量が増加するにつれて増加する。それによってEBLによるウインド形成は、幅を比較した場合、PMMA層204内で、その次にPMMA−MAA共重合体層206内で狭い断面を有するウインド208になる。すなわち、ウインド208は、PMMA層204内に狭い部分を含む。
図3Aに示したようにPMMA層204内のウインド208の狭い部分の幅は約108nmであり、それは、単一膜からなるフォトレジスト層内にe−ビーム直接描画よって単独に達成される150nmの最小寸法よりも小さい。
【0032】
図2Bを参照すると、誘電体層210が、PMMA−MAA共重合体層206上に、ウインド208を覆うようにして共形に堆積される。誘電体層210は、例えばSiNでよく、例えばCVDによって堆積可能である。しかし、SiNは、PMMA層204およびPMMA−MAA共重合体層206が流動する温度と電力よりも低い温度と電力で堆積しなければならない。
図3Bに示したように、PMMA層204内のウインド208の狭い部分の幅は、誘電体層210によって約69nmに極小化されている。
【0033】
図2Cを参照すると、誘電体層210がPMMA−MAA共重合体層206の頂部、およびウインド208の底部から選択的に除去されウインド208内に誘電体側壁212を形成する。誘電体層210は、プラズマ・エネルギを制御するために第1RFバイアス電力、およびイオン生成を制御するために第2RF ICP電力で誘電体層210に対して異方性ICPエッチングなどの方向性エッチングを適用することによって選択的に除去可能である。しかし、方向性エッチングは、PMMA層204およびPMMA−MAA共重合体層206が流動しないような温度と電力で行わなければならない。第1RFバイアス電力は、例えばプラズマ・エネルギを制御するために10〜50Wの間で、第2RF ICP電力は、例えばイオン生成を制御するために100〜500Wの間でもよい。
図3Cに示したように、誘電体側壁212を含むPMMA層204内のウインド208の狭い部分の幅は、方向性エッチング後、約29nmに極小化可能である。
【0034】
図2Dを参照すると、金属膜214がPMMA−MAA共重合体層206上、およびウインド208内に堆積され、金属T型ゲート216を形成する。金属膜214は、チタン、白金、および金、あるいはその組合せなどの金属が気化点まで加熱され、次いで蒸着され、金属膜214を形成する蒸着工程によって形成できる。誘電体側壁212により、金属の蒸着の間にPMMA−MAA共重合体層206およびPMMA層204が流動するのを事実上防止することができる。ウインド208内に金属膜214が好適に堆積されていることが、
図3Dに示されている。
【0035】
図2Eを参照すると、ウインド208内の誘電体側壁212が、PMMA層204内の誘電体側壁212の一部220からPMMA−MAA共重合体層206内のウインド208の底部218上の誘電体側壁212の一部を除去するために任意にエッチングされてもよい。エッチングは、例えば反応性イオン・エッチング(RIE)または等方性エッチングによって実施できる。
【0036】
図2Fを参照すると、PMMA層204およびPMMA−MAA共重合体層206が半導体基板202から分離され、それによって金属T型ゲート216が形成される。PMMA層204およびPMMA−MAA共重合体層206は例えば、剥離液、または例えば、アセトンもしくはメチルエチルケトンなどの化学溶剤を塗布することによって、あるいは酸素プラズマ装置内でPMMA層204およびPMMA−MAA共重合体層206を酸化することによって分離することができる。
【0037】
それによって、
図2A〜2Fに示した新規の半導体製造方法は、EBL単独で提供される最小値よりかなり小さい50nm未満の幅を有する金属T型ゲート216を形成することができる。さらに以下により十分説明することになるが、金属T型ゲート216は、300GHz〜3THzの周波数で動作するサブ・ミリメータ波増幅器のための半導体デバイス中で使用することを可能にするだけの十分に低いゲート容量を有する。
【0038】
さらに金属膜214の蒸着と、PMMA層204およびPMMA−MAA共重合体層206の分離によって、ゲート・ステムの末端近くで細状部を形成し、ゲートに対し楔様の基部を有する金属T型ゲート216が得られる。しかし、誘電体層210のメタライゼーションとパッシベーションの間の、金属T型ゲート216にかなりのトルクを持ち込み、それによって金属T型ゲート216が細状部のところで曲がりを引き起こすことがあるような大きな力の加わる工程の間で、誘電体側壁220によって金属T型ゲート216の機械的安定性が維持される。さらに誘電体側壁220により、寄生容量を持ち込み、デバイス性能を劣化させ、全ゲート製造工程の複雑さと工程数を著しく増やすことがある支持構造は必要なくなる。
【0039】
図2A〜2Fに示した新規半導体デバイスの製造方法は、従来の100〜150nmのHEMTデバイスのゲート製造工程に匹敵する複雑さを有し、したがってInP HEMTウェーハに関して金属T型ゲートに対するウェーハ収量は、約ウェーハ100枚/(週・EBL機具)の実在の生産レベルに維持し得ることが示唆される。
【0040】
図2A〜2Fに示した新規半導体製造方法に従って生産された半導体デバイスのデバイス歩留りは、最大相互コンダクタンス(G
mp)に対し1Vで1000mS/mmの公称閾値に設定したデバイス歩留りを超えた試験デバイスの百分率を定量するために調べられた。特に、いくつかの別個のロット内で処理された12枚のウェーハにわたってデバイス歩留りが定量された。試験デバイスは結果として生産環境内の工程の繰返し精度とロバスト性を実証する。工程の平均歩留りは約85%であり、ウェーハの中には試験デバイスの歩留りが最高98%のものもある。
【0041】
ゲート長制御とアライメントは、変動を左右する主要なパラメータでもある。ゲート長の変動は、デバイス性能を制限する可能性があるC
gs変動を引き起こすことになる。それぞれのウェーハ上のデバイスに対して側長走査型電子顕微鏡(CDSEM)から間接的に定量された平均ゲート長は、良好に制御されており、変動した大部分に対しウェーハ間でわずか+/−3nmであることが分かった。
【0042】
新規半導体製造方法がPMMA層204およびPMMA−MAA共重合体層206からなる2層のフォトレジスト膜を用いて前に説明され、
図2A〜2Fに示されたが、2つのPMMA層の間に挟まれたPMMA−MAA共重合体層を有する3層フォトレジスト膜などの多層フォトレジスト膜が使用可能であることも留意されたい。
【0043】
図4を参照すると、
図2A〜2Fに示した半導体デバイス製造方法により生産された金属ゲート・フィンガを有する半導体デバイス400が説明される。半導体デバイス400は、III−V族基板上、好ましくはIn
0.75Ga
0.25Asチャネルを有するInP基板上に形成された高電子移動度トランジスタ(HEMT)である。HEMTデバイス400は、300GHz〜3THzの周波数で動作するサブ・ミリメータ波増幅器用である。HEMT400は、基板上に配置された第1ソース電極402、ドレイン電極406、および第2ソース電極410を含む。第1金属ゲート・フィンガ404は、第1ソース電極402と、ドレイン電極406の間に配置され、第2金属ゲート・フィンガ408は、ドレイン電極406と第2ソース電極410の間に配置される。
【0044】
第1および第2金属ゲート・フィンガ404、408は、それぞれ
図2A〜2Fに示した金属T型ゲート形成工程で形成され、したがって0nmより大きい約50nm未満の幅を有する金属T型ゲートを含む。特に
図4Bに示したように、金属ゲート・フィンガのそれぞれは約35nmの幅を有する。第1および第2金属ゲート・フィンガ404、408は、チタン、白金、金、またはその組合せなどの金属からなる。さらに例えば
図2Fに示したように金属ゲート・フィンガ404、408のそれぞれは、SiNなどの誘電体層からなる側壁部分を含んでもよい。
【0045】
35nm金属T型ゲートは、従来のEBLにより製造された金属T型ゲートのゲート容量と比較してかなり低いゲート容量(C
gs)を有する。例えば、35nm金属T型ゲートの測定されたゲート容量は約0.083pFであった。それと比べて、誘電体側壁の利点のない従来のEBLによって生産された70nm金属T型ゲートの測定されたゲート容量は0.126pFであった。すなわち、上で説明した新規の半導体製造方法に従って35nm金属T型ゲートを形成することにより、ゲート容量で35%減少するということになる。
【0046】
35nm金属T型ゲートを有する2フィンガHEMTデバイス400の電気的検証がDCとRFの両方の測定によって定量された。デバイス400のDC特性は1V動作で1500mS/mmの代表的G
mpを有し非常に良好であった。良好なデバイス・ピンチオフおよび出力コンダクタンスも達成され、300mS/mmの代表的に測定される出力コンダクタンス、5mA/mm未満のピンチオフ電流、および2Vのゲート・ドレイン電圧で−0.2mA/mm未満のゲート・リーク電流を有する。
【0047】
図5A〜5Bを参照すると、RF測定は、1Vのドレイン電圧(V
d)および9mAのドレイン電流(I
d)で、延長された共面の基準面を使って2フィンガHEMTデバイス400について1〜300GHzにわたって行われた。ブロードバンド性能プロットを得るために、XFプローブ・ステーション(1〜100GHz)、WR−5ベース・プローブ・ステーション(140〜200GHz)およびWR−3ベース・プローブ・ステーション(220〜270GHz)を含む3つの別個のベクトル・ネットワーク・アナライザ(VNA)の試験セットについて測定が実施された。3つの別個のデバイス400に関する測定が、バンド幅の各部分をカバーするのに必要になる異なるプローブ・フットプリントおよびキャリブレーション構成により全体のレスポンスを形成するために組み合わされる。しかし、測定されたS−パラメータの傾向と、最大有能利得(MAG)および順電流利得(H21)の傾向は明白であり、測定の妥当性を支持し、良好な工程管理を示唆している。
【0048】
図5Aに示したように、RF測定はカット・オフ周波数f
Tが400GHzを超えていることを示す。さらに、
図5Bに示したように、−20dB/decadeの傾きで利得1の方へMAGを下に外挿すると、最大周波数が600GHzを超えることとなる。これらの測定は、f
Tの40%の改善がゲート幅を減少させるために誘電体側壁を用いることによりゲート長を70nmから35nmに減少させることで達成されることを実証し、ゲート幅を小さくした後で認められたCgsの測定が35%減少したことと好適に一致する。
【0049】
図6を参照すると、単一段サブ・ミリメータ波モノリシック集積回路(SMMIC)の未調整増幅器600をコモン・ゲート構成で2フィンガHEMTデバイス400を使用して設計し、製造した。増幅器のS−パラメータは直接25mmウェーハ上で測定された。
図7を参照すると、4.4dBの最大利得が増幅器600に対して308GHzで測定され、本開示の発明者の知る限りでは、これは今日まで報告された最も高い周波数の利得増幅器と300GHzを超えるSMMWバンドで測定された史上初の増幅器利得を得ている。
【0050】
前述した装置および方法ならびにその発明の原理は、300GHz〜3THzの周波数を用いるサブ・ミリメータ波デバイスにおいて高い周波数用途に十分なゲート容量を有する半導体デバイスを生産することを意図し、また生産することである。前述した原理、概念および実施例を与えられた一般の技術者の1人が、同様の利点を提供する他の代わりの手順および構成を実行可能であることは予期される。添付の特許請求の範囲がそのような多くの他の実施例を含むことも予期される。