特許 6291510 パーセル損失を制御する方法、システム、チップおよびコンピュータ・プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6291510

(24)【登録日】2018年2月16日

(45)【発行日】2018年3月14日

(54)【発明の名称】パーセル損失を制御する方法、システム、チップおよびコンピュータ・プログラム

(51)【国際特許分類】

   H03K 19/195 20060101AFI20180305BHJP

   H01L 39/00 20060101ALI20180305BHJP

【ＦＩ】

   H03K19/195

   H01L39/00 Z

【請求項の数】17

【全頁数】9

(21)【出願番号】特願2015-562427(P2015-562427)

(86)(22)【出願日】2014年1月21日

(65)【公表番号】特表2016-512672(P2016-512672A)

(43)【公表日】2016年4月28日

(86)【国際出願番号】IB2014058432

(87)【国際公開番号】WO2014140944

(87)【国際公開日】20140918

【審査請求日】2016年12月20日

(31)【優先権主張番号】13/828,263

(32)【優先日】2013年3月14日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100108501

【弁理士】

【氏名又は名称】上野 剛史

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】エイブラハム、デイヴィッド、ウィリアム

(72)【発明者】

【氏名】ガンベッタ、ジェイ

(72)【発明者】

【氏名】チョウ、ジェリー

(72)【発明者】

【氏名】コルコレス、アントニオ

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開２００５−２４２９９１（ＪＰ，Ａ）

【文献】 特開２００２−０６４２７９（ＪＰ，Ａ）

【文献】 特開平１０−０５１２０５（ＪＰ，Ａ）

【文献】 特開２０００−０３１７７１（ＪＰ，Ａ）

【文献】 特開平１１−３０８００８（ＪＰ，Ａ）

【文献】 特開２００２−１５０７７８（ＪＰ，Ａ）

【文献】 特表２０１０−５４１３０９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０２２３４０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／１９５

Ｈ０１Ｌ ３９／００

(57)【特許請求の範囲】

【請求項1】

チップの基板の第１の表面上に形成されたキュービットのパーセル損失を制御する方法であって、
前記キュービットの周波数を決定することと、
前記キュービットの前記周波数と前記チップのチップ・モード周波数との分離を制御することと、
を含む方法。

【請求項2】

前記分離を前記制御することが、前記チップ・モード周波数を低減させるように前記チップの寸法を設計することを含む、請求項１に記載の方法。

【請求項3】

前記チップの前記寸法を前記設計することが、前記チップの異なる寸法に対する前記チップ・モード周波数を計算することと、前記異なる寸法から生じる前記チップ・モード周波数と前記キュービットの前記周波数との比較に基づいて寸法を選択することと、を含む、請求項２に記載の方法。

【請求項4】

前記分離を前記制御することが、前記チップの４つのエッジの１つまたは複数に被膜を施すことを含み、前記４つのエッジが、前記基板の前記第１の表面に隣接し垂直である表面で構成されている、請求項１ないし３のいずれかに記載の方法。

【請求項5】

前記チップの１つ、２つ、３つ、および４つのエッジそれぞれを被膜することに対して、前記チップの前記チップ・モード周波数を計算することをさらに含む、請求項４に記載の方法。

【請求項6】

前記チップの前記１つ、２つ、３つ、および４つのエッジそれぞれを被膜することから生じる前記チップ・モード周波数を前記キュービットの前記周波数と比較することをさらに含む、請求項５に記載の方法。

【請求項7】

前記比較することに基づいて前記被膜を前記施すことのためにエッジの数を選択することをさらに含む、請求項６に記載の方法。

【請求項8】

前記被膜を前記施すことが、付着層および超伝導体層を施すことを含む、請求項４ないし７のいずれかに記載の方法。

【請求項9】

前記施すことが、前記付着層としてチタンを、および前記超伝導体層としてアルミニウムを施すことを含む、請求項８に記載の方法。

【請求項10】

チップ上に含まれるキュービットのパーセル損失を制御するシステムであって、
キュービット周波数およびチップ・モード周波数を計算するように構成されたプロセッサと、
前記プロセッサの計算に基づいて設計された基板と、
を備えるシステム。

【請求項11】

前記プロセッサが、前記チップ・モード周波数を前記キュービット周波数と比較し、前記チップに対する２つ以上の寸法の１つを選択するために、前記チップに対する前記寸法に基づいてチップ・モード周波数を計算する、請求項１０に記載のシステム。

【請求項12】

前記キュービットが前記基板の第１の表面上に形成され、前記プロセッサが、前記基板に施されている被膜に基づいてチップ・モード周波数を計算する、請求項１０または１１に記載のシステム。

【請求項13】

前記プロセッサが、被膜されている前記チップの１つ、２つ、３つ、および４つのエッジに対するチップ・モード周波数を計算し、前記４つのエッジが、前記基板の前記第１の表面に隣接し垂直である表面で構成されている、請求項１２に記載のシステム。

【請求項14】

パーセル損失が制御されたチップであって、
基板の第１の表面上に形成されたキュービットと、
前記パーセル損失を制御するように設計された前記基板と、
を備えるチップ。

【請求項15】

前記基板の寸法が、前記チップの２つ以上の寸法の関数としてのチップ・モード周波数の計算に基づいて前記パーセル損失を制御するように設計されている、請求項１４に記載のチップ。

【請求項16】

前記基板が、前記基板の４つのエッジのうちの１つまたは複数に施された被膜に基づいてパーセル損失を制御するように設計され、前記４つのエッジが、前記基板の前記第１の表面に隣接し垂直である表面で構成されている、請求項１４または１５に記載のチップ。

【請求項17】

コンピュータ可読媒体に記憶され、ディジタル・コンピュータの内部記憶装置にロード可能であるコンピュータ・プログラムであって、コンピュータで実行されるときに、請求項１ないし９のいずれかに記載の方法を行うためのソフトウェア・コード部分を含むコンピュータ・プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

連邦調査報告
本発明は、米軍によって授与された契約番号Ｗ９１１ＮＦ−１０−１−０３２４の下で政府の支援によってなされた。政府は、本発明にある一定の権利を有する。

【0002】

本発明は、量子計算チップ、より詳細には、チップ・モード周波数を量子ビット周波数から分離することに関する。

【背景技術】

【0003】

量子計算において、量子ビット（キュービット）は、結局のところ振動振幅および位相が望ましくない摂動（Ｔ１およびＴ２緩和）を蒙る量子振動子である。コヒーレンス時間がより長いということ（Ｔ１およびＴ２がより大きな値であるということ）は、系が干渉性を消失する（decohere）前に量子動作が行われる時間がより長いということに相当する。いくつかの要因が振動における摂動に寄与し、Ｔ１およびＴ２緩和を早めることがある。キュービット、共振器、および信号ポートを備える回路は、基板上に薄膜として形成される。基板そのものがデコヒーレンス（decoherence）の一因である可能性がある。典型的には高い誘電率を有する絶縁材料から形成された基板は、キュービット周波数に近いことがあるチップ共振モード（チップ・モード）を有するマイクロ波共振器と見なされてもよく、それによってチップ共振モードがキュービット周波数と結合し、デコヒーレンスを引き起こす（このことをここではパーセル効果またはパーセル損失と呼ぶ）。

【発明の概要】

【発明が解決しようとする課題】

【0004】

したがって、当技術分野において前述の問題に対処する必要性がある。

【課題を解決するための手段】

【0005】

本発明の一実施形態によると、チップの基板の第１の表面上に形成されたキュービットのパーセル損失を制御する方法は、キュービットの周波数を決定することと、キュービットの周波数とチップのチップ・モード周波数との分離を制御することと、を含む。

【0006】

本発明の別の実施形態によると、チップ上に含まれるキュービットのパーセル損失を制御するシステムは、キュービット周波数およびチップ・モード周波数を計算するように構成されたプロセッサと、プロセッサの計算に基づいて設計された基板と、を含む。

【0007】

本発明のさらに別の実施形態によると、パーセル損失が制御されたチップは、基板の第１の表面上に形成されたキュービットと、キュービットのパーセル損失を制御するように設計された基板と、を含む。

【0008】

さらなる態様から見ると、本発明は、コンピュータ可読媒体に記憶され、ディジタル・コンピュータの内部記憶装置にロード可能であるコンピュータ・プログラムであって、コンピュータで実行されるときに、本発明の各ステップを行うためのソフトウェア・コード部分を含むコンピュータ・プログラムを提供する。

【0009】

さらなる特徴および利点は、本発明の技法によって実現される。本発明の他の実施形態および態様は、本明細書に詳細に記載され、特許請求される本発明の一部と考えられる。利点および特徴を有する本発明についてのよりよい理解に関しては、説明および図面を参照されたい。

【0010】

ここで、本発明について、以下の図に示されるように、好ましい実施形態に関連して単に一例として説明する。

【図面の簡単な説明】

【0011】

【図1】従来技術による、チップについての３次元ビューであり、本チップにおいて本発明の好ましい実施形態が実施されてもよい。

【図2】本発明の好ましい実施形態による、所与のチップ共振周波数に対するキュービット周波数の関数としてのＴ１を示す図である。

【図3】従来技術による、チップ・モード周波数を計算するためのシステムのブロック図であり、本システムにおいて本発明の好ましい実施形態が実施されてもよい。

【図4】本発明の好ましい実施形態による、パーセル損失を低減させる方法の流れ図である。

【発明を実施するための形態】

【0012】

上記のように、基板のチップ・モード（基板共振周波数）は、キュービットの振動における摂動またはパーセル損失の原因である場合がある。チップ・モードは、キュービット間のクロストークを生成し、または環境からのノイズをキュービットにもたらすことがある。本明細書に記載される本発明の実施形態は、結合に対処する仕方として、チップ・モード周波数とキュービット共振周波数との分離を確実にすることに関する。

【0013】

図１は、本発明の実施形態によるチップ１００についての３次元ビューである。基板１１０は、シリコンまたはサファイアのウェーハであってもよい。回路１２０は、基板１１０上に薄い金属および絶縁膜としてパターニングされる。回路１２０は、キュービットのマイクロ波共振器１４０との相互作用を介して、マイクロ波パルスによって照会されるキュービット１３０を含む。また、回路１２０は、駆動信号を取り込み、回路１２０の出力信号を受け取るポート１５０を含む。疑似エネルギーのキュービット１３０への結合は、上記のように、チップ・モードなどの、共振器１４０または別のエネルギー貯蔵部によって引き起こされることがある。キュービット１３０が環境からうまく分離される程度を定量化する仕方は、キュービット１３０のコヒーレンス時間（振幅に対するＴ１および位相に対するＴ２）を測定することである。下記の式は、共振器１４０によって引き起こされるキュービット１３０振動に対する例示的な摂動についてＴ１に影響する要因を示す。

【数1】

ここでＱは共振器のキューであり、Ｆ_ｒは共振器の周波数であり、Ｆ_ｑはキュービットの周波数であり、ｇは共振器とキュービット間の結合を表わす。この式で言及される共振器は、図１の共振器１４０などの意図的に作製された構造であってもよく、基板１１０内部の損失性のチップ・モードであってもよい。上記の式１によって示されるように、Ｔ１とｇは反比例するため、共振器１４０（または他の貯蔵部）への結合の増大（ｇの増大）によってＴ１の減少が引き起こされる。また、式１は、キュービット１３０周波数と貯蔵部（共振器１４０）周波数との分離を増大させることによって、または周波数差（Ｆ_ｒ−Ｆ_ｑ）（分子）を増大させることによって、Ｔ１が増大することを示す。基板をエネルギー貯蔵部として考えると、チップ共振周波数（Ｆ_ｒ）がキュービット周波数（Ｆ_ｑ）に近い場合があり、それによって（Ｆ_ｒ−Ｆ_ｑ）が比較的小さな値となり、したがって、Ｔ１が比較的小さな値となる。式１を考慮すると、チップ・モードと結合することによってデコヒーレンスが引き起こされる程度まで、Ｔ１を増大させる１つの仕方は、チップ共振周波数とキュービット周波数との分離を増大させることである。

【0014】

図２は、所与のチップ共振周波数に対してキュービット周波数の関数としてのＴ１を示す。例示的なチップ共振周波数２１０は、６ギガヘルツ（ＧＨｚ）である。４つの異なる周波数２２０を有する４つのキュービット１３０が示されている。図２が示すように、キュービット周波数２２０とチップ共振周波数２１０間の差が増大するとともに、Ｔ１が増大する。例えば、キュービット周波数２２０ｄは、チップ共振周波数２１０から最も遠く、図２で最も高いＴ１値に相当し、一方、キュービット周波数２２０ｂは、チップ共振周波数２１０に最も近く、図２で最も低いＴ１値に相当する。

【0015】

キュービット１３０周波数とチップ共振周波数との分離の増大は、基板１１０の１つまたは複数のエッジに被膜１１５（図１）を施すことによってもたらされてもよい。基板１１０の１つまたは複数のエッジ上の金属被膜１１５は、チップ・モードまたは共振周波数をより高い値へシフトする。典型的な幾何学形状および基板１１０材料に対して、共振周波数は、金属の被膜１１５を施すことに基づいてほぼ２倍になる可能性がある。被膜１１５は、基板１１０の境界条件を変化させ、それによってチップ・モードをより高い周波数に増大させる。基板１１０の４つのエッジすべてに被膜１１５が施される場合、チップ・モードは、基板１１０の外側エッジがゼロ電界を有するドラム・モード（drum mode）に相当する。チップ・モードの例示的なシフトは、被膜１１５に基づいて、（図２に関連して示された）６ＧＨｚ〜１０ＧＨｚであってもよい。チップ共振周波数を最も高いキュービット周波数から（図２に示すように７ＧＨｚ未満に）分離する、チップ・モードのこのシフトに基づいて、チップ・モードに対するパーセル損失に基づくＴ１の低減が最小化される。

【0016】

上記の式１は、（共振器の蓄積エネルギーに対するエネルギー損失の割合がより低いことを示す）高Ｑ値が高いＴ１値に相当するというように、共振器のキュー（Ｑ）およびＴ１が正比例することを示す。最も高いＱのチップ・モードを有するために、被膜１１５は、超伝導材料であってもよい。加えて、金属皮膜１１５は、被膜１１５の一部として付着層を含んでもよい。例えば、被膜１１５は、チタン（Ｔｉ）（およそ５０オングストローム）の被膜およびアルミニウム（Ａｌ）（およそ５００オングストローム）の被膜で構成されてもよい。被膜１１５は、例えば、電子ビーム蒸着の２パスを使用して施されてもよい。

【0017】

図３は、本発明の実施形態によるチップ・モード周波数を計算するためのシステム３００のブロック図である。システム３００によって、被膜１１５を施す効果をシミュレートすることができ、例えば、それによって１つ、２つ、３つ、または４つの側面すべてに被膜１１５を施すことによって生じるチップ・モード周波数を予測することができる。この予測によって、所望のＴ１となるように、チップ・モード周波数とキュービット周波数との最大の分離または必要な分離を達成するために、被膜１１５を施す側面の数を決定することができる。システム３００は、１つまたは複数のプロセッサ３１０、１つまたは複数のメモリ装置３２０、入力インタフェース３３０、および出力インタフェース３４０を含み、出力インタフェース３４０はディスプレイ装置を含んでもよい。１つまたは複数のプロセッサ３１０は、メモリ装置３２０に記憶された命令を処理して、ソフトウェア・ツール（例えば、高周波構造シミュレータ（ＨＦＳＳ：ｈｉｇｈ ｆｒｅｑｕｅｎｃｙ ｓｔｒｕｃｔｕｒａｌ ｓｉｍｕｌａｔｏｒ））を実行し、基板１００の特定の数のエッジに被膜１１５を施すことを含む特定のチップ１００条件に対してチップ・モード周波数を計算することができる。

【0018】

また、キュービット１３０周波数とチップ共振周波数との分離の増大は、チップ１００の寸法を制御することによって達成されてもよい。チップ１００（基板１１０）サイズが増大するとともに、チップ・モード周波数は減少する。したがって、キュービット周波数に近い周波数を有するチップ・モードが存在しないように、キュービット１３０および共振器１４０の数をスケーリングすることによって、およびチップ１００のサイズを決定することによって、所望の最小のＴ１となるように、必要な分離（式１の（Ｆ_ｒ−Ｆ_ｑ））を達成することができる。一実施形態において、キュービット１３０は、すべてのチップ・モードがキュービット周波数よりも高い周波数となるような寸法を有する基板１１０上に配置され、Ｔ１損失が最小化されるようにチップ・モードとキュービット周波数とが十分に分離されていてもよい。別の実施形態では、最小の基板周波数は、キュービット周波数の少なくとも一部を下回ることがある。この場合、チップ・モード周波数は、キュービットのコヒーレンスを最大化するためにキュービット周波数から（上下いずれかに）できる限り遠くなるように設計される。上で論じたソフトウェア・ツール（例えば、ＨＦＳＳ）を使用して、チップ１００の寸法を設計し所望のチップ・モード周波数を得ることができる。

【0019】

図４は、本発明の実施形態によるパーセル損失を低減させる方法の流れ図である。また、図４によって示す方法は、本発明の実施形態によるキュービット周波数とチップ・モード周波数を分離する方法と見なされてもよい。上で論じたように、周波数の分離が増大すると（式１の（Ｆ_ｒ−Ｆ_ｑ）が増大すると）、結果としてＴ１緩和時間が増大する。本方法は、ブロック４１０でキュービット周波数を決定することを含む。ブロック４２０で、チップ・モード周波数を計算することは、被膜１１５が施されるチップ１００のエッジの数の関数としてであってもよい。この計算は、１つ、２つ、３つ、および４つの被膜されたエッジそれぞれに対するチップ・モード周波数を計算することを含む。ブロック４２０で、チップ・モード周波数を計算することは、代わりに、チップ１００の寸法の関数としてであってもよい。例えば、２つ以上の寸法がこのように処理するために選択されてもよい。計算それ自体は、上で論じたようなツール（例えば、ＨＦＳＳ）を使用して行われてもよい。ブロック４３０でキュービット周波数と計算されたチップ・モード周波数とを比較することは、被膜されたエッジの数それぞれに対するキュービット周波数とチップ・モード周波数とを比較することであってもよい。この比較は、どのチップ・モード周波数（被膜されたエッジのどの数）が結果としてキュービット周波数からの最大の分離をもたらすかを示す。ブロック４３０で比較することは、代わりに、キュービット周波数をチップ１００の異なる寸法に対して計算されたチップ・モード周波数と比較することを含んでもよい。この比較は、チップ１００の寸法のどれが結果としてキュービット周波数からの最大の分離をもたらすかを示す。この比較に基づいてブロック４４０で選択されたチップ・モード周波数を実施することは、どのチップ・モード周波数（被膜されたエッジのどの数）が結果としてキュービット周波数からの最大の分離をもたらしたかに基づいて被膜するエッジの数を選択することによる比較に基づいて被膜１１５を施すことを含んでもよい。ブロック４４０で選択されたチップ・モード周波数を実施することは、代わりに、結果としてキュービット周波数からの最大の分離をもたらした寸法によってチップ１００寸法を設計することを含んでもよい。

【0020】

本明細書に使用された文言は、特定の実施形態のみを説明するためであり、本発明を限定することは意図されていない。本明細書で使用するように、単数形「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈上そうでないと明確に示さない限り、複数形を同様に含むことが意図されている。用語「備える」または「備えている」あるいはその両方は、本明細書で使用される場合、述べた特徴、整数、ステップ、動作、要素、または構成要素、あるいはそれらすべての存在を明示するが、もう１つの他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループ、あるいはそれらすべての存在または追加を排除しないことをさらに理解されるであろう。

【0021】

本発明の記載は、例示および説明を目的として提示されたが、開示された形態において網羅的であること、または本発明を限定することは意図されていない。多くの変更形態および変形形態が本発明の範囲から逸脱せずに当業者には明らかであろう。実施形態は、本発明の原理および実際の適用について最善の説明を行うために、および考えられる特定の使用に適するような様々な変更形態とともに様々な実施形態に対して当業者が本発明を理解することができるように選ばれ記載された。

【0022】

本明細書に示された流れ図は、単なる一例である。本発明の範囲から逸脱せずに、本明細書に記載されたこの図またはステップ（または動作）に対して多くの変形形態があってもよい。例えば、ステップは、異なる順番で行われてもよく、またはステップが追加され、削除され、もしくは変更されてもよい。これらの変形形態はすべて、特許請求される本発明の一部と考えられる。

【0023】

本発明に対する好ましい実施形態について記載したが、当業者が現在および将来のいずれにおいても、特許請求の範囲に含まれる様々な改善および向上を行うことができることを理解されるであろう。これらの特許請求の範囲は、最初に記載された本発明に対する適切な保護を維持すると解釈されるべきである。

【図1】

【図2】

【図3】

【図4】