特許 6291981 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6291981

(24)【登録日】2018年2月23日

(45)【発行日】2018年3月14日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20180305BHJP

   H01L 29/78 20060101ALI20180305BHJP

   H01L 29/861 20060101ALI20180305BHJP

   H01L 29/868 20060101ALI20180305BHJP

   H01L 21/329 20060101ALI20180305BHJP

   H01L 21/263 20060101ALI20180305BHJP

   H01L 21/322 20060101ALI20180305BHJP

【ＦＩ】

   H01L29/78 658H

   H01L29/78 652H

   H01L29/78 652M

   H01L29/91 J

   H01L29/91 A

   H01L21/263 E

   H01L21/322 E

【請求項の数】17

【全頁数】25

(21)【出願番号】特願2014-77733(P2014-77733)

(22)【出願日】2014年4月4日

(65)【公開番号】特開2015-173238(P2015-173238A)

(43)【公開日】2015年10月1日

【審査請求日】2017年3月13日

(31)【優先権主張番号】特願2013-80337(P2013-80337)

(32)【優先日】2013年4月8日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2013-88295(P2013-88295)

(32)【優先日】2013年4月19日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2014-31306(P2014-31306)

(32)【優先日】2014年2月21日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】新村 康

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特開２０１１−０４９３００（ＪＰ，Ａ）

【文献】 特開２００４−２７３８６３（ＪＰ，Ａ）

【文献】 特開２０１２−０６９８６１（ＪＰ，Ａ）

【文献】 特開２０１１−１８１８４０（ＪＰ，Ａ）

【文献】 特開平０３−０４８４６２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０２３３７３１（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２６３

Ｈ０１Ｌ ２１／３２２

Ｈ０１Ｌ ２１／３２８−３３６

Ｈ０１Ｌ ２９／７０−８８５

(57)【特許請求の範囲】

【請求項1】

半導体基板を２枚以上積み重ねてなるウェハースタックの主面から電子線を照射する半導体装置の製造方法であって、
前記ウェハースタックの一方の主面から電子線を照射する第１の照射工程と、
前記電子線の照射における加速エネルギーと同じ加速エネルギーで、前記ウェハースタックの他方の主面から電子線を照射する第２の照射工程と、を有することを特徴とする半導体装置の製造方法。

【請求項2】

前記第２の照射工程の照射線量が、前記第１の照射工程の照射線量と同じであることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第１の照射工程の回数と前記第２の照射工程の回数が同じであることを特徴とする請求項１または２に記載の半導体装置の製造方法。

【請求項4】

前記第２の照射工程の照射線量が、前記第１の照射工程の照射線量と異なることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項5】

前記第１または第２の照射工程のうち一方の照射工程の照射線量が、前記第１または第２の照射工程のうち他方の照射工程の照射線量の１％以上１００％未満の値であることを特徴とする請求項１または２に記載の半導体装置の製造方法。

【請求項6】

前記第１の照射工程と前記第２の照射工程を一対とし、該一対の工程を複数回繰り返すことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。

【請求項7】

前記ウェハースタック内で隣接する半導体基板は、それぞれの第１の主面同士または第２の主面同士が互いに向かい合うように積層されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。

【請求項8】

前記ウェハースタック内の半導体基板の厚さの総厚は、前記半導体基板に対する前記電子線の飛程よりも薄いことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。

【請求項9】

前記ウェハースタック内の半導体基板の厚さの総厚は、前記半導体基板に対する前記電子線の飛程の半分よりも薄いことを特徴とする請求項８に記載の半導体装置の製造方法。

【請求項10】

前記第１の照射工程における加速エネルギーは、前記第１の照射工程により前記２枚以上の半導体基板に導入される結晶欠陥の濃度分布が、前記ウェハースタックの一方の主面から他方の主面に向かって増加するような加速エネルギーであることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。

【請求項11】

あらかじめ照射線量モニターに電子線を照射し、前記ウェハースタックの一方の主面から他方の主面への複数の半導体基板の照射線量データを取得する取得工程と、
該取得工程で得られた前記照射線量データから、前記照射線量モニターに照射したときと同じ加速エネルギーにおける電子線の必要照射量とその照射回数を算出する算出工程と、を含み、
該必要照射量とその照射回数にて前記第１の照射工程および第２の照射工程を行うことを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。

【請求項12】

前記取得工程において、前記ウェハースタック内の半導体基板のうち、前記電子線を照射する電子線源に最も近い半導体基板の照射線量をｘとし、
前記取得工程において、前記ウェハースタック内の半導体基板のうち、前記電子線を照射する電子線源から最も遠い半導体基板の照射線量をｙとし、
前記算出工程において、半導体基板に必要な最低必要照射線量をＤとして、前記第１の照射工程および第２の照射工程を合わせた電子線照射の回数を２Ｄ／（ｘ＋ｙ）とすることを特徴とする請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記第２の照射工程の後に、熱処理を行う電子線照射後熱処理工程をさらに含むことを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置の製造方法。

【請求項14】

前記電子線照射後熱処理工程の雰囲気には水素が含まれることを特徴とする請求項１３に記載の半導体装置の製造方法。

【請求項15】

前記電子線照射後熱処理工程の前に、表面電極を形成する工程をさらに含むことを特徴とする請求項１３または１４に記載の半導体装置の製造方法。

【請求項16】

前記電子線照射後熱処理工程の後に、表面電極を形成する工程をさらに含むことを特徴とする請求項１３または１４に記載の半導体装置の製造方法。

【請求項17】

前記表面電極がバリアメタルを含むことを特徴とする請求項１５または１６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体基板に電子線を照射する工程を有する半導体装置の製造方法、およびそれにより製造されてなる半導体装置に関する。

【背景技術】

【0002】

一般に、少数キャリアが導通キャリアとなるバイポーラ型のパワー半導体装置には、ｐ−ｉ−ｎダイオード、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等がある。バイポーラ型のパワー半導体装置の定格電圧は幅広く、６００Ｖ〜６５００Ｖ程度である。

【0003】

一方、多数キャリアが導通キャリアとなるのがユニポーラ型のパワー半導体装置であり、その代表格がパワーＭＯＳＦＥＴ（ＭＯＳＦＥＴ：絶縁ゲート型電界効果トランジスタ）である。パワーＭＯＳＦＥＴは、順方向の導通時には多数キャリア（電子）によって動作する。一方、逆バイアス時には、ｐ型ベース層とｎ型ドリフト層およびｎ型ドレイン層からなる寄生ダイオードが動作する。すなわち、少数キャリア（正孔）がｐ型ベース層からｎ型ドリフト層に注入され、逆導通特性を有する。これにより、逆導通時のパワーＭＯＳＦＥＴはバイポーラ動作となる。パワーＭＯＳＦＥＴの定格電圧は、数１０Ｖ〜１０００Ｖ程度である。

【0004】

バイポーラ型のパワー半導体装置の場合、導通時には、ドリフト層の濃度よりも数桁高い濃度のキャリア（電子、正孔）をこのドリフト層に蓄積し、これにより低い電圧降下を実現する。一方、導通状態から阻止状態に遷移するとき、すなわちスイッチング時には、この蓄積キャリアは全て掃き出されなければドリフト層が空乏化できない。そのため、スイッチング時にある程度の時間を要する。よって、低い電圧降下を維持しつつ、蓄積キャリアを以下に速く掃き出すかが、バイポーラ型のパワー半導体装置の低損失特性と高速スイッチング特性を両立する鍵となる。

【0005】

バイポーラ型のパワー半導体装置を高速スイッチングとする手段として、電子線照射がある。パワー半導体装置に電子線を照射をすることにより、半導体基板の特にドリフト層に広く（深く）結晶欠陥を導入し、再結合中心を形成する。これにより、スイッチング時間を短縮することができる。一般的な電子線照射方法として、電子線の加速エネルギーを２ＭｅＶ〜５ＭeＶ程度として電子線照射を単結晶ウェハーに行う。また、結晶欠陥濃度の制御は、電子線の照射線量により調整する。その後、２００℃以上５００℃以下で所定の時間アニールを行うことで、再結合中心を形成し、スイッチングを高速化することができる。

【0006】

特許文献１には、加速エネルギーを１０ＭeＶまで高くすることで、シリコンウェハーを複数枚にわたり同時に電子線を照射することで、照射回数を減らしてコストダウンを図る方法が記載されている。

【0007】

特許文献２には、複数枚のウェハーに電子線を照射するためのウェハースタックの構造とスタックの製造方法が記載されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００４−２７３８６３号公報

【特許文献2】米国特許第６４７５４３２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0009】

電子線照射において、１回で照射できる照射線量は、一般的におよそ１０ｋＧｙ程度である。所望の高速スイッチング特性を実現するために必要な照射線量が１００ｋＧｙの場合は、１０回の照射が必要であり、1回ごとのばらつきが照射回数分だけ増加する。固定された照射線量を必要なだけ複数回照射する理由として、一般に商用ベースでは、製品ごとの照射量の細かな調整は、コスト高やスループット低下の原因となることがある。このため、１０回程度照射を繰り返すと、照射線量に２０％程度のばらつきが生じる。この照射線量のばらつきは、半導体基板の結晶欠陥濃度のばらつきとなるため、素子特性のばらつきの原因となる。

【0010】

例えば、特許文献１に記載のように、１回の照射で複数枚に照射する場合、電子線源に最も近いウェハーから最も遠いウェハーとでは、厚さが数ｍｍにわたるため、照射線量の違いやばらつきが大きくなりやすい。

【0011】

高速スイッチング特性は、電子線の照射線量と正の相関を有する。そのため、電子線照射の回数を多くすれば、スイッチング時間を短くでき、高速スイッチング特性を向上させることができる。しかしながら、上記のように照射線量のバラツキが多くなるために、結晶欠陥のばらつきによる特性の不均一が生じる。特に車載用途の場合、バラつきの低減と管理が厳しく求められており、電子線照射の低コスト化と特性の均一性向上の両立が可能な手段が必要となっている。

【0012】

また、特許文献２には、ウェハースタックへ電子線を照射する方法については記載されていない。

【0013】

この発明の目的は、前記の課題を解決し、低コストで特性の均一化された電子線照射を実現する半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0014】

前記の目的を達成するために、特許請求の範囲に記載の発明によれば、
半導体基板を２枚以上積み重ねてなるウェハースタックの主面から電子線を照射する半導体装置の製造方法であって、
前記ウェハースタックの一方の主面から電子線を照射する第１の照射工程と、
前記電子線の照射における加速エネルギーと同じ加速エネルギーで、前記ウェハースタックの他方の主面から電子線を照射する第２の照射工程と、を有する半導体装置の製造方法とする。

【0015】

前記第２の照射工程の照射線量が、前記第１の照射工程の照射線量と同じであってもよい。
前記第１の照射工程の回数と前記第２の照射工程の回数が同じであってもよい。
前記第２の照射工程の照射線量が、前記第１の照射工程の照射線量と異ってもよい。
前記第１または第２の照射工程のうち一方の照射工程の照射線量が、前記第１または第２の照射工程のうち他方の照射工程の照射線量の１％以上１００％未満の値であってもよい。

【0016】

前記第１の照射工程と前記第２の照射工程を一対とし、該一対の工程を複数回繰り返してもよい。
前記ウェハースタック内で隣接する半導体基板は、それぞれの第１の主面同士または第２の主面同士が互いに向かい合うように積層されていてもよい。
前記ウェハースタック内の半導体基板の厚さの総厚は、前記半導体基板に対する前記電子線の飛程よりも薄くてもよい。
前記ウェハースタック内の半導体基板の厚さの総厚は、前記半導体基板に対する前記電子線の飛程の半分よりも薄くてもよい。
前記第１の照射工程における加速エネルギーは、前記第１の照射工程により前記２枚以上の半導体基板に導入される結晶欠陥の濃度分布が、前記ウェハースタックの一方の主面から他方の主面に向かって増加するような記加速エネルギーであってもよい。

【0017】

あらかじめ照射線量モニターに電子線を照射し、前記ウェハースタックの一方の主面から他方の主面への複数の半導体基板の照射線量データを取得する取得工程と、
該取得工程で得られた前記照射線量データから、前記照射線量モニターに照射したときと同じ加速エネルギーにおける電子線の必要照射量とその照射回数を算出する算出工程と、を含み、該必要照射量とその照射回数にて前記第１の照射工程および第２の照射工程を行ってもよい。

【0018】

前記取得工程において、前記ウェハースタック内の半導体基板のうち、前記電子線を照射する電子線源に最も近い半導体基板の照射線量をｘとし、
前記取得工程において、前記ウェハースタック内の半導体基板のうち、前記電子線を照射する電子線源から最も遠い半導体基板の照射線量をｙとし、
前記算出工程において、半導体基板に必要な最低必要照射線量をＤとして、前記第１の照射工程および第２の照射工程を合わせた電子線照射の回数を２Ｄ／（ｘ＋ｙ）としてもよい。

【0019】

前記第２の照射工程の後に、熱処理を行う電子線照射後熱処理工程をさらに含めてもよい。
前記電子線照射後熱処理工程の雰囲気には水素が含まれてもよい。
前記電子線照射後熱処理工程の前に、表面電極を形成する工程をさらに含めてもよい。
前記電子線照射後熱処理工程の後に、表面電極を形成する工程をさらに含めてもよい。
前記表面電極がバリアメタルを含んでもよい。

【発明の効果】

【0020】

この発明では、低コストで特性の均一化された半導体装置の製造方法とすることができる。

【図面の簡単な説明】

【0021】

【図1】この発明の実施の形態１に係る半導体装置の製造方法の要部製造工程図である。

【図2】この発明の実施の形態２に係る要部製造工程図である。

【図3】この発明の実施の形態３に係る要部断面構造図である。

【図4】この発明の実施の形態４に係る要部断面構造図である。

【図5】半導体ウェハーの相対照射線量を示した分布図である。

【図6】この発明の実施の形態２に係る半導体ウェハーの相対照射線量を示した分布図である。

【図7】この発明の実施の形態５に係る特性図である。

【図8】この発明の実施の形態６に係る特性図である。

【図9】この発明の実施の形態６に係る特性図である。

【図10】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図11】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図12】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図13】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図14】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図15】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図16】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図17】この発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の製造工程を示す要部断面図である。

【図18】この発明の実施の形態１に係る半導体装置の製造方法を示す製造工程フロー図である。

【図19】この発明の実施の形態１に係る半導体装置の製造方法を示す他の製造工程フロー図である。

【図20】この発明の実施の形態１に係る半導体装置の製造方法を示す他の製造工程フロー図である。

【図21】この発明の実施の形態１に係る半導体装置の製造方法を示す他の製造工程フロー図である。

【図22】この発明の実施の形態１に係る半導体装置の製造方法を示す他の製造工程フロー図である。

【図23】この発明の実施の形態１に係る半導体装置の製造方法を示す他の製造工程フロー図である。

【図24】この発明の実施の形態７および８に係る半導体装置の製造方法を示す製造工程フロー図である。

【図25】この発明の実施の形態７および８に係る半導体装置の製造方法を示す他の製造工程フロー図である。

【図26】この発明の実施の形態６に係る半導体ウェハーの相対照射線量を示した分布図である。

【発明を実施するための形態】

【0022】

以下に、本発明の実施の形態について説明する。以下の説明においては、電子線照射装置から被照射体（半導体ウェハー等）へ照射する電子線の照射量（ドーズ量等）を、電子線照射量とする。また、電子線を照射された被照射体の受けた線量を、照射線量とする。この照射線量は、電子線の照射量と、非照射体の組成（原子、分子の構成）等によって決まる線量である。

【0023】

（実施の形態１）
本発明の実施の形態１である半導体装置の製造方法について説明する。

【0024】

図１は、この発明の一実施例に係る半導体装置の製造方法であり、工程順に示した要部製造工程図である。

【0025】

例えば、表面１１に、縦型ＭＯＳＦＥＴのＭＯＳゲートおよびソース電極等が複数形成された表面部１６を有する半導体ウェハー１０を２枚、高分子材のセパレーターを挟んで順に積層させ、専用の高分子材のケースに入れる。ここで、表面１１に形成されたＭＯＳＦＥＴの表面構造は、半導体ウェハー１０の直径に対して極めて微細な構造であるため、表面構造の記述は省略している。半導体ウェハーは、シリコン、ＳｉＣ、ＧａＮ等がある。本実施の形態１では、シリコンを用いた。これにより、半導体ウェハー１０のウェハースタック１００が形成される。半導体ウェハー１０の１枚あたりの厚さは、例えば２００μｍ〜１０００μｍ程度である。また、２枚目の半導体ウェハー１０の表面１１が、１枚目の半導体ウェハー１０の裏面１２と向かい合うように積層する。

【0026】

次に、ウェハースタック１００内の半導体ウェハー１０の表面側から、第一の電子線照射３１を行う。第一の電子線照射３１の加速エネルギーは、例えば５ＭｅＶ程度である。１回の電子線照射量は２０ｋＧｙとし、１０回照射した。ここまでの工程が、図１（ａ）に示す工程であり、第一の電子線照射工程とする。

【0027】

次に、前述高分子材のケースの天地を反転させて（ケースの反転２０）、ウェハースタック１００内の半導体ウェハー１０の裏面１２側から、第二の電子線照射３２を行う。照射の加速エネルギーは前工程と同じ５ＭｅＶである。また、１回の電子線照射量を２０ｋＧｙとし、１０回照射する。これにより、全電子線照射量は前工程と同じ値となる。この工程が、図１（ｂ）に示す工程であり、第二の電子線照射工程とする。

【0028】

その後、ウェハースタックから半導体ウェハー１０を抜き取り、抜き取った半導体ウェハー１０を熱処理する。この熱処理により、ＭＯＳＦＥＴのチャネル近傍の欠陥を回復させる。熱処理の温度は、例えば３２０℃〜３８０℃程度である。

【0029】

熱処理工程の後は、半導体ウェハー１０の裏面に電極を形成する工程を経て、ウェハー製造プロセスを完了させる。

【0030】

次に、電子線照射の前後の工程を説明しておく。図１０〜１７は、より具体的な半導体装置の製造方法を示す断面図である。本実施の形態１では、半導体装置をＭＯＳＦＥＴ、特に超接合型のＭＯＳＦＥＴとして説明する。表面構造は、スイッチングする電流（主電流）を半導体基板の表面から裏面に流す活性領域と、活性領域を取り囲み、オフ状態に広がる空乏層によって活性領域の外周の表面で増加する電界強度を低減させる電界緩和領域、すなわち接合終端領域の２つの領域からなる。活性領域には、主電流を流すソース電極と、ＭＯＳゲートに信号を送るゲート電極が並設される。なお、図１０〜図１７および以下の説明では、半導体ウェハー１０の断面は、上記のウェハースタックにおける任意の半導体ウェハーの一枚とする。また、半導体はシリコンを例としているが、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）といった化合物半導体でも同様に成り立つ。

【0031】

まず、図１０に示すように、半導体基板５６を形成する。例えばアンチモンや砒素等のｎ型不純物（ドーパント）が過飽和となる程度まで高濃度にドーピングされたＣＺ（チョクラルスキー法）シリコンウェハー（ｎ型高濃度基板）をｎ型ドレイン層４２とする。ｎ型ドレイン層４２の一方の面（表面）に、ｎ型ドレイン層４２よりも不純物濃度の低いｎ型ドリフト層４１を、所定の不純物濃度および厚さでエピタキシャル成長させる。このときのドーパントは、例えばリンである。続いて、所定の厚さのｎ型層をエピタキシャル成長させたあとに、所定の箇所に選択的にｐ型ドーパント（例えばボロン）をイオン注入等で導入する。このｎ型層のエピタキシャル成長からｐ型ドーパントのイオン注入までの工程を複数回繰り返した後、熱処理を加えて活性化させる。これにより、ｎ型層とｐ型層が並設された並列ｐｎ構造５５、すなわち、ｎ型第１コラム層４３と、ｐ型第２コラム層４４が並列に形成された、超接合ドリフト構造が、ｎ型ドリフト層４１の表面に形成される。ｎ型第１コラム層４３の不純物濃度は、ｎ型ドリフト層４１の不純物濃度より高くてもよい。ｎ型ドリフト層４１の厚さは０μｍ（つまり形成しない）〜３０μｍ程度であってもよい。ｎ型第１コラム層４３およびｐ型第２コラム層４４の厚さは、２０μｍ〜６０μｍであってもよい。

【0032】

次に、活性領域の周辺に図示しないガードリング等の接合終端領域を形成する。続いて、図１１に示すように、活性領域にｎ型第１コラム層４３とｐ型第２コラム層４４の表面に、ゲート絶縁膜４５とゲート電極４６を選択的に形成する。このゲート絶縁膜４５とゲート電極４６に自己整合となるように、ｐ型ベース層４８とｎ型ソース層４９をイオン注入および熱処理にて形成する。続いて、ゲート電極４６を覆うように周知のＰＳＧ膜、ＢＰＳＧ膜等により層間絶縁膜４７を形成し、さらに層間絶縁膜４７を選択的にエッチングしてｐ型ベース層４８とｎ型ソース層４９の表面を露出し、開口部を形成する。ここまでで、活性領域にはＭＯＳゲート構造（表面構造）が形成される。

【0033】

層間絶縁膜のアニール後、アルミニウム・シリコン合金膜等により、ソース電極５０を形成し、熱処理によりシンタリングを行う。このとき、前述アルミニウム・シリコン合金膜等の形成前にチタン（Ｔｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）等を含有金属とするバリアメタルを形成してもよい。以上により、表面電極（ソース電極５０）が形成され、基本的なＭＯＳＦＥＴ構造が完成する。なお、ここまでの加熱履歴は、層間絶縁膜４７のアニールまでが例えば９００℃以上、ソース電極のシンタリングが例えば２００〜５００℃程度である。また、シンタリングの後に、ポリイミド膜等により周知の表面保護膜（パシベーション膜）を形成してもよい。

【0034】

次に、図１２に示すように、例えばウェハーの表面側から、所定の線量で第一の電子線照射３１を行う。電子線が照射される方向を矢印に示す。

【0035】

続いて、図１３に示すように、第一の電子線照射３１で格子欠陥５１（主に点欠陥）が形成されたウェハーについて、図１で説明したようにウェハーケースを反転し、ウェハーの裏面側から、第一の電子線照射３１と同じ線量で第二の電子線照射３２を行う。図１３中の×印は、格子欠陥５１を模式的に示したマークであり、格子欠陥５１の位置および分布状態を厳密に示したものではない。なお、第二の電子線照射３２では、線源からウェハーケースに向かう電子線の照射方向は、第一の電子線照射３１と同じである。第二の電子線照射３２では、ウェハーケースの反転により、ウェハーのもう一方の主面（図１３では裏面側）から電子線照射を行っている。すなわち、図１３では、第二の電子線照射を示す矢印を第一の電子線照射３１と反転させることで、図１におけるケースの反転２０を行ったことを示している。

【0036】

続いて、図１４に示すように、第一の電子線照射３１に第二の電子線照射３２が加わることで、格子欠陥５１が増加した照射ウェハー全てについて、熱処理（電子線照射後熱処理）を行う。電子線照射後熱処理の目的は、第一の電子線照射３１および第二の電子線照射３２により導入された格子欠陥５１の欠陥密度を所定の値に低減することで、ＭＯＳＦＥＴに内蔵される内蔵ダイオード（寄生ダイオード、逆導通ダイオードともいう）の逆回復時間を所望の値にすることである。内蔵ダイオードは、ＭＯＳＦＥＴのｐ型ベース層４８−ｐ型第２コラム層４４−ｎ型第１コラム層４３−ｎ型ドリフト層４１−ｎ型ドレイン層４２によって構成されるダイオードである。また、電子線照射をして熱処理をしない状態では格子欠陥５１の密度が多すぎて、逆導通時に並列ｐｎ構造５５およびｎ型ドリフト層４１に蓄積されるキャリア濃度が少なくなり、内蔵ダイオードの順方向電圧降下の値が所望の値よりも高くなる。そのため、電子線照射後熱処理により、格子欠陥５１の密度を低下させ、順電圧降下の値を所定の値に低下させる効果もある。また、ＭＯＳＦＥＴのチャネル（ｐ型ベース層４８のゲート絶縁膜との界面に形成される電子反転層）が形成されるｐ型ベース層４８近傍の欠陥回復も目的とする。これにより、電子線照射によって生じるゲートしきい値の変動を抑える。

【0037】

図１５は、電子線照射後熱処理により、格子欠陥５１の欠陥密度が低減した状態を示す模式図である。この電子線照射後熱処理を、例えば均熱（一様な温度分布のこと）のとれた電気炉にて行う。これにより、電子線を照射した全てのウェハーの格子欠陥５１の密度が、電子線の両面照射による密度分布の均一性を維持しながら一様に低下し、その結果、全てのウェハーで同じ程度の所望の格子欠陥密度となる。

【0038】

続いて、図１６に示すように、ウェハーの裏面側にあるｎ型ドレイン層４２（前述のｎ型高濃度基板）に対して研削５２をすることにより、ウェハーの厚みを薄板化する。この薄板化の目的として、本願半導体装置は一般に金属性フレームに半田を介して搭載されるため、半導体装置と金属性フレームとの熱膨張係数のちがいにより生ずる応力の緩和がある。また、電流の導通方向の厚さを薄くすることで、ＭＯＳＦＥＴの導通時の抵抗（オン抵抗）を低減する効果もある。さらに、薄板化により、ＭＯＳＦＥＴの熱容量を低減し、動作時の発熱を基板の両面から逃がし易くして、ＭＯＳＦＥＴの動作温度を低くする効果もある。

【0039】

最後に、図１７に示すように、ウェハーの裏面にｎ型で高濃度のｎ型コンタクト層５４を形成し、ドレイン電極５３を形成する。ｎ型コンタクト層５４は、例えばリンを裏面にイオン注入したあと、注入面をレーザーアニールすれば、表面電極の溶融やｐ型ベース層、並列ｐｎ構造等のｐｎ接合の形状変化といった熱的なに影響無しに、低抵抗のオーミックコンタクトを形成できる。なお、ｎ型高濃度基板のドーパントに砒素を用いる場合は、ｎ型コンタクト層５４は、省いても良い。砒素の飽和濃度は、アンチモンよりも１桁以上高く、ｎ型コンタクト層５４を形成しなくてもドレイン電極５３とのオーミックコンタクトを形成できるためである。以上により、電子線照射の両面照射により均一な欠陥密度分布を有する超接合型ＭＯＳＦＥＴ６０を完成させる。

【0040】

図１８および図１９に、上述の本発明の半導体装置の形成フローを示す。図１８は、この発明の実施の形態１に係る半導体装置の製造方法を示す製造工程のフロー図である。図１８では、層間絶縁膜形成までの表面構造形成工程（ステップＳ１）の後、ソース電極等の表面電極形成工程（ステップＳ２）を行う。続いて、耐湿性向上のための表面保護膜形成工程（ステップＳ３）を行ってもよい。続いて、所定の線量にて第一の電子線照射工程（ステップＳ４）をウェハーの表面から行い、ウェハーケースを反転させてＳ４と同じ線量の第二の電子線照射工程（ステップＳ５）をウェハーの裏面から行う。続いて所定の温度および時間にて電子線照射後熱処理工程（ステップＳ６）を行い、格子欠陥の密度を所望の値まで均一性を維持しながら低減させる。その後、ウェハーの厚さを研削により薄くする基板薄板化工程（ステップＳ７）を行い、研削面に高濃度のｎ型コンタクト層を形成する裏面コンタクト層形成工程（ステップＳ８）を行い、最後にドレイン電極といった裏面電極形成工程（ステップＳ９）を行う。なお、ｎ型裏面コンタクト層形成工程Ｓ８は、ｎ型高濃度基板のドーパントに砒素を用いる場合は省いても良い。

【0041】

なお、第一の電子線照射工程（ステップＳ４）と第二の電子線照射工程（ステップＳ５）を入れ替えてもよい。すなわち、最初に第二の電子線照射工程（Ｓ５）をウェハーの裏面側から行い、続いてウェハーケースを反転させて、第一の電子線照射工程（Ｓ４）をウェハーの表面側から行ってもよい。図１９は、この発明の実施の形態１に係る半導体装置の製造方法の他の製造工程フロー図である。図１９に示すように、ステップＳ５の工程の次にステップＳ４の工程を行う。

【0042】

さらに、Ｓ４とＳ５以外の各工程（ステップ）を、適宜入替ても良い。例えば、表面保護膜形成工程Ｓ３を、第一の電子線照射工程Ｓ４もしくは第二の電子線照射工程Ｓ５の後に行ってもよい。図２０は、の発明の実施の形態１に係る半導体装置の製造方法の他の製造工程フロー図である。図２０のように、表面保護膜形成工程Ｓ３を、第一の電子線照射工程Ｓ４および第二の電子線照射工程Ｓ５の後に行ってから、電子線照射後熱処理工程のステップＳ６を行ってもよい。

【0043】

さらに表面保護膜形成工程Ｓ３を、電子線照射後熱処理工程Ｓ６の後に行ってもよい。図２１は、この発明の実施の形態１に係る半導体装置の製造方法の他の製造工程フロー図である。図２１に示すように、電子線照射後熱処理工程Ｓ６の後に、表面保護膜形成工程Ｓ３を行ってもよい。特に、ポリイミドといた有機膜による表面保護膜の形成は、電子線照射後の熱処理温度（例えば３００〜３５０℃）よりも同程度か若干高い（例えば３５０〜４００℃）ので、それぞれの処理温度が高い方を先に行うとよい。これにより、電子線照射後熱処理工程Ｓ６で電子線照射による格子欠陥の密度を所望の値まで低減し、かつそれ以降の工程の処理温度で予期せぬ格子欠陥密度の低下を防止することができる。

【0044】

また、第一の電子線照射工程Ｓ４、第二の電子線照射工程Ｓ５および電子線照射後熱処理Ｓ６を、裏面電極形成工程Ｓ９の後にしてもよい。図２２は、この発明の実施の形態１に係る半導体装置の製造方法の他の製造工程フロー図である。図２２のように、第一の電子線照射工程Ｓ４、第二の電子線照射工程Ｓ５および電子線照射後熱処理Ｓ６を、裏面電極形成工程Ｓ９の後にしても構わない。これにより、電子線照射後熱処理工程Ｓ６の処理温度よりも裏面コンタクト層形成あるいは裏面電極形成の処理温度が高い場合は、電子線照射後熱処理工程Ｓ６で電子線照射による格子欠陥の密度を所望の値まで低減することができる。さらに、電子線照射後熱処理工程Ｓ６以降の工程の処理温度で、予期せぬ格子欠陥密度の低下を防止することができる。

【0045】

あるいは、表面構造形成工程Ｓ１の後で表面電極形成工程Ｓ２の前に行ってもよい。図２３は、この発明の実施の形態１に係る半導体装置の製造方法の他の製造工程フロー図である。図２３のように、表面構造形成工程Ｓ１の後に、第一の電子線照射工程Ｓ４、第二の電子線照射工程Ｓ５および電子線照射後熱処理Ｓ６を行う。その後、表面電極形成工程Ｓ２以降を行ってもよい。なお、この図２３に示す工程の順序については、後述する。また、図２０〜図２３における第一の電子線照射工程Ｓ４と第二の電子線照射工程Ｓ５は、前述の図１９ように順番を入れ替えても構わない。

【0046】

次に、電子線照射後熱処理と、ゲートしきい値との関係について説明する。ゲートしきい値は、電子線照射により、電子線照射を行わない場合に比べて低下する。このゲートしきい値低下の対策は、ｐ型ベース層の不純物濃度やゲート絶縁膜の厚さを予め変更しておくことで対応してもよいが、チャネル（電子反転層）が形成されるｐ型ベース層のゲート絶縁膜との界面近傍で発生した格子欠陥を回復させることで対応しても良い。格子欠陥により変動したゲートしきい値は、長期的にも変動する可能性があり、ＭＯＳＦＥＴの長期信頼性を低下させるおそれがあるためである。このゲートしきい値の低下は、電子線照射後熱処理で回復可能であるが、このとき、電子線照射後熱処理の雰囲気を、水素含有雰囲気とすると良い。その理由は、上記の界面近傍の格子欠陥、特にダングリングボンドを水素が終端し、チャネル（電子反転層）に対する欠陥の影響を低減できるからである。

【0047】

なお、電子線照射後熱処理の段階で、既に表面電極（ソース電極）にチタン（Ｔｉ）等のバリアメタルを形成していると、ゲートしきい値の回復度合いが弱くなる。そこで、チタン等が形成されている場合は、ゲートしきい値低下を見込み、p型ベース層形成におけるイオン注入量を高濃度化する等、前述のようにあらかじめしきい値の調整をしてもよい。或いは、図２３に示すように、バリアメタルを含む表面電極形成工程Ｓ２を、電子線照射後熱処理工程Ｓ６の後にしてもよい。これにより、バリアメタルの影響を受けずにチャネル近傍のダングリングボンドを水素で終端することができる。この図２３に示す工程順序の場合は、電子線照射後熱処理工程Ｓ６の処理温度（例えば３００〜３８０℃）よりも表面電極形成工程の処理温度を低く（例えば２００〜３５０℃）すればよく、バリアメタルの低温スパッタ等を行えばよい。これにより、電子線照射後熱処理工程Ｓ６で電子線照射による格子欠陥の密度を所望の値まで低減し、かつそれ以降の工程の処理温度で予期せぬ格子欠陥密度の低下を防止することができる。

【0048】

次に、本発明の技術的特徴について説明する。

【0049】

図５は、任意の厚さの半導体ウェハー１０（シリコン）を積層させたウェハースタック１００の片面側から電子線を照射したときの、半導体ウェハー１０の積算厚さ（総厚）に対する半導体ウェハー１０の相対照射線量を示した分布図である。縦軸の相対照射線量（以下、相対線量）は、半導体ウェハー１０の電子線の照射面における照射線量で規格化した値である。以下に述べるように半導体ウェハー１０が複数の場合の電子線の照射面は、電子線が最初に入射する半導体ウェハー１０の入射面とする。電子線は、半導体（シリコン）の電子阻止能と電子線の加速エネルギーに応じて、半導体中に照射線量分布を生じさせる。この照射線量の分布形状は、電子線照射により半導体中に生成される結晶欠陥の濃度分布の形状とほぼ一致する。すなわち、結晶欠陥の濃度分布は半導体への照射線量によってきまるので、一般的にはガウス分布に近い。そのため、図５のように、電子線の加速エネルギーが高くなると、飛程Ｒｐも高くなる。

【0050】

実際には、図５に示すように半導体ウェハー１０の最表面からＲｐの手前（数ｍｍ程度）までは、照射線量（もしくは結晶欠陥濃度）分布は、一次関数的に単調増加していると見なすことができる。このため、電子線が入射する最表面の半導体ウェハー１０と、Ｒｐに近い半導体ウェハー１０とでは、照射線量が４０％近く異なる。このような照射線量のばらつきは、半導体ウェハー１０間の結晶欠陥密度分布の均一性を崩し、特性のばらつきとなる。本実施の形態１のようにパワーＭＯＳＦＥＴであれば、内蔵ダイオードの導通損失（順電圧降下）と逆回復特性（逆回復時間や逆回復最大電流等）の特性バラつきに影響する。

【0051】

このようなウェハースタック１００内における半導体ウェハー１０間の照射線量のバラつきを回避するために、上述のように高分子材のケースの天地を反転させ、同じ照射条件にて電子線をウェハースタック１００の裏面側からも照射する。以降では、この照射方法を両面照射と呼ぶことにする。また、両面照射と区別するために、従来の片面からのみの電子線照射方法を、片面照射と呼ぶことにする。

【0052】

（実施の形態２）
図２は、実施の形態２にかかる半導体装置の製造工程を示す図である。実施の形態１との相違点は、半導体ウェハー１０を２枚以上、例えば１０枚重ねてウェハースタック１００を形成したことである。

【0053】

図５からもわかるように、ウェハースタック１００の半導体ウェハー１０の枚数が多くなるほど、片面照射による照射線量のバラつき（相違）は大きくなる。これに対して、ウェハースタック１００の両側から電子線を照射する両面照射を行うことで、ウェハースタック１００内の枚数が多くなっても、極めて高い照射線量（結晶欠陥密度分布）の均一性を得ることができる。

【0054】

本発明の両面照射による欠陥密度分布の均一化の効果は、特にウェハースタック１００の枚数が増えるほど強くできる。この作用効果について以下説明する。図６は、ウェハースタック１００の表面側および裏面側から同一条件（加速エネルギー、電子線照射量）で電子線を両面照射したときの、相対的な照射線量分布を示した分布図である。図５と同様に、縦軸の値は、ウェハースタック１００で電子線源に最も近い半導体ウェハー１０の最表面の照射線量で規格化している。第一の電子線照射工程Ｓ４による第１照射線量分布１３と、第二の電子線照射工程Ｓ５による第２照射線量分布１４は、ウェハースタック１００のほぼ中間に対して線対称の分布となる。第二の電子線照射工程Ｓ５が終わった後の、ウェハースタック１００内の半導体ウェハー１０の照射線量分布は、総照射線量分布１５のようになる。第１照射線量分布１３が最大値となる飛程（Ｒｐ１）と第２照射線量分布１４の飛程（Ｒｐ２）よりもそれぞれ照射面側となる領域Ａにおいて、総照射線量分布１５はほぼ一定となり、均一性が良くなることがわかる。特に、領域Ａにおける照射線量分布の幅（標準偏差）はおよそ０．５％であり、片面照射の場合のバラつき（４０％前後）に比べて極めて均一性が良くなっている。

【0055】

実際には、両面照射における第１および第２の片面からの照射時の電子線照射量は、片面照射だけの場合の電子線照射量よりも小さくするが、それを考慮しても、両面照射の場合の欠陥密度分布は、均一性が極めて高いことがわかる。なお、両面照射における電子線照射量の算出方法については後述する。

【0056】

電子線の複数回の両面照射は、表面からの照射１回と裏面からの照射１回を対として、この対を複数回繰り返してもよい。あるいは、最初に表面からの照射を複数回行い、次に裏面からの照射を複数回行ってもよい。工程における手間数は、後者の方が少なくて良いが、表面側からの照射回数と裏面側からの照射回数を同じとするよう、注意する必要がある。

【0057】

（実施の形態３）
図３は、実施の形態３にかかる半導体装置の製造工程における断面を示す図である。実施の形態１との相違点は、１枚目の半導体ウェハー１０の裏面１２に対向する２枚目の半導体ウェハー１０の面を、同じ裏面１２としたことである。両面照射を行うメリットは、図６に示すように照射線量（あるいは結晶欠陥密度）分布の均一性を高めることである。ここで、本実施の形態３のように、表面１１と裏面１２を交互に配置することで、ウェハー間のバラつきをさらに吸収することができる。これにより、さらに素子特性の均一性を高めることができる。

【0058】

（実施の形態４）
図４は、実施の形態４にかかる半導体装置の製造工程における断面を示す図である。実施の形態２との相違点は、隣接する半導体ウェハー１０同士の向き合う面を、実施の形態３のように表面１１同士あるいは裏面１２同士として積層し、ウェハースタック１００を形成したことである。

【0059】

縦型ＭＯＳＦＥＴが複数配置された半導体ウェハー１０を、例えば１０枚（１枚の厚さは２００μｍ〜１０００μｍ程度）を、図４に示すように全て表面-裏面、裏面-表面、表面-裏面と繰り返して重ね合わせ、専用の高分子材のケースに入れる。

【0060】

次に、加速エネルギーを１０ＭｅＶとして、電子線を照射する。照射量は１０ｋＧｙを２０回繰り返し、計２００ｋＧｙとした。１０ＭｅＶの加速エネルギーでは、電子の飛程は約２０ｍｍであり、１０枚程度でれば、飛程に到達せず、重ね合わせた半導体ウェハー１０の全てに十分な照射ができる。ただし、図５に示すように、半導体ウェハー１０の最表面側から飛程までは半導体ウェハー１０への照射線量（あるいは結晶欠陥密度）は増加しているが、飛程以降は急激に減少する。このため、半導体ウェハー１０の積算厚さの目安として、飛程以下とする必要がある。片面照射の場合は、照射線量は、電子線を照射する最表面ウェハーとその反対側の端のウェハーとで４０％程度前後のバラつき（不均一）が生じる。特に、半導体ウェハー１０枚数が増えるほど積算厚さは増加し、その照射線量および欠陥密度分布の差は大きくなり、不均一性が増加する。そこで、ウェハースタック１００をケースごと反転させ、かつ同量の電子線照射量にて両面照射を実施することで、照射線量の増減が相殺され特性の均一化ができる。

【0061】

なお、図２のように、１方向にして半導体ウェハー１０を重ねたほうが作業効率はよいため、１方向での重ねあわせで実施しすることも可能であるが、バラツキが若干（０．１％程度）大きくなる。そのため、より厳密なバラつき低減と管理を必要とする場合は、本実施の形態４のようにするとよい。

【0062】

（実施の形態５）
図７は、実施の形態５にかかる半導体装置の特性を示す図である。

【0063】

発明者により鋭意研究を行った結果、ウェハースタック１００のシリコン基板における電子線の飛程Ｒｐ（ｍｍ）をｙとし、電子線の加速エネルギーＥ（ＭｅＶ）をｘとすると、ｙ＝５．０×１０^-7ｘ⁴−９．０×１０^-5ｘ³＋０．００４６ｘ²＋２．２５９１ｘ−０．３５９９、の式で記述できることがわかった。この式についてグラフにしたのが、図７である。すなわち、ウェハースタック１００のウェハー積算厚さをＷ（ｍｍ）とすると、Ｗを電子線の飛程Ｒｐの例えば８０％として、この０．８Ｒｐとなる電子線の加速エネルギーを上式を用いて算出し、電子線の両面照射を行う。これにより、ウェハースタック１００内の複数枚の半導体ウェハー１０を一度（必要な照射量分の照射回数）に電子線照射を行い、しかも極めて均一性の高い照射線量欠陥密度分布を得ることができる。

【0064】

あるいは、電子線照射装置において可能な加速エネルギーＥから、上記式を用いて飛程Ｒｐを算出し、この値からウェハー積算厚さをＲｐ以下、例えば０．８ＲｐとなるＷとしてもよい。

【0065】

さらに好ましくは、ウェハー積算厚さＷを飛程Ｒｐの５０％とすると、結晶欠陥密度ンの均一性を一層高めることができる。特に、ウェハースタック１００の最表面ウェハー側から数ｍｍ程度の積算厚さまでは、欠陥密度分布は略一次関数的に増加している。このため、飛程よりも十分浅い領域、例えば飛程が２０ｍｍの場合、たとえば、１０ｍｍ程度以下を使うことで、均一性を向上できる。

【0066】

（実施の形態６）
前述の実施の形態１および２における両面照射の照射回数について説明する。

【0067】

ウェハースタック１００に対して、電子線照射を片面照射のみで行い、半導体ウェハー１０に欠陥を導入する場合は、電子線源に最も近いウェハーが最も照射線量が低くなる。電子線照射は逆回復時間やスイッチング時間を短くする目的で行うので、電子線源に最も近い半導体ウェハー１０で所望の特性が達成できる照射線量で電子線照射を行う必要がある。例えば、所望の特性を得るために、半導体ウェハー１０の１枚あたりの必要な照射線量が１００ｋＧｙとなる場合を考える。このとき、前述のように、ウェハースタック１００の中で電子線源に最も近いウェハーの照射線量が１００ｋＧｙとなるように照射する必要がある。そのために、電子線の加速エネルギーを、たとえば４ＭｅＶから１０ＭｅＶの範囲で所定の加速エネルギーに固定する。この加速エネルギーにて、ウェハースタック１００の一方の主面側に対して、１回あたりの電子線照射量が１０ｋＧｙの電子線照射を１０回繰り返す。すると、ウェハースタックの中で電子線源から最も遠い他方の主面側のウェハーでは、電子線の照射線量はたとえば１５０ｋＧｙとなり、５０ｋＧｙもの過剰な照射線量となる。

【0068】

上述の照射線量の相違を低減するためには、ウェハースタック内の照射線量分布を把握する必要がある。照射線量の確認に関しては、照射の都度、モニター用の線量測定チップなどを用意し、ウェハーとともにウェハースタックに組み込み、電子線を照射してその線量を評価することが考えられる。しかしながら、照射の都度モニターを用意することは、作業効率を低下させる。

【0069】

そこで、事前に、低めの照射線量にてモニターに電子線を照射することで、照射線量の分布割合を把握しておくとよい。低めの照射線量とは、例えば電子線照射装置において、１回に照射できる電子線照射量における被照射体の照射線量などである。加速エネルギーや電子線の照射ドーズ量等の照射条件を一定にした場合を考えると、ウェハースタックの深さ方向に対する照射線量の分布割合は、照射ドーズ量の大小に関わらず一定である。よって、たとえば６００ｋＧｙ相当の照射線量を必要とする半導体装置を製造する場合も、６００ｋＧｙのような高い線量のモニタリングする必要はなく、１０ｋＧｙ程度でその分布データを取得すれば良い。モニターへの電子線照射量は、例えば照射装置の最小照射単位としてもよい。

【0070】

図８は、ウェハースタック１００の最も電子線源に近い半導体ウェハー１０における照射線量を１０ｋＧｙとしたときの、ウェハースタック１００内の半導体ウェハー１０の照射線量分布を示したグラフである。ここで、横軸の「底側」とは、ウェハースタック１００内の半導体ウェハー１０のうち、電子線源から最も遠い半導体ウェハー１０のことである。図８のように、ウェハー毎の照射線量は、電子線源から遠くなるに従い、おおよそ線形的に増加することが分かる。

【0071】

仮に、ウェハースタック１００の最表面（電子線源に最も近いこと）にある半導体ウェハー１０の照射線量をｘ、最底面（電子線源から最も遠いこと）のウェハーの照射線量をｙとする。電子線源からの距離に対して、照射線量が線形的に増加している場合、その平均は概ね（ｘ＋ｙ）／２である。そこで、ｘ＜ｙの条件下で、１回の電子線照射量を前述の照射線量ｘとし、所望の特性に必要な最低必要照射線量をＤとする。このとき、片面照射のみであれば、必要となる電子線照射の照射回数は、Ｄ／ｘ回である。一方、両面照射を行う場合は、両面合わせた照射回数は、前述の平均照射線量（ｘ＋ｙ）／２でＤを割った回数となるので、２×Ｄ／（ｘ＋ｙ）回となる。すなわち、片面照射の回数に対して両面照射の回数は、２ｘ／（ｘ＋ｙ）＜１の割合だけ少なくて済む。そのため、上述のような照射線量のウェハー間の均一性のみならず、照射回数等の低減による低コスト化が可能になる。

【0072】

＜実施例＞
本実施の形態６における具体的な実施例を説明する。図８のように得られた照射線量分布を基に、実際の照射量を計算し、所望の倍数の照射を算出した。図８に示す例では、照射線量の平均値（中心値）は、（１０ｋＧｙ＋１５ｋＧｙ）÷２＝１２．５ｋＧｙである。これは、両面照射では、片面照射での最表面ウェハーへの電子線照射量と比べて、実質的には1回の照射で得られる線量が１．２５倍であることを意味する。すなわち、同一の照射を片面照射で実施する場合にくらべて、両面照射では８０％の回数で済む。

【0073】

図９は、図８の分布データを得た後に、当該データから電子線照射の回数を設定し、実際に電子線照射を行ったときの、ウェハースタック内のウェハーの照射線量分布である。図９に示すように、６００ｋＧｙを得るためには、片面照射では１回あたりのシリコンへの電子線照射量を２０ｋＧｙとして合計３０回の照射が必要である。これに対し、両面照射では、第一の電子線照射工程Ｓ４において、１回あたりの電子線照射量を２０ｋＧｙとして１２回照射する。続けてウェハースタックを反転させて、第二の電子線照射工程Ｓ５を行う。第二の電子線照射工程Ｓ５では、１回あたりの電子線照射量は第一の電子線照射工程Ｓ４と同じ２０ｋＧｙとし、１２回実施した。その結果、片面照射の場合の最表面ウェハー上での照射線量が４８０ｋＧｙ（２０ｋＧｙ×１２回）の照射量で、スタック全体照射線量を６００ｋＧｙにすることができる。

【0074】

同様に、ウェハー１枚あたり１００ｋＧｙの照射線量が必要であれば、最表面ウェハーの照射量を８０ｋＧｙ分の照射量とし、第一の電子線照射工程Ｓ４と第二の電子線照射工程Ｓ５でそれぞれ４０ｋＧｙとすればよい。また、ウェハー１枚あたり１０００ｋＧｙの照射線量が必要であれば、最表面ウェハーの照射量を８００ｋＧｙ分の照射量とし、第一の電子線照射工程Ｓ４と第二の電子線照射工程Ｓ５でそれぞれ４００ｋＧｙとすればよい。

【0075】

ここで、第一の電子線照射工程Ｓ４と第二の電子線照射工程Ｓ５の照射線量の合計値である全体照射線量（総照射線量ともいう）が同じであれば、第一の電子線照射工程Ｓ４の照射線量（１回あたりの照射線量やその照射回数）を、第二の電子線照射工程Ｓ５の照射線量（１回あたりの照射線量やその照射回数）と異なる値としても構わない。その理由は、シリコン厚さに対する照射線量のバラつき（相違）は、電子線照射を、片面側のみからの照射から両面からの照射にすることで、必ず減少するからである。簡単化した仮想的な例として、表面側から所定の加速エネルギーで、例えば図５のように１０ＭｅＶで、照射線量が１００ｋＧｙの電子線照射を行い、一方、裏面側からは表面側からの１００倍以上の加速エネルギーである１ＧｅＶで電子線照射を行った場合を考える。１ＧｅＶの電子線照射の照射線量分布は、１０ＭｅＶの照射線量分布に対して、飛程が十分長いためほぼ平坦であると考えられる。１ＧｅＶの電子線照射の照射線量を、表面側からの照射線量の１０％である１０ｋＧｙとしても、両面照射後の照射線量分布は、平均的に１１０ｋＧｙの照射線量の分布となる。片面照射のみの場合、表面側からの１０ＭｅＶの照射線量の相対線量の最大値が１．５、最小値が１．０とすると、相対線量の最大値と最小値との日は１．５である。これに対して、裏面側から照射線量１０ｋＧｙで電子線を照射すると、その分の照射線量が底上げされるので、裏面側からの照射後の、相対線量の最大値と最小値の比は（１．５＋０．１）／（１．０＋０．１）＝１．４５となり、確実にバラつきは減少する。

【0076】

図２６は、この発明の実施の形態６に係る半導体ウェハーの相対照射線量を示した分布図である。長い破線に、片面側（例えば表面側）からのみ１０ＭｅＶで任意の照射線量ａ（単位は、例えばｋＧｙ）の電子線を照射したときの相対線量の分布を示す。これに対して、実線には、表面側から同じ加速エネルギーで照射線量が０．５ａ、裏面側からも照射線量が０．５ａで両面照射したときの相対線量の分布を示す。ａの係数は、前述のように、全体照射線量が片面照射のみの全体照射線量と同じになるよう補正をしている。

【0077】

ここで、一方の主面側（例えば裏面側）から電子線の照射線量を、他方の主面側（例えば表面側）からの電子線の照射線量で割った値を、線量比と定義する。長い破線で示す場合の線量比は、０．５ａ／０．５ａ＝１．０である。また、線量比が１．０以上の値については、その逆数を取れば、単に表面側と裏面側の照射方向を入れ替えたことと等価である。よって、線量比の範囲は、０より大きく１以下とする。線量比が０とは、片面照射のことである。

【0078】

図２６中の短い破線には、表面側から同じく照射線量を０．４ａ、裏面側からは照射線量０．６ａで電子線を両面照射したときの相対線量の分布を示す。線量比は１．５である。さらに一点破線は、表面側から同じく照射線量０．６６ａ、裏面側からは照射線量０．３３ａで電子線を両面照射したときの相対線量の分布を示す。線量比は０．５である。片面照射のみの長い破線に対して、相対線量分布が最も平坦に近いものは、表面側と裏面側の照射線量が同じ、つまり線量比が１．０のものである。一方、裏面側からの照射線量が表面側からの場合の１．５と、同じく０．５のもの、すなわち照射線量が表面側からと裏面側からとで違う場合も、相対線量分布は片面照射の身と比べて、最大値と最小値との比は小さくなっており、相対線量分布のバラつきが改善していることがわかる。このように、電子線照射をウェハー（スタック）に対して両面照射とすれば、表面側からと裏面側からとの線量比が異なっていても、バラつきは改善できる。

【0079】

理論的には、例えば線量比が０．１やそれ以下であっても、前述のようにバラつきは改善できる。一方、実際の照射では、照射線量の比が０．１〜１の範囲の値、さらには０．２〜１の範囲、好ましくは０．５〜１の範囲の値、より好ましくは０．８〜１の範囲の値、さらに好ましくは０．９〜１の範囲の値であるとよい。これにより、相対線量のバラつきの改善度合いが小さくなるのは明らかである。その結果として、ＭＯＳＦＥＴの内蔵ダイオードの逆回復特性等といったデバイスの電気的特性のバラつき低減に確実に反映することができる。言い換えると、例えば複数のウェハースタックで、一方の表面からの照射線量と他方の表面からの照射線量が異なる条件でも、電子線の照射が両面照射であれば、各ウェハーの電気的特性は、十分バラつきの小さいものとなる。

【0080】

（実施の形態７）
実施の形態７は、実施の形態１の製造方法を、ＩＧＢＴに適用した場合である。図２４は、この発明の実施の形態７に係る半導体装置の製造方法を示す製造工程フロー図である。実施の形態７における製造方法の工程フローは、実施の形態１の図１８および図１９と、基本的には同じであるが、以下の相違を有する。

【0081】

第１に、ＩＧＢＴの場合は、半導体基板に、ＦＺ（フロートゾーン法）ウェハー、ＣＺウェハー、ＭＣＺ（マグネッティックＣＺ法）ウェハーといった高比抵抗バルク切り出しウェハーを、ｎ型ドリフト層として用いることである。また、第２に、ステップＳ１〜Ｓ５までは原則的には同じであるが、バルクウェハーを用いているので、第二の電子線照射工程Ｓ５の後に、ｎ型ドリフト層自体の裏面を研削することである（基板薄板化工程Ｓ７）。第３には、基板薄板化工程Ｓ７の後に、例えば研削面である裏面側からｎ型のドーパントをイオン注入で導入し、ｎ型フィールドストップ層を形成することである。ｎ型ドーパントは、例えばリン、水素等である。その後、電子線照射後熱処理工程Ｓ６を行い、ｎ型フィールドストップ層も同時に活性化させる。第４に、裏面コンタクト層形成工程Ｓ８では、ｎ型ではなく、ボロン等のｐ型ドーパントを研削面に注入し、例えばレーザーアニール等を行って活性化させて、ｐ型コレクタ層を形成することである。これにより、ＩＧＢＴが完成する。

【0082】

他に、図２５に示すように、電子線照射後熱処理工程Ｓ６を第二の電子線照射工程Ｓ５後に行い、フィールドストップ層形成工程Ｓ１０の後に別途、フィールドストップ層熱処理を行ってもよい。図２５は、この発明の実施の形態７に係る半導体装置の製造方法を示す他の製造工程フロー図である。工程は増えるものの、電子線照射による格子欠陥と、フィールドストップ層形成時の格子欠陥を、それぞれ別個に制御することができる。

【0083】

なお、当然のことながら、実施の形態２〜６の製造方法を適用することも可能である。また、ｎ型フィールドストップ層のドーパントにセレンを用いる場合もあり得る。この場合、第一の電子線照射工程Ｓ４と第二の電子線照射工程Ｓ５、および電子線照射後熱処理工程Ｓ６を、基板薄板化工程Ｓ７および研削面へのセレン導入および熱拡散の後とする。セレンを拡散させるための拡散温度が８５０〜９５０℃といった高温のためである。

【0084】

以上の製造方法を適用することにより、高速動作が必要なＩＧＢＴにおいて、極めて均一でバラつきの無い格子欠陥密度を有する高速ＩＧＢＴを提供することができる。

【0085】

（実施の形態８）
実施の形態８は、実施の形態１の製造方法を、ｐ−ｉ−ｎ型ダイオード（以下、ダイオード）に適用した場合である。実施の形態８に係る半導体装置の製造方法を示す製造工程フロー図は、図２４と同じである。実施の形態８における製造方法の工程フローは、実施の形態１の図１８および図１９と、基本的には同じであるが、以下の相違を有する。

【0086】

第１に、ダイオードの場合は、半導体基板に、ＦＺ（フロートゾーン法）ウェハー、ＣＺウェハー、ＭＣＺ（マグネッティックＣＺ法）ウェハーといった高比抵抗バルク切り出しウェハーを、ｎ型ドリフト層として用いることである。また、第２に、ステップＳ１〜Ｓ５までは原則的には同じであるが、バルクウェハーを用いているので、第二の電子線照射工程Ｓ５の後に、ｎ型ドリフト層自体の裏面を研削することである（基板薄板化工程Ｓ７）。第３には、基板薄板化工程Ｓ７の後に、例えば研削面である裏面側からｎ型のドーパントをイオン注入で導入し、ｎ型フィールドストップ層を形成することである。ｎ型ドーパントは、例えばリン、水素等である。その後、電子線照射後熱処理工程Ｓ６を行い、ｎ型フィールドストップ層も同時に活性化させる。第４に、半導体基板の表面にはＭＯＳゲートは必要なく、例えばｐ型のアノード層を形成する。これにより、ダイオードが完成する。

【0087】

他に、実施の形態７と同様に、図２５に示すように、電子線照射後熱処理工程Ｓ６を第二の電子線照射工程Ｓ５後に行い、フィールドストップ層形成工程Ｓ１０の後に別途、フィールドストップ層熱処理を行ってもよい。図２５は、この発明の実施の形態７に係る半導体装置の製造方法を示す他の製造工程フロー図である。工程は増えるものの、電子線照射による格子欠陥と、フィールドストップ層形成時の格子欠陥を、それぞれ別個に制御することができる。

【0088】

なお、当然のことながら、実施の形態２〜６の製造方法を適用することも可能である。また、ｎ型フィールドストップ層のドーパントにセレンを用いる場合もあり得る。この場合、第一の電子線照射工程Ｓ４と第二の電子線照射工程Ｓ５、および電子線照射後熱処理工程Ｓ６を、基板薄板化工程Ｓ７および研削面へのセレン導入および熱拡散の後とする。セレンを拡散させるための拡散温度が８５０〜９５０℃といった高温のためである。

【0089】

以上の製造方法を適用することにより、高速逆回復動作が必要なダイオードにおいて、極めて均一でバラつきの無い格子欠陥密度を有する高速ダイオードを提供することができる。

【0090】

以上の実施形態１〜８で用いる半導体基板は、シリコンエピタキシャル基板（厚いｎ⁺ ドレイン層もしくはｐ⁺ コレクタ層上にｎ^- ドリフト層をエピタキシャル成長させた基板のこと）でもかまわない。あるいは、実施の形態１のような超接合型ではなく、従来のｎ型で一様な不純物濃度分布のドリフト層を有するパワーＭＯＳＦＥＴであっても、本願発明は同様に適用可能である。この従来ドリフト構造のパワーＭＯＳＦＥＴの場合は、半導体基板として、高濃度にアンチモンあるいは砒素がドープされたＣＺもしくはＭＣＺウェハーに、ｎ型エピタキシャル層が形成された基板がある。あるいは、高比抵抗のＦＺ、ＣＺ、ＭＣＺ等のバルクウェハーで、片方の主面に拡散形成された高濃度のリン拡散層を有するウェハーを用いても良い。いずれの半導体基板（ウェハー）を用いる場合でも、この半導体基板を用いる場合でも、上述の図１８〜２３のいずれかに記載の表面構造形成工程Ｓ１から半導体装置の製造を実施すればよい。

【0091】

また、実施の形態７のＩＧＢＴ，実施の形態８についても、バルクウェハーではなく、半導体基板として、高濃度にアンチモンあるいは砒素がドープされたＣＺもしくはＭＣＺウェハーに、ｎ型エピタキシャル層が形成された基板を用いてもよい。この場合も、上述の図１８〜２３のいずれかに記載の表面構造形成工程Ｓ１から半導体装置の製造を実施すればよい。

【0092】

また、本発明を適用できる半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ｐ−ｉ−ｎダイオード等に限らず、バイポーラ動作の特性の向上にかかわるすべての半導体装置の製造方法に適用可能である。

【符号の説明】

【0093】

１０ 半導体ウェハー
１１ 表面
１２ 裏面
１３ 第１照射線量分布
１４ 第２照射線量分布
１５ 総照射線量分布
１６ 表面部
２０ ケースの反転
３１ 第一の電子線照射
３２ 第二の電子線照射
４１ ｎ型ドリフト層
４２ ｎ型ドレイン層
４３ ｎ型第１コラム層
４４ ｐ型第２コラム層
４５ ゲート絶縁膜
４６ ゲート電極
４７ 層間絶縁膜
４８ ｐ型ベース層
４９ ｎ型ソース層
５０ ソース電極
５１ 格子欠陥
５２ 研削
５３ ドレイン電極
５４ ｎ型コンタクト層
５５ 並列ｐｎ構造
５６ 半導体基板
６０ 超接合型ＭＯＳＦＥＴ
１００ ウェハースタック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】