特許 6292041 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6292041

(24)【登録日】2018年2月23日

(45)【発行日】2018年3月14日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 27/06 20060101AFI20180305BHJP

   H01L 21/822 20060101ALI20180305BHJP

   H01L 27/04 20060101ALI20180305BHJP

   H01L 27/088 20060101ALI20180305BHJP

【ＦＩ】

   H01L27/06 311B

   H01L27/04 H

   H01L27/088 331D

【請求項の数】5

【全頁数】18

(21)【出願番号】特願2014-120220(P2014-120220)

(22)【出願日】2014年6月11日

(65)【公開番号】特開2016-1634(P2016-1634A)

(43)【公開日】2016年1月7日

【審査請求日】2017年2月28日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100105360

【弁理士】

【氏名又は名称】川上 光治

(72)【発明者】

【氏名】福田 昌俊

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００９−２７２５５２（ＪＰ，Ａ）

【文献】 特開２００１−２９１８２７（ＪＰ，Ａ）

【文献】 特開２００７−１８９２０４（ＪＰ，Ａ）

【文献】 特開平９−２９３８８１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

(57)【特許請求の範囲】

【請求項1】

Ｐ型のシリコン基板上の一部の領域にＮ型不純物を有する第１のＮウェルと、
前記第１のＮウェル上に配置され、Ｎ型不純物を有する第２のＮウェル及び第３のＮウェルと、
前記第１のＮウェル上で、第２のＮウェル及び前記第３のＮウェルの間に配置され、Ｐ型不純物を有するＰウェルと、
前記第２のＮウェルに電気的に接続されるＮ型不純物注入領域と、前記シリコン基板に電気的に接続されるＰ型不純物注入領域とを有するツェナーダイオードと、
前記第３のＮウェル上に形成されたトランジスタと、
を含むことを特徴とする半導体装置。

【請求項2】

前記シリコン基板の表面には、前記第２のＮウェルと前記Ｐウェルを分離する素子分離絶縁膜を有し、前記ツェナーダイオードの前記Ｎ型不純物注入領域及び前記Ｐ型不純物注入領域の深さは、素子分離絶縁膜の深さより浅いことを特徴とする請求項１に記載の半導体装置。

【請求項3】

Ｐ型のシリコン基板にＮ型不純物を有する第１のＮウェルを形成し、
前記第１のＮウェルにＮ型不純物を有する第２のＮウェルと第３のＮウェルを形成し、
前記第１のＮウェル上で、前記第１のＮウェルの前記第２のＮウェルと前記第３のＮウェルの間にＰ型不純物を有するＰウェルを形成し、
前記第３のＮウェル上にトランジスタを形成し、
前記第２のＮウェルにＮ型不純物注入領域を形成し、前記第１のＮウェル外の領域に前記Ｎ型不純物注入領域に接続されるＰ型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法。

【請求項4】

前記シリコン基板の表面に、素子分離絶縁膜を形成した後、前記第２のＮウェル及び前記Ｐウェルを形成し、
前記ツェナーダイオードの前記Ｎ型不純物注入領域は、前記第２のＮウェルに不純物を素子分離絶縁膜の深さより浅く注入して形成することを特徴とする請求項３に記載の半導体装置の製造方法。

【請求項5】

前記第３のＮウェル上の前記トランジスタのソース／ドレイン領域の形成と同時に前記Ｐ型不純物注入領域を形成することを特徴とする請求項４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

多層配線構造を有する半導体装置においては、保護回路を設け、使用中に静電気等の外部からの過大な電荷が入力されたときにトランジスタのゲート絶縁膜の劣化を防止するように構成されている。保護回路としては、例えば、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）のゲートに電気的に接続される保護ダイオードがあげられる。また、別の保護回路としては、ツェナーダイオードがあげられる。ツェナーダイオードは、保護対象とするトランジスタが形成されたＮウェルと、Ｐウェルとの間に設けられる。ツェナーダイオードは、Ｎ型不純物を注入したＮ型不純物注入領域と、Ｐ型不純物を注入したＰ型不純物注入領域とを接合させた構成を有し、Ｎ型不純物注入領域がＮウェルに接して配置され、Ｐ型不純物注入領域がＰウェルに接して配置される。

【0003】

例えば、Ｐ型のシリコン基板にＮウェルを形成し、Ｎウェル上のトランジスタを有する半導体装置においては、Ｎウェル上のトランジスタに静電気等に起因する電荷が流入すると、電荷はＮウェル内に蓄積され、Ｎウェルの電位が上昇する。これは、Ｎウェルと、Ｐ型のシリコン基板の界面が逆方向のＰＮ接合になるため、Ｎウェルからシリコン基板に電荷を放出し難くなるためである。ここで、Ｎウェルの電位が所定値以上になるとゲート絶縁膜がダメージを受けるが、そのような電位より低い電位でツェナーダイオードがブレークダウンし、Ｎウェルに蓄積されていた電荷が、ツェナーダイオードを通ってＰウェルに流入し、Ｐウェルから基板に放出される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平１１−２５１４４６号公報

【特許文献2】特開平９−２９３８８１号公報

【特許文献3】特開２００１−２９１８２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、この種の半導体装置において、ツェナーダイオードが容易にブレークダウンすると、半導体装置の使用時にリーク電流が発生し易くなる。その一方で、多層の配線構造を有する半導体装置を製造する過程では、成膜プロセスやエッチングプロセスにおいて導電膜がアンテナとして機能することにより、絶縁膜等に電荷が蓄積されることがある。このような製造工程で蓄積される電荷もゲート絶縁膜の劣化の原因になり得るので、製造工程においても電荷を基板に放出させる必要がある。
この発明は、このような事情に鑑みてなされたものであり、製造工程における電荷の蓄積を防止すると共に、使用時におけるリーク電流の発生を防止することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の一観点によれば、Ｐ型のシリコン基板上の一部の領域にＮ型不純物を有する第１のＮウェルと、前記第１のＮウェル上に配置され、Ｎ型不純物を有する第２のＮウェル及び第３のＮウェルと、前記第１のＮウェル上で、第２のＮウェル及び前記第３のＮウェルの間に配置され、Ｐ型不純物を有するＰウェルと、前記第２のＮウェルに電気的に接続されるＮ型不純物注入領域と、前記シリコン基板に電気的に接続されるＰ型不純物注入領域とを有するツェナーダイオードと、前記第３のＮウェル上に形成されたトランジスタと、を含むことを特徴とする半導体装置が提供される。

【0007】

また、実施形態の別の観点によれば、Ｐ型のシリコン基板にＮ型不純物を有する第１のＮウェルを形成し、前記第１のＮウェルにＮ型不純物を有する第２のＮウェルと第３のＮウェルを形成し、前記第１のＮウェル上で、前記第１のＮウェルの前記第２のＮウェルと前記第３のＮウェルの間にＰ型不純物を有するＰウェルを形成し、前記第３のＮウェル上にトランジスタを形成し、前記第２のＮウェルにＮ型不純物注入領域を形成し、前記第１のＮウェル外の領域に前記Ｎ型不純物注入領域に接続されるＰ型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法が提供される。

【発明の効果】

【0008】

製造工程でウェルに蓄積された電荷がツェナーダイオードを介して放出されるので、ウェルの電位上昇を抑えることが可能になり、ゲート絶縁膜の劣化を防止できる。また、トランジスタとツェナーダイオードの間の抵抗が確保されることにより、使用時のリーク電流の発生を防止できる。

【図面の簡単な説明】

【0009】

【図1A】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。

【図1B】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。

【図1C】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。

【図1D】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。

【図1E】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。

【図2】図２は、本発明の第１の実施の形態に係る半導体装置の構造の一例を示す断面図である。

【図3】図３は、本発明の第１の実施の形態に係る半導体装置のツェナーダイオードのレイアウトの一例を示すもので、（ａ）が平面図、（ｂ）が（ａ）のＡ−Ａ線に沿った断面図である。

【図4】図４は、本発明の第１の実施の形態に係る半導体装置の等価回路の一例を示す図である。

【図5】図５は、本発明の第１の実施の形態に係る半導体装置の変形例を示す断面図である。

【図6A】図６Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。

【図6B】図６Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。

【図7】図７は、本発明の第２の実施の形態に係る半導体装置の構造の一例を示す断面図である。

【図8】図８は、本発明の第２の実施の形態に係る半導体装置のツェナーダイオードのレイアウトの一例を示すもので、（ａ）が平面図、（ｂ）が（ａ）のＢ−Ｂ線に沿った断面図である。

【図9】図９は、本発明の第２の実施の形態に係る半導体装置の等価回路の一例を示す図である。

【図10】図１０は、本発明の第２の実施の形態に係る半導体装置の変形例を示す断面図である。

【発明を実施するための形態】

【0010】

発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。

【0011】

まず、図１Ａに示す断面構造を得るまでの工程について説明する。
図１Ａに示すように、Ｐ型のシリコン基板１に、素子分離絶縁膜２を複数形成する。素子分離絶縁膜２には、例えば、シャロートレンチアイソレーション（ＳＴＩ）を使用する。ＳＴＩは、基板１の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。これにより、基板１の表面に複数の素子領域が形成される。

【0012】

次いで、基板１の表面に不純物をイオン注入し、ウェル１０，１１，１２を形成する。例えば、素子領域にドーパント不純物としてｎ型不純物、例えばリンを注入するとＤ（Deep）Ｎウェル１０又はＮウェル１１が形成される。また、素子領域にドーパント不純物としてｐ型不純物、例えばボロンを注入すると、Ｐウェル１２が形成される。ＤＮウェル１０は、基板１の深い領域に形成される。ＤＮウェル１０では、不純物が、例えば、１×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３の濃度になるように注入される。また、Ｎウェル１１及びＰウェル１２は、シリコン基板１のＤＮウェル１０より表面側の領域に形成され、不純物が、例えば、１×１０^１６ｃｍ^−３〜１×１０^１７ｃｍ^−３の濃度になるように注入される。

【0013】

図１Ａに示す例では、最初に、シリコン基板１の一部の領域にＮ型不純物を注入し、第１のＮウェルであるＤＮウェル１０を形成する。この後、ＤＮウェル１０の浅い領域の一部と、ＤＮウェル１０以外のシリコン基板１の浅い領域の一部に、Ｎ型不純物を導入し、複数のＮウェル１１を同時に形成する。さらに、ＤＮウェル１０の浅い領域の一部と、ＤＮウェル１０以外のシリコン基板１の浅い領域の一部に、Ｐ型不純物を導入し、複数のＰウェル１２を同時に形成する。Ｎウェル１１とＰウェル１２は、例えば、シリコン基板１の表面に沿って交互に配置される。また、シリコン基板１のＤＮウェル１０が形成されていない領域において、Ｎウェル１１と隣接する領域には、Ｐウェル１２が形成され、ここから、シリコン基板１の表面に沿って、Ｎウェル１１、Ｐウェル１２が交互に順番に配置される。

【0014】

続いて、図１Ｂに示す断面構造を得るまでの工程について説明する。
シリコン基板１上には、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜であり、その厚さは例えば１〜１０ｎｍである。また、ゲート絶縁膜１３は、誘電率の高い材料で形成しても良い。

【0015】

この後、基板１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば約５０ｎｍとする。シリコン膜をパターニングすることにより、ゲート電極１４が形成される。ここで、ゲート電極１４は、金属材料から形成しても良い。ゲート電極１４は、Ｎウェル１１とＰウェル１２のそれぞれに例えば１つずつ形成される。なお、ゲート電極１４は、Ｎウェル１１とＰウェル１２のそれぞれに複数形成されてもよい。

【0016】

続いて、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側の領域に不純物を注入して、エクステンションソース／ドレイン領域１５を形成する。エクステンションソース／ドレイン領域１５には、不純物が、例えば、１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３の濃度になるように注入する。例えば、Ｎウェル１１上では、Ｐ型不純物、例えばボロンを注入してエクステンションソース／ドレイン領域１５を形成する。また、例えば、Ｐウェル１２上では、Ｎ型不純物、例えばリンを注入してエクステンションソース／ドレイン領域１５を形成する。なお、短チャネル効果を抑制するために、ソース及びドレイン領域を形成する不純物と反対導電型の不純物を注入し、各ウェル１１，１２にポケット領域を形成しても良い。

【0017】

この後に、ゲート電極１４を含むシリコン基板１の上側全面に絶縁膜を形成する。絶縁膜としては、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。そして、絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残し、絶縁性サイドウォール１６を形成する。

【0018】

ここで、絶縁性サイドウォール１６とゲート電極１４をマスクにしてゲート電極１４の両側に、不純物を再びイオン注入し、各ゲート電極１４の側方のシリコン基板１にエクステンションソース／ドレイン領域１５の深い領域を構成するソース／ドレイン拡散層を形成する。これによって、シリコン基板１にゲート電極１４を挟むようにソース／ドレイン領域１７が形成される。ソース／ドレイン領域１７には、不純物を例えば、１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の濃度になるように注入する。また、素子分離絶縁膜２の間の他の領域には、不純物が注入されることにより、不純物注入領域１８が形成される。不純物注入領域１８には、不純物を例えば１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の濃度になるように注入する。また、ＤＮウェル１０上のＮウェル１１と、ＤＮウェル１０外のＰウェル１２の境界部分には、不純物を、例えば１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３の高濃度になるように注入し、ツェナーダイオード２０を形成する。なお、ツェナーダイオード２０の不純物注入深さは、ソース／ドレイン領域１７や他の不純物注入領域１８と略同じである。また、不純物注入濃度が同じ場合には、ソース／ドレイン領域１７や他の不純物注入領域１８の形成プロセスと同時にツェナーダイオード２０を形成できる。また、不純物の注入後に熱処理を行う。この熱処理によって、各ソース／ドレイン領域１７及び不純物注入領域１８が活性化されて低抵抗化する。

【0019】

さらに、ゲート電極１４を含むシリコン基板１の上側全面に不図示のマスクを形成する。マスクには、トランジスタの形成領域及び不純物注入領域１８の上面のみに開口部を設ける。ツェナーダイオード２０の上には開口部は形成しない。続いて、マスクを使用して金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケル膜の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。この後、金属膜を加熱してシリコンと反応させる。これにより、ゲート電極１４の上面と、ソース／ドレイン領域１７と、不純物注入領域１８の上のそれぞれに、コバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層３１Ａ，３１Ｂが形成される。前記のように、ツェナーダイオード２０上には金属膜が形成されないので、ツェナーダイオード２０上には、シリサイド膜は形成されない。ここまでの工程で、シリコン基板１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、ソース／ドレイン領域１７によって構成されるトランジスタ（半導体素子）が形成される。

【0020】

次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
最初に、トランジスタを含むシリコン基板１の全面に、第１層間絶縁膜４２を形成する。第１層間絶縁膜４２には、例えば、シリコン窒化膜と、シリコン酸化（ＳｉＯ_２）膜との積層構造を採用できる。シリコン窒化膜は、例えばプラズマＣＶＤ法によって形成する。シリコン酸化膜は、例えばＴＥＯＳ（tetra ethoxy silane）ガスを用いたプラズマＣＶＤ法によって例えば約４５０〜５５０ｎｍの厚さに形成する。第１層間絶縁膜４２の表面は、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法を用いて研磨し、シリコン基板１の表面から第１層間絶縁膜４２の表面までの膜厚を所定値、例えば約１５０ｎｍ〜２５０ｎｍに調整する。

【0021】

さらに、第１層間絶縁膜２２の上に不図示のレジスト膜を塗布した後、レジスト膜にフォトリソグラフィ技術によって開口部を形成する。開口部は、トランジスタのゲート電極１４の上方や、ソース／ドレイン領域１７の上方、不純物注入領域１８の上方に複数形成する。続いて、レジスト膜をマスクにしたドライエッチングにより、第１層間絶縁膜４２を加工し、コンタクトホール４５，４６を複数形成する。エッチング深さは、金属シリサイド層３１Ａ，３１Ｂに到達するまでとする。これにより、ソース／ドレイン領域１７の上に、コンタクトホール４５が形成される。さらに、ゲート電極１４の上に、コンタクトホール４６が形成される。この後、不図示のレジスト膜をアッシング等により除去する。

【0022】

続いて、コンタクトホール４５，４６内に、導電性プラグ４７，４８を形成する。具体的には、最初に、コンタクトホール４５，４６の内面に、密着層をスパッタ法によって形成する。密着層は、例えば３ｎｍ〜７ｎｍのチタン膜と、例えば３ｎｍ〜７ｎｍの窒化チタン膜とを積層して形成する。さらに、密着膜の上に、タングステン膜をＣＶＤ法により成長させる。タングステン膜は、各コンタクトホール４５，４６内に埋め込まれると共に、第１層間絶縁膜４２の上方に、例えば例えば１５０ｎｍ〜２５０ｎｍの厚さに成長させる。この後、第１層間絶縁膜４２上に成長した余分なタングステン膜及び密着膜をＣＭＰ（Chemical Mechanical Polishing）法による研磨で除去する。この結果、コンタクトホール４５内には、ソース／ドレイン領域１７や不純物注入領域１８に電気的に接続される導電性プラグ４７が形成される。また、コンタクトホール４６内には、ゲート電極１４に電気的に接続される導電性プラグ４８が形成される。

【0023】

次に、図１Ｄに示す断面構造を得るまでの工程について説明する。
最初に、第１層間絶縁膜４２上に、シリコン酸化膜等の第２層間絶縁膜５１を形成する。続いて、第２層間絶縁膜５１を不図示のレジスト膜をマスクにしてドライエッチングして配線溝５２，５３を形成する。さらに、配線溝５２，５３を含む第２層間絶縁膜５１の全面にＴａＮ膜を例えばスパッタ法にて約８ｎｍの厚さに形成する。この後、ＴａＮ膜上に、導電材としてＣｕ膜をメッキ法によって形成する。Ｃｕ膜の厚さは、例えば３５０ｎｍ〜４５０ｎｍとする。表面のＣｕ膜と、ＴａＮ膜をＣＭＰ法による研磨で順番に除去する。この研磨によって、１層目の配線５５，５６が形成される。配線５５，５６は、導電性プラグ４７，４８と電気的に接続される。

【0024】

さらに、図１Ｅに示すように、前記と同様の工程で第３層間絶縁膜６１内に２層目の配線６５を形成する。また、前記と同様の工程で第４層間絶縁膜７１内に３層目の配線７５を形成する。以降は、必要な総数だけ配線構造を形成することにより、半導体装置８１を作製する。また、多層の配線構造内には、必要に応じて他の素子も形成される。

【0025】

次に、前記の各プロセスによって製造される半導体装置８１の構成について説明する。
図２に示すように、ＤＮウェル１０とＤＮウェル１０以外の領域の境界には、高濃度のＰＮ接合を有するツェナーダイオード２０が設けられている。ツェナーダイオード２０は、シリコン活性領域の表面に、Ｎ型及びＰ型の高濃度のソース／ドレイン注入層であるＮＳＤ（N-Source Drain）領域２１及びＰＳＤ（P-Source Drain）領域２２を隣接させた構成を有し、シリコン活性領域の表面にはシリサイド層を形成せずに第１層間絶縁膜４２で覆われている。また、Ｎ型不純物注入領域であるＮＳＤ領域２１と、Ｐ型不純物注入領域であるＰＳＤ領域２２の深さは、隣接する素子分離絶縁膜２の深さより浅い。

【0026】

ＤＮウェル１０上には、ツェナーダイオード２０側から順番に、Ｎウェル１１Ａ（第２のＮウェル）、Ｐウェル１２Ａ、Ｎウェル１１Ｂ（第３のＮウェル）、Ｐウェル１２Ｂが交互に配置されている。Ｎウェル１１Ａの側面は、ＤＮウェル１０の側面と一致しており、Ｎウェル１１Ａ上には、ツェナーダイオード２０のＮＳＤ領域２１が設けられている。Ｐウェル１２Ａ上には、ツェナーダイオード２０側からシリコン基板１の表面に沿って順番に保護ダイオード８３と、不純物注入領域８４と、Ｎ型ＭＯＳＦＴ８８が配置されている。ツェナーダイオード２０と、保護ダイオード８３と、不純物注入領域８４と、Ｎ型ＭＯＳＦＴ８８の間には、素子分離絶縁膜２が１つずつ配置されており、隣り合う素子が直接に接触することを防止している。また、Ｎウェル１１Ｂ上には、シリコン基板１の表面に沿って、Ｐ型ＭＯＳＦＥＴ８９と、不純物注入領域８５と、保護ダイオード８３が配置されており、シリコン基板２の表面において、隣り合う素子は素子分離絶縁膜２によって分離されている。

【0027】

また、ＤＮウェル１０以外の領域には、シリコン基板１の表面に沿って、ツェナーダイオード２０側から順番にＰウェル１２Ｃ、Ｎウェル１１Ｃ、Ｐウェル１２Ｄが交互に配置されている。Ｐウェル１２Ｃ上には、ツェナーダイオード２０のＰＳＤ領域２２が設けられている。Ｐウェル１２Ｃ上には、シリコン基板１の表面に沿って、ツェナーダイオード２０側から順番に不純物注入領域８４と、Ｎ型ＭＯＳＦＴ８８が配置されており、隣り合う素子は素子分離絶縁膜２によって分離されている。Ｎウェル１１Ｃ上には、シリコン基板１の表面に沿って、Ｐ型ＭＯＳＦＥＴ８９と、不純物注入領域８５が配置されており、シリコン基板２の表面において、隣り合う素子は素子分離絶縁膜２によって分離されている。

【0028】

ＭＯＳＦＥＴ８８，８９のソース、ドレイン、ゲートの各領域と、保護ダイオード８３のそれぞれには、シリサイド層３１Ａ，３１Ｂを介して配線５５，５６，６５，７５が接続されている。一部の配線５５，５６は、ＭＯＳＦＥＴ８８，８９のゲート電極１４に接続される配線５５，５６から分岐して保護ダイオード８３に接続されている。

【0029】

ここで、図３にツェナーダイオード２０のレイアウトの一例を示す。図３（ａ）は、ツェナーダイオード２０の近傍の領域を拡大した平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿った断面図である。
Ｎウェル１１Ａ以外は、Ｐウェル１２Ａ，１２Ｃが配置されている。ＤＮウェル１０上で、かつＮウェル１１Ａ上の領域の一部において、ツェナーダイオード２０のＮＳＤ領域２１が配置される。また、Ｎウェル１１Ａに隣接するＰウェル１２Ｃ上の領域の一部にＰＳＤ領域２２が配置される。ＮＳＤ領域２１及びＰＳＤ領域２２は、シリサイド化されていない領域であり、表面上には第１層間絶縁膜４２が配置されている。

【0030】

次に、図２を主に参照してツェナーダイオード２０の作用について説明する。
配線５５，５６，６５，７５の形成プロセスにおいて、ＲＩＥ法やＣＶＤ法を採用すると、配線５５，５６，６５，７５や導電性プラグ４７，４８がアンテナとなってプラズマの電荷が流れ込むことがある。ここで、以上の各プロセスにおいて、チャージダメージの影響が懸念される工程は、ゲート絶縁膜１３の形成後のプロセスであって、プラズマＣＶＤ装置、ＲＩＥ装置、フォトレジストのアッシング(酸素プラズマによる灰化)装置、イオン注入装置、スパッタ装置、純水洗浄装置などがある。

【0031】

この場合、Ｐウェル１２ＡからＮＳＤ領域２１に向かう方向は、ＰＮ接合の順方向である。さらに、各Ｐウェル１２Ａ，１２ＢからＤＮウェル１０に向かう方向、及び各Ｐウェル１２Ａ〜１２Ｄから各Ｎウェル１１Ａ〜１１Ｃに向かう方向は、ＰＮ接合の順方向になる。
一方、ＮＳＤ領域２１からＰウェルに向かう方向は、ＰＮ接合の逆方向である。また、各Ｎウェル１１Ａ〜１１Ｃから各Ｐウェル１２Ａ〜１２Ｄに向かう方向は、ＰＮ接合の逆方向になる。さらに、各Ｎウェル１１Ａ〜１１Ｃからシリコン基板１に向かう方向と、ＤＮウェル１０からシリコン基板１に向かう方向は、ＰＮ接合の逆方向になる。

【0032】

従って、半導体装置８１の製造過程において、プラスの電荷が配線５５，５６，６５，７５から各ウェル１１Ｂ，１２Ａ，１２Ｂに流れ込むと、プラス電荷は各ウェル１１Ｂ，１２Ａ，１２ＢからＤＮウェル１０に流入する。これは、各ウェル１２Ａ，１２ＢからＤＮウェル１０に向かう方向がＰＮ接合の順方向であるためである。一方、ＤＮウェル１０からシリコン基板１に向かう方向は、ＰＮ接合の逆方向なので、プラス電荷はＤＮウェル１０からシリコン基板１から放出され難い。このために、プラス電荷は、ＤＮウェル１０に蓄積されて電位が上昇する。

【0033】

ここで、ツェナーダイオード２０のＰＳＤ領域２２は、Ｐウェル１２Ｃを介してシリコン基板１に接続されている。ＮＳＤ領域２１は、Ｎウェル１１Ａを介してＤＮウェル１０に接続されている。言い換えると、ＤＮウェル１０からＮウェル１１Ａを通して表面のＮＳＤ領域２１に接続されている。このために、ＤＮウェル１０の電位が所定の電圧、例えば、５Ｖを越えると、ツェナーダイオード２０がＯＮになり、ＤＮウェル１０に蓄積されたプラス電荷が、Ｎウェル１１ＡからＮＳＤ領域２１及びＰＳＤ領域２２を経由してＰウェル１２Ｃに流れ、Ｐウェル１２Ｃからシリコン基板１にプラスの電荷が放出される。これにより、ＤＮウェル１０の電位上昇が抑えられる。

【0034】

さらに、図４に図２に示す半導体装置８１の等価回路を模式的に示す。
各Ｎウェル１１Ａ〜１１Ｃ、各Ｐウェル１２Ａ〜１２Ｄ、ＤＮウェル１０の抵抗をそれぞれＲＮＷ、ＲＰＷ、ＲＤＮＷとする。また、ＰＮ接合をダイオードＤ１〜Ｄ１６で示している。ダイオードＤ１、Ｄ２は、保護ダイオード８３に相当する。ダイオードＤ３〜Ｄ６は、Ｐウェル１２ＡとＤＮウェル１０の界面に相当する。ダイオードＤ７は、Ｐウェル１２ＡとＮウェル１１Ａの界面に相当する。ダイオードＤ８は、Ｐウェル１２ＡとＮウェル１１Ｂの界面に相当する。ダイオードＤ９は、Ｎウェル１１ＢとＰウェル１２Ｂの界面に相当する。ダイオードＤ１０〜Ｄ１６は、ＤＮウェル１０とシリコン基板１との界面に相当する。ダイオードＤ１７は、Ｐウェル１２ＣとＮウェル１１Ａの界面に相当する。

【0035】

配線アンテナ８２から集められたプラス電荷は、各ウェル１０〜１２及びＰＮ接合ダイオードを経由してＤＮウェル１０に集まる。そして、ＤＮウェル１０とシリコン基板１との間のＰＮ接合ダイオードＤ１０〜Ｄ１６の逆方向電流で放出される電荷量より、流入する電荷量が大きい場合は、ＤＮウェル１０の電位が上昇する。ＤＮウェル１０が所定の電圧を越えると、ツェナーダイオード２０がＯＮになり、プラス電荷がＤＮウェル１０からＮウェル１１Ａ、ツェナーダイオード２０、Ｐウェル１２Ｃを経由して、シリコン基板１に向けて放出される。これにより、ＤＮウェル１０の電位上昇が抑えられ、保護ダイオード８３の機能が確保されると共に、ＭＯＳＦＥＴ８８，８９のゲート絶縁膜１３の劣化が防止される。

【0036】

一方、ＭＯＳＦＥＴ８９とツェナーダイオード２０の間に、Ｎウェル１１Ｂ、ＤＮウェル１１、Ｎウェル１１Ａが配置されており、電気的な距離が長くなっており、ＭＯＳＦＥＴ８９とツェナーダイオード２０の間の抵抗が大きくなっている。このために、半導体装置８１の使用時に、ＭＯＳＦＥＴ８９からツェナーダイオード２０を通してシリコン基板１に流れるリーク電流が抑制される。また、ツェナーダイオード２０の深さは、素子分離絶縁膜２の底部より浅いので、Ｐウェル１２Ａとツェナーダイオード２０の間の抵抗が大きくなっている。このために、半導体装置８１の使用時に、Ｐウェル１２Ａ上の素子からツェナーダイオード２０を通してシリコン基板１に流れるリーク電流が抑制される。

【0037】

以上、説明したように、半導体装置８１は、ツェナーダイオード２０を有するＮウェル１１Ａと、ＭＯＳＦＥＴ８９を有するＮウェル１１ＢとをＤＮウェル１０を介して接続し、プロセス中にＤＮウェル１０に蓄積された電荷を、ツェナーダイオード２０を介してシリコン基板１に放出するように構成した。プロセス中にＤＮウェル１０の電位上昇を抑えることが可能になり、ＭＯＳＦＥＴ８８，８９のゲート絶縁膜１３の劣化を防止できる。また、ツェナーダイオード２０とＭＯＳＦＥＴ８９を同じウェル上に形成した場合に比べて、抵抗値が高くなるので、リーク電流を抑制できる。また、ツェナーダイオード２０の深さを素子分離絶縁膜２の底部より浅く形成したので、Ｐウェル１２Ａからツェナーダイオード２０に直接に電荷が流れ難くなり、Ｐウェル１２Ａ上の素子にリーク電流が抑制される。

【0038】

次に、半導体装置８１の変形例について説明する。
図５（ａ）に示すツェナーダイオード２０Ａは、ＮＳＤ領域２１ＡがＰウェル１２Ｃ上まで延びている。ＰＳＤ領域２２Ａは、Ｐウェル１２Ｃ上に配置されている。ＮＳＤ領域２１からＰウェル１２Ｃに向かう方向は、ＰＮ接合の逆方向なので、ＮＳＤ領域２１ＡからＰウェル１２Ｃにはプラス電荷は流れ難い。ＤＮウェル１０の電位が所定値を越えると、ツェナーダイオード２０Ａがブレークダウンし、プラス電荷がＮウェル１１Ａからツェナーダイオード２０を経由してＰウェル１２Ｃに流れ、シリコン基板１に放出される。

【0039】

図５（ｂ）に示すツェナーダイオード２０Ｂは、ＰＳＤ領域２２ＢがＮウェル１１Ａ上まで延びている。ＮＳＤ領域２１Ｂは、Ｎウェル１１Ａ上に配置されている。Ｎウェル１１ＡからＰＳＤ領域２２Ｂに向かう方向は、ＰＮ接合の逆方向なので、Ｎウェル１１ＡからＰＳＤ領域２２Ｂにはプラス電荷は流れ難い。ＤＮウェル１０の電位が所定値を越えると、ツェナーダイオード２０Ｂがブレークダウンし、プラス電荷がＮウェル１１Ａからツェナーダイオード２０Ｂを経由してＰウェル１２Ｃに流れ、シリコン基板１に放出される。
図５（ｃ）に示す構成では、ＤＮウェル１０がＰウェル１２ＣとＮウェル１１Ａの境界よりＰウェル１２Ａ側にずれている。このような構成においても、前記と同様の効果が得られる。

【0040】

（第２の実施形態）
第２の実施形態について図面を参照して説明する。第１の実施の形態と同じ構成要素には、同一の符号を付している。また、第１の実施の形態と重複する説明は省略する。
まず、図６Ａに示す断面構造を得るまでの工程について説明する。
図６Ａに示すように、シリコン基板１の表面に素子分離絶縁膜２を形成する。続いて、シリコン基板１の表面に不純物を注入してＮウェル１１とＰウェル１２を交互に複数形成する。続いて、シリコン基板１上に、ゲート絶縁膜１３及びゲート電極１４を順番に形成する。さらに、エクステンションソース／ドレイン領域１５をイオン注入により形成した後、ゲート電極１４の両側部に絶縁性サイドウォール１６を形成する。絶縁性サイドウォール１６とゲート電極１４をマスクにしてソース／ドレイン領域１７を形成する。同様に、素子分離絶縁膜２の間の他の領域に不純物を注入することにより、不純物注入領域１８を形成する。各領域における不純物の注入濃度は、第１の実施形態と同じである。また、このとき、Ｎウェル１１とＰウェル１２の境界にツェナーダイオード２０が形成される。不純物注入濃度が同じ場合には、ソース／ドレイン領域１７や他の不純物注入領域１８の形成プロセスと同時にツェナーダイオード２０を形成できる。

【0041】

さらに、ゲート電極１４上及びソース／ドレイン領域１７上にスパッタ法により金属膜を堆積させ、加熱処理によって金属シリサイド層３１Ａ，３１Ｂを形成する。これによって、トランジスタ（半導体素子）が形成される。

【0042】

以降は、第１の実施形態と同様に、多層の配線構造を形成する。これによって、図６Ｂに示すように、多層の配線構造と半導体素子を有する半導体装置９１が形成される。

【0043】

次に、図７を参照して半導体装置９１の構成について説明する。
シリコン基板１上のＮウェル１１ＡとＰウェル１２Ｃの界面には、高濃度のＰＮ接合を有するツェナーダイオード２０が設けられている。ツェナーダイオード２０は、シリコン活性領域の表面に、Ｎ型及びＰ型の高濃度のソースドレイン注入層であるＮＳＤ領域２１及びＰＳＤ領域２２を隣接させた構成を有し、シリコン活性領域の表面にはシリサイド層を形成せずに第１層間絶縁膜４２で覆われている。また、ＮＳＤ領域２１及びＰＳＤ領域２２の深さは、隣接する素子分離絶縁膜２の深さより浅い。

【0044】

シリコン基板１には、ツェナーダイオード２０側から順番に、Ｎウェル１１Ａ、Ｐウェル１２Ａが交互に配置されている。Ｎウェル１１上には、シリコン基板１の表面に沿って、ツェナーダイオード２０のＮＳＤ領域２１と、不純物注入領域８５と、２つのＰ型ＭＯＳＦＥＴ８９と、不純物注入領域８５と、保護ダイオード８３が順番に配置されている。シリコン基板２の表面において、各素子は、素子分離絶縁膜２によって隔離されている。

【0045】

また、シリコン基板１上には、ツェナーダイオード２０側から順番にＰウェル１２Ｃ、Ｎウェル１１Ｃ、Ｐウェル１２Ｄが交互に配置されている。Ｐウェル１２Ｃ上には、ツェナーダイオード２０のＰＳＤ領域２２が設けられている。Ｐウェル１２Ｃ上には、シリコン基板１の表面に沿って、ツェナーダイオード２０側から順番に不純物注入領域８４と、Ｎ型ＭＯＳＦＴ８８が配置されている。Ｎウェル１１Ｃ上には、シリコン基板１の表面に沿って、Ｐ型ＭＯＳＦＥＴ８９と、不純物注入領域８５が配置されている。シリコン基板２の表面において、各素子は、素子分離絶縁膜２によって隔離されている。

【0046】

ＭＯＳＦＥＴ８８，８９のソース、ドレイン、ゲートのそれぞれには、シリサイド層３１Ａ，３１Ｂを介して配線５５，５６，６５，６６，７５が接続されている。一部の配線５５，５６は、ＭＯＳＦＥＴ８８，８９のゲート電極１４に接続される配線５５，５６から分岐して保護ダイオード８３に接続されている。

【0047】

ここで、図８にツェナーダイオード２０のレイアウトの一例を示す。図８（ａ）は、ツェナーダイオード２０の近傍の領域を拡大した平面図であり、図８（ｂ）は図８（ａ）のＢ−Ｂ線に沿った断面図である。
Ｎウェル１１Ａ上の領域の一部にＮＳＤ領域２１が配置されている。また、Ｎウェル１１Ａに隣接するＰウェル１２Ｃ上の領域の一部にＰＳＤ領域２２が配置される。ＮＳＤ領域２１及びＰＳＤ領域２２は、シリサイド化されていない領域であり、表面層に第１層間絶縁膜４２が配置される。

【0048】

次に、図７を主に参照してツェナーダイオード２０の作用について説明する。
ゲート絶縁膜１３を形成した後の配線５５，５６，６５，６６，７５の形成プロセスにおいて、配線５５，５６，６５，６６，６７や導電性プラグ４７がアンテナとなってプラズマの電荷が流れ込むことがある。この場合、Ｎウェル１１ＡからＮＳＤ領域２１に向かう方向もＰＮ接合の順方向である。さらに、各Ｐウェル１２Ａ，１２Ｂから各Ｎウェル１１Ａ〜１１Ｃに向かう方向は、ＰＮ接合の順方向になる。

【0049】

一方、ＮＳＤ領域２１からＰウェル１２Ｃに向かう方向は、ＰＮ接合の逆方向である。また、各Ｎウェル１１Ａ，１１Ｃから各Ｐウェル１２Ａ〜１２Ｄに向かう方向は、ＰＮ接合の逆方向になる。各Ｎウェル１１Ａ，１１Ｃからシリコン基板１に向かう方向は、ＰＮ接合の逆方向である。

【0050】

従って、半導体装置９１の製造過程において、プラスの電荷が配線５５，５６，６５，６６，７５からＮウェル１１Ａに流れ込むと、Ｎウェル１１Ａにプラス電荷が蓄積される。これは、Ｎウェル１１Ａからシリコン基板１に向かう方向は、ＰＮ接合の逆方向になるからである。このために、Ｎウェル１１Ａは、プラス電荷の蓄積によって電位が上昇する。
ここで、ツェナーダイオード２０のＰＳＤ領域２２は、Ｐウェル１２Ｃを介してシリコン基板１に接続されている。ＮＳＤ領域２１は、Ｎウェル１１Ａに接続されている。このために、Ｎウェル１１Ａの電位が所定の電圧、例えば、５Ｖを越えると、ツェナーダイオード２０がＯＮになり、Ｎウェル１１Ａに蓄積したプラス電荷がＮＳＤ領域２１及びＰＳＤ領域２２を経由してＰウェル１２Ｃからシリコン基板１に放出される。これにより、Ｎウェル１１Ａの電位上昇が抑えられる。

【0051】

さらに、図９に、図７に示す半導体装置９１の等価回路を模式的に示す。
Ｎウェル１１Ａ、各Ｐウェル１２Ａ，１２Ｃの抵抗をそれぞれＲＮＷ、ＲＰＷとする。また、ＰＮ接合をダイオードＤ２，Ｄ９，Ｄ１７，Ｄ２１〜Ｄ２７で示している。ダイオードＤ２は、保護ダイオード８３に相当する。ダイオードＤ９は、Ｎウェル１１ＡとＰウェル１２Ａの界面に相当する。ダイオードＤ１７は、Ｐウェル１２ＣとＮウェル１１Ａの界面に相当する。ダイオード２１〜Ｄ２７は、Ｎウェル１１Ａとシリコン基板１の界面に相当する。

【0052】

配線アンテナ８２から集められたプラス電荷は、Ｎウェル１１Ａに集まる。そして、Ｎウェル１１Ａとシリコン基板１との間のＰＮ接合ダイオードＤ２１〜Ｄ２７の逆方向電流で放出される電荷量より、流入する電荷量が大きい場合は、Ｎウェル１１Ａの電位が上昇する。Ｎウェル１１Ａが所定の電圧を越えると、ツェナーダイオード２０がＯＮになり、プラス電荷が、Ｎウェル１１Ａから、ツェナーダイオード２０、Ｐウェル１２Ｃを経由して、シリコン基板１に向けて放出される。これにより、Ｎウェル１１Ａの電位上昇が抑えられ、保護ダイオード８３の機能が確保されると共に、ＭＯＳＦＥＴ８９のゲート絶縁膜１３の劣化が防止される。

【0053】

また、ツェナーダイオード２０の深さは、素子分離絶縁膜２の底部より浅いので、ＭＯＳＦＥＴ８９とツェナーダイオード２０の間の抵抗が大きくなっている。このために、半導体装置８１の使用時に、ＭＰＳＦＥＴ８９の素子からツェナーダイオード２０を通してシリコン基板１に流れるリーク電流が抑制される。

【0054】

以上、説明したように、半導体装置９１は、同じＮウェル１１Ａ上で素子分離絶縁膜２により分離された領域にＭＯＳＦＥＴ８９とツェナーダイオード２０を形成した。これにより、Ｎウェル１１Ａに蓄積された電荷を、ツェナーダイオード２０を介してシリコン基板１に放出することが可能になり、プロセス中にＮウェル１１Ａの電位上昇を抑えることが可能になる。従って、ＭＯＳＦＥＴ８９のゲート絶縁膜１３の劣化を防止できる。ツェナーダイオード２０の深さを素子分離絶縁膜２の底部より浅く形成したので、Ｎウェル１１Ａからツェナーダイオード２０に直接に電荷が流れ難くなり、Ｎウェル１１Ａ上の素子のリーク電流が抑制される。

【0055】

次に、半導体装置９１の変形例について説明する。
図１０（ａ）に示すツェナーダイオード２０Ｃは、ＮＳＤ領域２１ＣがＰウェル１２Ｃ上まで延びている。ＰＳＤ領域２２Ｃは、Ｐウェル１２Ｃ上に配置されている。ＮＳＤ領域２１からＰウェル１２Ｃに向かう方向は、ＰＮ接合の逆方向なので、ＮＳＤ領域２１ＣからＰウェル１２Ｃにはプラス電荷は流れ難い。Ｎウェル１１Ａの電位が所定値を越えると、ツェナーダイオード２０がブレークダウンし、プラス電荷がＮウェル１１Ａからツェナーダイオード２０を経由してＰウェル１２Ｃに流れ、シリコン基板１に放出される。
図１０（ｂ）に示すツェナーダイオード２０Ｄは、ＰＳＤ領域２２ＤがＮウェル１１Ａ上まで延びている。ＮＳＤ領域２１Ｄは、Ｎウェル１１Ａ上に配置されている。Ｎウェル１１ＡからＰＳＤ領域２２Ｃに向かう方向は、ＰＮ接合の逆方向なので、Ｎウェル１１ＡからＰＳＤ領域２２Ｃにはプラス電荷は流れ難い。Ｎウェル１１Ａの電位が所定値を越えると、ツェナーダイオード２０がブレークダウンし、プラス電荷がＮウェル１１Ａからツェナーダイオード２０を経由してＰウェル１２Ｃに流れ、シリコン基板１に放出される。

【0056】

ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。

【0057】

以下に、前記の実施の形態の特徴を付記する。
（付記１） Ｐ型のシリコン基板上の一部の領域にＮ型不純物を有する第１のＮウェルと、前記第１のＮウェル上に配置され、Ｎ型不純物を有する第２のＮウェル及び前記第３のＮウェルと、前記第１のＮウェル上で、第２のＮウェル及び第３のＮウェルの間に配置され、Ｐ型不純物を有するＰウェルと、前記第２のＮウェルに電気的に接続されるＮ型不純物注入領域と、前記シリコン基板に電気的に接続されるＰ型不純物注入領域とを有するツェナーダイオードと、前記第３のＮウェル上に形成されたトランジスタと、を含むことを特徴とする半導体装置。
（付記２） 前記シリコン基板の表面には、前記第２のＮウェルと前記Ｐウェルを分離する素子分離絶縁膜を有し、前記ツェナーダイオードの前記Ｎ型不純物注入領域及び前記Ｐ型不純物注入領域の深さは、素子分離絶縁膜の深さより浅いことを特徴とする付記１に記載の半導体装置。
（付記３） Ｐ型のシリコン基板にＮ型不純物を有する第１のＮウェルを形成し、前記第１のＮウェルにＮ型不純物を有する第２のＮウェルと第３のＮウェルを形成し、
前記第１のＮウェル上で、前記第１のＮウェルの前記第２のＮウェルと前記第３のＮウェルの間にＰ型不純物を有するＰウェルを形成し、前記第３のＮウェル上にトランジスタを形成し、前記第２のＮウェルにＮ型不純物注入領域を形成し、前記第１のＮウェル外の領域に前記Ｎ型不純物注入領域に接続されるＰ型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法。
（付記４） 前記シリコン基板の表面に、素子分離絶縁膜を形成した後、前記第２のＮウェル及び前記Ｐウェルを形成し、前記ツェナーダイオードの前記Ｎ型不純物注入領域は、前記第２のＮウェルに不純物を素子分離絶縁膜の深さより浅く注入して形成することを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記第３のＮウェル上の前記トランジスタのソース／ドレイン領域の形成と同時に前記Ｐ型不純物注入領域を形成することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） Ｐ型のシリコン基板上にＮ型不純物を有する複数のＮウェルと、複数の前記Ｎウェルの間に配置され、Ｐ型不純物を有するＰウェルと、前記Ｎウェル上に形成されたＮ型不純物注入領域と、前記シリコン基板に電気的に接続されるＰ型不純物注入領域とを有するツェナーダイオードと、前記ツェナーダイオードの前記Ｎ型不純物注入領域が形成された前記Ｎウェルに形成されたトランジスタと、前記Ｎウェル上に形成され、前記ツェナーダイオードと前記トランジスタの間に配置された素子分離絶縁膜と、を含むことを特徴とする半導体装置。
（付記７） 前記ツェナーダイオードの前記Ｎ型不純物注入領域及び前記Ｐ型不純物注入領域の深さは、素子分離絶縁膜の深さより浅いことを特徴とする付記６に記載の半導体装置。
（付記８） Ｐ型のシリコン基板に素子分離絶縁膜を形成し、前記シリコン基板の表面にＮ型不純物を有する複数のＮウェルを形成し、前記シリコン基板の表面の複数の前記Ｎウェルの間にＰ型不純物を有するＰウェルを形成し、前記Ｎウェル上にトランジスタを形成し、前記Ｎウェルにおいて前記トランジスタの形成位置から前記素子分離絶縁膜を介して離れた位置にＮ型不純物注入領域を形成し、前記Ｎ型不純物注入領域を形成した前記Ｎウェルに隣接する前記ＰウェルにＰ型不純物注入領域を形成してツェナーダイオードを形成することを含む半導体装置の製造方法。
（付記９） 前記シリコン基板の表面に、素子分離絶縁膜を形成した後、前記Ｎウェル及び前記Ｐウェルを形成し、前記ツェナーダイオードの前記Ｎ型不純物注入領域は、前記Ｎウェルに不純物を素子分離絶縁膜の深さより浅く注入して形成することを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記Ｐウェル上の前記トランジスタのソース／ドレイン領域の形成と同時に前記Ｎ型不純物注入領域を形成することを特徴とする付記９に記載の半導体装置の製造方法。

【符号の説明】

【0058】

１ シリコン基板
２ 素子分離絶縁膜
１０ ＤＮウェル（第１のＮウェル）
１１ Ｎウェル
１１Ａ Ｎウェル（第２のＮウェル）
１１Ｂ Ｎウェル（第３のＮウェル）
１２ Ｐウェル
１７ ソース／ドレイン領域
２０ ツェナーダイオード
２１ ＮＳＤ領域（Ｎ型不純物注入領域）
２２ ＰＳＤ領域（Ｐ型不純物注入領域）
８１，９１ 半導体装置
８８，８９ ＭＯＳＦＥＴ（トランジスタ）

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9】

【図10】