特許 6292893 昇圧回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6292893

(24)【登録日】2018年2月23日

(45)【発行日】2018年3月14日

(54)【発明の名称】昇圧回路

(51)【国際特許分類】

   H02M 3/28 20060101AFI20180305BHJP

【ＦＩ】

   H02M3/28 B

   H02M3/28 T

【請求項の数】3

【全頁数】15

(21)【出願番号】特願2014-6851(P2014-6851)

(22)【出願日】2014年1月17日

(65)【公開番号】特開2015-136248(P2015-136248A)

(43)【公開日】2015年7月27日

【審査請求日】2016年11月9日

(73)【特許権者】

【識別番号】000102980

【氏名又は名称】リンテック株式会社

(73)【特許権者】

【識別番号】597019609

【氏名又は名称】株式会社 シーディエヌ

(74)【代理人】

【識別番号】110000637

【氏名又は名称】特許業務法人樹之下知的財産事務所

(72)【発明者】

【氏名】菊池 和浩

(72)【発明者】

【氏名】片倉 克己

(72)【発明者】

【氏名】松下 香織

(72)【発明者】

【氏名】野田 龍三

(72)【発明者】

【氏名】松尾 和顕

【審査官】 宮本 秀一

(56)【参考文献】

【文献】 特開２００５−３０４２３１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／００４１４３７（ＵＳ，Ａ１）

【文献】 独国実用新案第２０２０１２００９９１９（ＤＥ，Ｕ１）

【文献】 特表２０１１−５２１６１０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ３／００−３／４４

(57)【特許請求の範囲】

【請求項1】

昇圧回路であって、
ディプレッション型トランジスタである第１発振素子及びエンハンスメント型トランジスタである第２発振素子を有し、入力される直流電源を交流変換する発振回路と、
前記発振回路から出力される電圧を前記第２発振素子のゲートに印加させる経路上に設けられ、当該昇圧回路から出力される電圧がゲートに印加されるディプレッション型トランジスタである出力電圧制御素子と、を備え、
前記発振回路は、前記第１発振素子により発振が起動された後に前記第２発振素子による発振動作に移行することを特徴とする昇圧回路。

【請求項2】

請求項１に記載の昇圧回路において、
前記発振回路の起動後に、前記発振回路から出力される電圧を前記第１発振素子のゲートに印加して、前記第１発振素子をオフ状態にする経路を有することを特徴とする昇圧回路。

【請求項3】

請求項１に記載の昇圧回路において、
前記第１発振素子に直列に接続され、前記第１発振素子の導通を制御するディプレッション型トランジスタである導通制御素子と、
前記導通制御素子のゲートに、当該昇圧回路から出力される電圧を印加して前記導通制御素子をオフ状態とする経路と、を有することを特徴とする昇圧回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、昇圧回路に関する。

【背景技術】

【0002】

従来、太陽光発電素子や熱電変換素子等、環境要因により発電する環境発電素子が知られている。このような環境発電素子による発電電圧は比較的低い。例えば、太陽光発電素子を有する小型の太陽電池では、１セル当たり最大０．５Ｖ程度である。このような発電電圧では、一般的な電子回路を動作させることは困難である。このため、入力される発電電圧（直流電圧）を電圧変換回路により昇圧して利用する必要がある。このような電圧変換回路として、トランスを有し、いわゆるブロッキング発振回路と呼ばれるＤＣ−ＤＣコンバータが知られている（例えば、特許文献１参照）。

【0003】

この特許文献１の図１３に記載のＤＣ−ＤＣコンバータでは、トランスの一次側の巻線を通過してスイッチング素子のベースに流れ込んだ電流は、当該スイッチング素子のコレクタ電流を生じさせる。この電流は、トランスの二次側の巻線を通過して流れるため、誘導電流が発生し、一次側の巻線の電流が上記スイッチング素子のベースに流れ込むのを妨げてしまい、二次側の巻線の電流も減少する。その際には、再び一次側に電流が流れる。このような一連の動作が繰り返される過程で、入力電圧が昇圧されて出力される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−１９９９８５号公報（図１３）

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記ブロッキング発振回路では、入力電圧が接合部飽和電圧である０．６Ｖより低い場合には、上記スイッチング素子のベース−エミッタ間電圧（Ｖｂｅ）より低いため、当該スイッチング素子をオン状態とするベース電流が流れずに、入力電圧を昇圧できないという問題がある。すなわち、ブロッキング発振回路が起動しないという問題がある。このため、上記環境発電素子による発電電圧を昇圧して利用する場合、電子回路を駆動させるのに十分な電圧を発生できない可能性がある。
また、環境要因による発電では、風力のように電圧変動幅が大きい物が多く、入力電圧を単純に昇圧する回路では出力電圧が高くなりすぎる場合がある。このため、出力電圧を定電圧化する定電圧回路を追加する必要がある。しかしながら、当該定電圧回路が電力を消費するため、低入力電力時の効率が下がるという問題がある。
一方、低消費電力の定電圧回路の入力電圧は製造プロセスの関係で６Ｖ以下の物が中心であるため、比較的大きな入力電圧が入力された場合に、回路が破損するおそれがあるという問題もあった。

【0006】

本発明は、直流電源を確実に昇圧できる昇圧回路を提供することを目的の１つとする。

【課題を解決するための手段】

【0007】

本発明の一態様に係る昇圧回路は、昇圧回路であって、ディプレッション型トランジスタである第１発振素子及びエンハンスメント型トランジスタである第２発振素子を有し、入力される直流電源を交流変換する発振回路と、前記発振回路から出力される電圧を前記第２発振素子のゲートに印加させる経路上に設けられ、当該昇圧回路から出力される電圧がゲートに印加されるディプレッション型トランジスタである出力電圧制御素子と、を備え、前記発振回路は、前記第１発振素子により発振が起動された後に前記第２発振素子による発振動作に移行することを特徴とする。

【0008】

上記一態様によれば、発振回路の起動時には、ディプレッション型トランジスタである第１発振素子を用いた発振が行われ、発振回路の起動後には、エンハンスメント型トランジスタである第２発振素子を用いた発振が行われる。
ここで、発振回路の起動時には、第１発振素子及び第２発振素子の各ゲートに電圧は印加されておらず、第２発振素子はオフ状態であるが、第１発振素子は、ドレイン−ソース間で電流が導通可能なオン状態である。従って、発振回路は、第１発振素子を用いた発振が可能であり、昇圧回路に比較的低い直流電源が入力される場合でも、当該直流電源を確実に昇圧できる。
また、出力電圧制御素子により、第２発振素子のゲートに印加される電圧が制御されるので、昇圧回路により出力される電圧を制御できる。これにより、定電圧機能を実現できる他、低電圧起動時には定電圧回路の電力消費が無視できる。

【0009】

上記一態様では、前記発振回路の起動後に、前記発振回路から出力される電圧を前記第１発振素子のゲートに印加して、前記第１発振素子をオフ状態にする経路を有することが好ましい。
上記一態様によれば、発振回路の起動後には、当該発振回路から出力される電圧が第１発振素子のゲートに印加されるので、当該第１発振素子をオフ状態とすることができる。従って、第１発振素子による発振起動後に、エンハンスメント型トランジスタである第２発振素子による発振動作に確実に移行できる。
ここで、エンハンスメント型トランジスタである第２発振素子のドレイン−ソース間の抵抗値が、ディプレッション型トランジスタである第１発振素子のドレイン−ソース間の抵抗値より低い場合には、第１発振素子を用いて発振する場合に比べ、第２発振素子を用いて発振する方が電力損失は少ない。このため、このような構成の場合に、第１発振素子をオフ状態にして、第２発振素子を用いた発振とすることにより、電力損失を抑制でき、入力される直流電源を効率よく昇圧できる。

【0010】

上記一態様では、前記第１発振素子に直列に接続され、前記第１発振素子の導通を制御するディプレッション型トランジスタである導通制御素子と、前記導通制御素子のゲートに、当該昇圧回路から出力される電圧を印加して前記導通制御素子をオフ状態とする経路と、を有することが好ましい。
ここで、第１発振素子としては、発振回路に入力される直流電源が比較的低電圧でも発振させやすい素子を選択することが好ましいが、昇圧回路からの出力電圧の増大に応じて当該第１発振素子がオフ状態になる条件を満たす素子を選ぶことが困難な場合がある。
これに対し、上記一態様では、昇圧回路から出力される電圧が、ディプレッション型トランジスタである導通制御素子のゲートに印加されることで当該導通制御素子がオフ状態となり、ひいては、第１発振素子のドレイン−ソース間の導通を規制できる。従って、第１発振素子に直列に接続される導通制御素子を設けることで、発振回路を発振させやすくすることができる他、出力電圧の増大に応じて第１発振素子をオフ状態とすることができる。

【0012】

本発明の他の一態様に係る昇圧回路は、直流電源が入力される入力部と、前記入力部に入力された直流電源が入力される一次コイル、及び、二次コイルを有するトランスと、前記二次コイルの出力電圧を整流する整流素子と、前記整流素子により整流された直流電圧を出力する出力部と、それぞれ並列に配設され、前記一次コイルの出力端にそれぞれのドレインが接続される第１ＦＥＴ及び第２ＦＥＴと、を備え、前記第１ＦＥＴ及び前記第２ＦＥＴのそれぞれのソースは、グランドに接続され、前記第１ＦＥＴ及び前記第２ＦＥＴのそれぞれのゲートには、前記二次コイルの出力電圧が印加され、前記第１ＦＥＴは、当該第１ＦＥＴのゲートに電圧が印加されていない状態でドレイン−ソース間が導通可能であるＦＥＴで構成され、前記第２ＦＥＴは、当該第２ＦＥＴのゲートに電圧が印加されている状態でドレイン−ソース間が導通可能となるＦＥＴで構成されることを特徴とする。

【0013】

なお、ＦＥＴは、電界効果トランジスタ（Field effect transistor）の略語である。また、整流素子としては、ダイオード等の整流素子を採用できる。
上記他の一態様によれば、昇圧回路の起動時には、第１ＦＥＴ及び第２ＦＥＴのそれぞれのゲートに電圧は印加されておらず、第２ＦＥＴはオフ状態であるが、第１ＦＥＴは、ドレイン−ソース間で電流が導通可能なオン状態である。このため、ドレイン電流Ｉｄが流れてトランスの昇圧比と第１ＦＥＴのトランスコンダクタンスｇｍとによる電圧ゲインが１以上になると、トランスを含めた回路の発振（電圧変換）が可能である。そして、トランスの二次コイルの出力電圧は、整流素子を介して出力部へと出力されるとともに、第２ＦＥＴのゲートに印加されて当該ゲートを正にバイアスし、当該第２ＦＥＴがオン状態となって、当該第２ＦＥＴのドレイン−ソース間を導通可能とすることができる。従って、比較的低い電圧の直流電源が入力部に入力される場合でも、昇圧回路による当該直流電源の変換を確実に実施できる。

【0014】

上記他の一態様では、前記第１ＦＥＴは、ディプレッション型ＦＥＴで構成され、前記第２ＦＥＴは、エンハンスメント型ＦＥＴで構成される。
なお、ディプレッション型ＦＥＴは、例えば、ディプレッション型ＭＯＳＦＥＴの他、ＪＦＥＴ（Junction FET：接合型ＦＥＴ）を含む。また、エンハンスメント型ＦＥＴとしては、エンハンスメント型ＭＯＳＦＥＴを例示できる。
上記他の一態様によれば、ディプレッション型ＦＥＴは、ゲートに電圧が印加されていない状態でドレイン−ソース間の導通が可能である。従って、入力部に入力される直流電源の電圧が比較的低い場合でも、回路を発振状態に移行でき、当該直流電源を確実に昇圧変換できる。

【0015】

なお、上記他の一態様では、第２ＦＥＴを構成するエンハンスメント型ＦＥＴとして、ディプレッション型ＦＥＴに比べてドレイン−ソース間の抵抗値が低いものを選択すれば、電流がディプレッション型ＦＥＴのドレイン−ソース間を導通するよりも、エンハンスメント型ＦＥＴのドレイン−ソース間を導通する方が電力損失は少ない。
このことから、第２ＦＥＴとして上記抵抗値が低いエンハンスメント型ＦＥＴを採用することにより、昇圧回路の起動後に、第２ＦＥＴを動作状態とし、当該第２ＦＥＴのドレイン−ソース間に電流を導通させることで、電力損失を低減できる。従って、入力される直流電源を効率よく変換できる。

【0016】

上記他の一態様では、前記整流素子により整流された直流電圧を前記第１ＦＥＴのゲートに印加する経路上に配設される抵抗を備えることが好ましい。
ここで、第１ＦＥＴがディプレッション型ＦＥＴで構成されている場合、当該第１ＦＥＴのドレイン−ソース間は、ゲートに電圧が印加された状態であっても導通状態となる。この場合、第２ＦＥＴがスイッチング動作を開始してゲート電位が下がってオフ状態に遷移しても、第１ＦＥＴは導通状態であるため、当該第１ＦＥＴにスイッチング動作に寄与しない電流が流れてしまい、入力電圧の変換効率を下げる要因となる。
これに対し、上記他の一態様では、二次コイルから出力されて整流素子により整流された直流電圧は、抵抗を介して第１ＦＥＴのゲートに印加される。これによれば、当該ゲートに印加される電圧を第１ＦＥＴの閾値電圧より下げることができる。このため、第１ＦＥＴのドレイン−ソース間を電流が流れづらくなり、第１ＦＥＴをオフ状態に保ち、オン抵抗の低い第２ＦＥＴのスイッチング動作のみの状態に移行することができる。従って、電力損失を一層抑制でき、入力される直流電源を効率よく変換できる。

【0017】

上記他の一態様では、前記出力部の出力電圧が所定値となるように、前記二次コイルから前記第２ＦＥＴのゲートに入力される電圧を制御する制御素子を備えることが好ましい。
なお、このような制御素子としては、ＦＥＴを例示でき、更にディプレッション型ＦＥＴを例示できる。
ここで、第２ＦＥＴのゲートには二次コイルの出力電圧が印加されることから、昇圧回路が起動されて当該出力電圧が高くなるに従って当該ゲートに印加される電圧も高くなる。この場合、当該第２ＦＥＴを過剰な電流が導通して、二次コイルの出力電圧、ひいては、出力部の出力電圧が高くなりすぎる可能性がある。
これに対し、上記他の一態様によれば、制御素子が、出力部の出力電圧、すなわち、二次コイルの出力電圧が所定値となるように、二次コイルから第２ＦＥＴのゲートに印加される電圧を制御する。これによれば、二次コイルの出力電圧、ひいては、出力部の出力電圧が過剰に高くなることを抑制できる。従って、昇圧回路の出力電圧を安定化できる他、昇圧回路の汎用性を向上できる。

【0018】

上記他の一態様では、前記二次コイルと前記整流素子とを結ぶ経路から分岐し、前記二次コイルの出力電圧を前記第１ＦＥＴのゲートに印加する経路上に配設されるコンデンサを備えることが好ましい。
上記他の一態様によれば、第１ＦＥＴのゲートに印加される交流分をコンデンサにより効率よく第１ＦＥＴのゲートに伝達できるため、当該第１ＦＥＴの動作、及び、トランスの発振を安定化でき、ひいては、昇圧回路の動作を安定化できる。

【発明の効果】

【0019】

本発明の昇圧回路によれば、直流電源を確実に昇圧できる。

【図面の簡単な説明】

【0020】

【図1】本発明の第１実施形態に係る昇圧回路を示す回路図。

【図2】本発明の第２実施形態に係る昇圧回路を示す回路図。

【図3】本発明の第３実施形態に係る昇圧回路を示す回路図。

【発明を実施するための形態】

【0021】

［第１実施形態］
以下、本発明の第１実施形態について、図面に基づいて説明する。
図１は、本実施形態に係る昇圧回路１０Ａの構成を示す回路図である。なお、図１及び図２では、各実施形態で最小限の構成のみ図示している。
本実施形態に係る昇圧回路１０Ａは、上記環境発電素子等を有する電源部（図示省略）から入力される直流電源を昇圧して出力する回路である。詳述すると、昇圧回路１０Ａは、入力される正の直流電圧（例えば＋０．２Ｖ）を昇圧し、負の直流電圧を出力する昇圧回路である。

【0022】

［昇圧回路の構成］
このような昇圧回路１０Ａは、図１に示すように、電源部と接続される入力部ＩＮと、トランスＴ、コンデンサＣ１，Ｃ２，Ｃ３、整流素子としてのダイオードＤ、第１ＦＥＴ１、第２ＦＥＴ２及び抵抗Ｒ１，Ｒ２を有する発振回路１００と、発振回路１００から出力された直流電圧を出力する出力部ＯＵＴと、を備える。これらのうち、発振回路１００は、入力部ＩＮを介して電源部から入力される直流電源を交流変換するとともに昇圧して出力する。
トランスＴは、一次コイルＴ１、二次コイルＴ２及びコアＴ３を有する。
一次コイルＴ１の一端は、入力部ＩＮと経路Ｌ１を介して接続されている。この経路Ｌ１は途中で分岐しており、分岐した経路Ｌ２はグランドに接続されている。この経路Ｌ２上には、コンデンサＣ１が配設されている。
二次コイルＴ２の一端はグランドと接続され、他端は経路Ｌ３を介して出力部ＯＵＴに接続されている。この経路Ｌ３は、３箇所で分岐しており、二次コイルＴ２側で分岐した２つの経路Ｌ４，Ｌ５のうち、経路Ｌ４は、後述する経路Ｌ６に接続され、経路Ｌ５は、第２ＦＥＴ２のゲートに接続されている。なお、経路Ｌ４上には、コンデンサＣ２が配設されている。このコンデンサＣ２は、第１ＦＥＴ１のゲートに印加される交流分をコンデンサにより効率良く第１ＦＥＴのゲートに伝達し、トランスを含めた回路の発振を安定させるものである。

【0023】

また、経路Ｌ３において、経路Ｌ４，Ｌ５の分岐位置と出力部ＯＵＴとの間の位置には、カソード側を二次コイルＴ２側に向け、アノード側を出力部ＯＵＴ側に向けたダイオードＤが配設されている。更に、経路Ｌ３においてダイオードＤと出力部ＯＵＴとの間には、当該経路Ｌ３から分岐してグランドに接続される経路Ｌ９が設けられ、当該経路Ｌ９上には、コンデンサＣ３が設けられている。
更に、昇圧回路１０Ａには、経路Ｌ９においてコンデンサＣ３に対する経路Ｌ３側の位置から分岐して、当該経路Ｌ９と上記経路Ｌ４とを接続する経路Ｌ１０が設けられている。この経路Ｌ１０の経路Ｌ４に対する接続部位は、当該経路Ｌ４におけるコンデンサＣ２と経路Ｌ６に対する接続部位との間に設定されている。このような経路Ｌ１０には、抵抗Ｒ２が配設されている。

【0024】

第１ＦＥＴ１及び第２ＦＥＴ２は、それぞれ異なるＦＥＴにより構成されている。
具体的に、第１ＦＥＴ１は、本発明の第１発振素子に相当し、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）のうちのディプレッション型ＦＥＴにより構成されている。本実施形態では、第１ＦＥＴ１として、ディプレッション型ｎチャネルＭＯＳＦＥＴが採用されている。
すなわち、第１ＦＥＴ１は、閾値電圧Ｖｔｈが負電位であり、ゲートに当該閾値電圧Ｖｔｈを正側に超える電圧が印加されている状態でドレイン−ソース間が導通可能となるＦＥＴである。換言すると、第１ＦＥＴ１は、ゲートに電圧が印加されていない状態でドレイン−ソース間を電流が導通し、負側にある閾値電圧Ｖｔｈを下回る電圧がゲートに印加された状態でドレイン−ソース間を電流が導通しないＦＥＴである。

【0025】

第２ＦＥＴ２は、本発明の第２発振素子に相当し、ＭＯＳＦＥＴのうちのエンハンスメント型ＦＥＴで構成されている。本実施形態では、第２ＦＥＴ２として、エンハンスメント型ｎチャネルＭＯＳＦＥＴが採用されている。
すなわち、第２ＦＥＴ２は、閾値電圧Ｖｔｈが正電位であり、ゲートに閾値電圧Ｖｔｈを超える電圧が印加された状態でドレイン−ソース間が導通可能となるＦＥＴである。換言すると、第２ＦＥＴ２は、ゲートに電圧が印加されていない状態ではドレイン−ソース間を電流が導通せず、ゲートに電圧（正側にある閾値電圧Ｖｔｈを正側に超える電圧）が印加されている状態でドレイン−ソース間を電流が導通するＦＥＴである。
なお、本実施形態では、第２ＦＥＴ２を構成するエンハンスメント型ＭＯＳＦＥＴは、第１ＦＥＴ１を構成するディプレッション型ＭＯＳＦＥＴよりオン抵抗が小さいものが採用されている。

【0026】

これら第１ＦＥＴ１及び第２ＦＥＴ２のドレインは、それぞれ、経路Ｌ７を介して一次コイルＴ１の他端と接続されている。また、第１ＦＥＴ１及び第２ＦＥＴ２のソースは、それぞれ、経路Ｌ８を介してグランドに接続されている。
一方、第１ＦＥＴ１のゲートは、上記経路Ｌ４が接続される経路Ｌ６と接続されている。この経路Ｌ６は、グランドと接続されており、当該経路Ｌ６においてグランドと経路Ｌ４が接続される部位との間には、抵抗Ｒ１が配設されている。この抵抗Ｒ１は、抵抗値が比較的高い抵抗であり、第１ＦＥＴ１のゲートの起動時電位をゼロに保つ。他方、第２ＦＥＴ２のゲートは、上記経路Ｌ５に接続されている。

【0027】

なお、第１ＦＥＴ１は、出力部ＯＵＴの負電圧（ダイオードＤを介した出力電圧）を抵抗Ｒ２と抵抗Ｒ１とで分圧した電圧がゲートに印加された際に、オフ状態となる閾値電圧Ｖｔｈが設定されたＦＥＴとしておく。換言すると、抵抗Ｒ２は、抵抗Ｒ１とで分圧された電圧が第１ＦＥＴ１の閾値電圧Ｖｔｈより負側の値となる抵抗値の抵抗が選択される。

【0028】

ここで、上記一次コイルＴ１と二次コイルＴ２とは、それぞれ、グランドから見て一次コイルＴ１と第１ＦＥＴ１との接合部電圧が下がる時に、二次コイルＴ２の出力電位が正に増加する向きとなっている。このため、第２ＦＥＴ２がオン動作に入ると二次コイルＴ２の出力は正にバイアスされ、更に深く第２ＦＥＴ２がオン状態になる。当該第２ＦＥＴ２が十分にオン状態になると、一次コイルＴ１の電流の変化が無くなり、二次コイルＴ２の出力は減少し始める。二次コイルＴ２の出力電位が下がってくると、第２ＦＥＴ２のゲート電位も低くなるので、一次コイルＴ１の電流は減少し始めて、二次コイルＴ２の出力を更に負方向にバイアスする。第２ＦＥＴ２は、閾値電圧Ｖｔｈ以下になった時点でオフ状態になるが、第１ＦＥＴ１は、負にバイアスされた時点でオフ状態になる。第１ＦＥＴ１及び第２ＦＥＴ２がそれぞれオフ状態になると、一次コイルＴ１の電流変化が無くなるため、二次コイルＴ２の出力電圧が正方向に振れる。これを繰り返すことで、発振回路１００は発振している。二次コイルＴ２は、トランスなので出力は交流となる。この交流の負側成分を、上記ダイオードＤにより整流することで、昇圧回路１０Ａは、昇圧したＤＣ電圧（直流電圧）を得ている。
なお、二次コイルＴ２の出力は交流であるので、正側成分を整流して利用しても良い。しかしながら、負側成分のＤＣ電圧を利用することにより、以降に説明する第２ＦＥＴ２の切り離しや出力の定電圧化を実現している。

【0029】

［昇圧回路の作用］
このような昇圧回路１０Ａは、以下のように作用する。
第１ＦＥＴ１では、上記のように、ゲートに電圧が印加されていない状態でドレイン−ソース間を電流が導通する。このため、発振回路１００の起動時（入力部ＩＮに電源部からの電圧が入力し始めの時）では、第１ＦＥＴ１のドレイン−ソース間を電流が流れる。一方、第２ＦＥＴ２では、ゲートに閾値電圧Ｖｔｈ以上の電圧が印加されている状態でドレイン−ソース間を電流が導通可能となる。このため、発振回路１００の起動時では、第２ＦＥＴ２は、ドレイン−ソース間を電流が導通しづらいオフ状態にある。
これにより、発振回路１００の起動時においては、第１ＦＥＴ１のドレイン−ソース間が導通しやすい状態にあるので、入力部ＩＮから経路Ｌ１を介して入力される電流は、一次コイルＴ１を導通し、二次コイルＴ２から変圧（昇圧）された電圧が経路Ｌ３上のダイオードＤを介して出力部ＯＵＴに出力される。

【0030】

ここで、経路Ｌ３から分岐した経路Ｌ４，Ｌ５のうち、経路Ｌ４は、第１ＦＥＴ１のゲートと接続される経路Ｌ６と接続され、経路Ｌ５は、第２ＦＥＴ２のゲートと接続されている。
このため、発振回路１００の起動後には、第１ＦＥＴ１のゲートには、ダイオードＤ、経路Ｌ３から分岐する経路Ｌ９、更に、当該経路Ｌ９から分岐する経路Ｌ１０を介した電圧が、経路Ｌ４（経路Ｌ４における経路Ｌ１０との接続部位から経路Ｌ６との接続部位までの範囲）及び経路Ｌ６を介して印加される。すなわち、第１ＦＥＴ１のゲートには、ダイオードＤ及び抵抗Ｒ２を介した電圧が印加される。このため、当該ゲートに印加される電圧は、抵抗Ｒ２が設けられていない場合に比べて負にバイアスされ、第１ＦＥＴ１のオン状態を維持する電圧の範囲を超えた電圧（第１ＦＥＴ１の閾値電圧Ｖｔｈを負側に超えた電圧）が当該ゲートに印加される。これにより、発振回路１００の起動後に出力部ＯＵＴの電位が負になることで第１ＦＥＴ１をオフ状態にすることができ、当該第１ＦＥＴ１のドレイン−ソース間を電流が流れることによる電力損失の発生を抑制できる。

【0031】

また、発振回路１００の起動後には、二次コイルＴ２から出力された電圧、すなわち、第２ＦＥＴ２のソース−ドレイン間の導通を可能とする電圧が、経路Ｌ３から分岐する経路Ｌ５を介して、当該第２ＦＥＴ２のゲートに印加される。この第２ＦＥＴ２は、上記のように、ドレイン−ソース間の導通が可能となった場合のドレイン−ソース間の抵抗値（オン抵抗）が、同じ場合の第１ＦＥＴ１のドレイン−ソース間の抵抗値（オン抵抗）より小さいものが採用されている。

【0032】

このため、発振回路１００の起動後では、オン／オフ両状態の主体は第２ＦＥＴ２が担うことで、第１ＦＥＴ１のオン抵抗による電力損失が抑制される。
これにより、昇圧回路１０Ａは、入力電圧を効率よく昇圧でき、昇圧された電圧を出力部ＯＵＴから出力できる。例えば、上記構成の昇圧回路１０Ａでは、入力部ＩＮに対する入力電圧が略２００ｍＶで、かつ、入力電流が略１００μＡである場合に、７０％の効率で略２．５Ｖの出力電圧を得ることができた。

【0033】

［第１実施形態の効果］
以上説明した本実施形態に係る昇圧回路１０Ａによれば、以下の効果がある。
発振回路１００の起動時には、ディプレッション型トランジスタである第１ＦＥＴ１を用いた発振が行われ、発振回路１００の起動後には、エンハンスメント型トランジスタである第２ＦＥＴ２を用いた発振が行われる。
ここで、発振回路１００の起動時には、第１ＦＥＴ１及び第２ＦＥＴ２の各ゲートに電圧は印加されておらず、第２ＦＥＴ２はオフ状態であるが、第１ＦＥＴ１は、ドレイン−ソース間で電流が導通可能なオン状態である。従って、発振回路１００は、第１ＦＥＴ１を用いた発振が可能であり、昇圧回路１０Ａに比較的低い直流電源が入力される場合でも、当該直流電源を確実に昇圧できる。

【0034】

発振回路１００の起動後には、当該発振回路１００から出力される電圧が第１ＦＥＴ１のゲートに印加されるので、当該第１ＦＥＴ１をオフ状態とすることができる。従って、第１ＦＥＴ１による発振起動後に、第２ＦＥＴ２による発振動作に確実に移行できる。
ここで、第２ＦＥＴ２は、ドレイン−ソース間の抵抗値が第１ＦＥＴ１のドレイン−ソース間の抵抗値より低いＭＯＳＦＥＴが採用されているので、第１ＦＥＴ１を用いて発振する場合に比べ、第２ＦＥＴ２を用いて発振する方が電力損失は少ない。このため、発振回路１００の発振起動後に第１ＦＥＴ１をオフ状態にして、第２ＦＥＴ２を用いた発振とすることにより、電力損失を抑制でき、入力される直流電源を効率よく昇圧できる。

【0035】

発振回路１００の起動時では、第１ＦＥＴ１及び第２ＦＥＴ２の各ゲートには電圧が印加されていない。ここで、第１ＦＥＴ１は、ゲートに電圧が印加されていない状態でオン状態であるので、一次コイルＴ１を電流が導通し、発振回路１００が起動する。そして、トランスＴの二次コイルＴ２から出力された電圧は、ダイオードＤを介して出力部ＯＵＴに出力されるとともに、第２ＦＥＴ２のゲートに印加される。これにより、当該第２ＦＥＴ２のゲートに電圧が印加され、当該第２ＦＥＴ２をオン状態にすることができる。従って、比較的低い電圧の直流電源が入力部ＩＮに入力される場合でも、発振回路１００を起動でき、昇圧回路１０Ａによる直流電源の昇圧を確実に実施できる。

【0036】

ディプレッション型ＭＯＳＦＥＴでは、ゲートに電圧が印加されていない状態でドレイン−ソース間を電流が導通可能である。このため、このようなディプレッション型ＭＯＳＦＥＴを第１ＦＥＴ１として採用することで、入力部ＩＮに入力される直流電源の電圧が比較的低い場合でも、発振回路１００を起動させることができ、当該直流電源を確実に昇圧できる。
ここで、低電流でもトランスコンダクタンスｇｍの大きい発振の起動に適したディプレッション型ＭＯＳＦＥＴでは、オン抵抗が大きくなる傾向にあるのに対し、本実施形態では、起動後動作のエンハンスメント型ＭＯＳＦＥＴにより構成される第２ＦＥＴ２は、ディプレッション型ＦＥＴにより構成される第１ＦＥＴ１よりオン抵抗が小さいもので構成されている。このため、第１ＦＥＴ１よりも第２ＦＥＴ２を導通する方が電力損失は少ない。このことから、第２ＦＥＴ２を上記オン抵抗が小さいエンハンスメント型ＦＥＴで構成し、発振回路１００の起動後に、当該第２ＦＥＴ２のドレイン−ソース間を電流が導通するように構成することで、電力損失を低減できる。従って、入力される直流電源を効率よく昇圧できる。

【0037】

二次コイルＴ２の出力端と出力部ＯＵＴとを結ぶ経路Ｌ３から分岐し、当該二次コイルＴ２の出力電圧を第１ＦＥＴ１のゲートに印加させる経路Ｌ４上には、コンデンサＣ２が配設されている。これによれば、当該第１ＦＥＴ１のゲートに印加される交流分をコンデンサにより効率よく第１ＦＥＴのゲートに伝達できるため、第１ＦＥＴ１の動作、及び、トランスＴの発振を安定化でき、ひいては、昇圧回路１０Ａの動作を安定化できる。

【0038】

第１ＦＥＴ１がディプレッション型ｎチャネルＭＯＳＦＥＴで構成されている場合、当該第１ＦＥＴ１のドレイン−ソース間は、ゲートに電圧が印加されていない状態であっても電流が導通可能である。この場合、発振回路１００の起動後も、オン抵抗が低いエンハンスメント型ＦＥＴで構成された第２ＦＥＴ２がオフ状態になる閾値電圧Ｖｔｈ以下から第１ＦＥＴ１のゲートが負にバイアスされて当該第１ＦＥＴ１がオフ状態になる期間の間、オン抵抗が高い第１ＦＥＴ１が少なからず電流を流すため、入力される直流電源の昇圧効率を下げる要因となる。
これに対し、出力部ＯＵＴの負出力電圧は、ダイオードＤ及び抵抗Ｒ２を介して第１ＦＥＴ１のゲートに印加されるので、当該ゲートに印加される電圧を当該第１ＦＥＴ１の閾値電圧Ｖｔｈより負側に下げることができる。すなわち、第１ＦＥＴ１に負バイアスをかけることができる。これによれば、発振回路１００の起動後では、一次コイルＴ１を介した電流が第１ＦＥＴ１のドレイン−ソース間を流れなくなり、オン抵抗が低い第２ＦＥＴ２のみスイッチング動作するようになる。従って、電力損失を一層抑制でき、入力される直流電源を効率よく昇圧できる。

【0039】

［第２実施形態］
次に、本発明の第２実施形態について説明する。
本実施形態に係る昇圧回路は、上記昇圧回路１０Ａの構成に加え、二次コイル、ひいては、出力部からの出力電圧を一定にするための導通制御素子及び抵抗を有する点で、当該昇圧回路１０Ａと相違する。なお、以下の説明では、既に説明した部分と同一又は略同一である部分については、同一の符号を付して説明を省略する。

【0040】

図２は、本実施形態に係る昇圧回路１０Ｂの構成を示す回路図である。
本実施形態に係る昇圧回路１０Ｂは、図２に示すように、発振回路１００が出力電圧制御素子としての第３ＦＥＴ３と抵抗Ｒ３とを更に有する他は、上記昇圧回路１０Ａと同様の構成及び機能を有する。
具体的に、昇圧回路１０Ｂでは、経路Ｌ５上にディプレッション型ｎチャネルＭＯＳＦＥＴで構成される第３ＦＥＴ３が配設されている。この第３ＦＥＴ３のドレインは、経路Ｌ５における経路Ｌ３との分岐位置側に接続され、ソースは、経路Ｌ５における経路Ｌ３との分岐位置側とは反対側に接続される。また、第３ＦＥＴ３のゲートは、経路Ｌ９における経路Ｌ１０の分岐位置より経路Ｌ３側に分岐位置を有する経路Ｌ１１と接続されている。このような第３ＦＥＴ３は、出力部ＯＵＴにより出力予定の電圧に応じた出力電圧の閾値電圧を有するＦＥＴである。すなわち、当該閾値電圧は、第２ＦＥＴ２のゲートに当該閾値電圧を印加することで、出力部ＯＵＴの出力電圧が予定電圧と略一致するように設定された電圧値である。
更に、経路Ｌ５において第３ＦＥＴ３のソースから第２ＦＥＴ２のゲートに至るまでの範囲内にて分岐する経路Ｌ１２が設けられ、当該経路Ｌ１２は、抵抗Ｒ３を介してグランドと接続されている。

【0041】

このような昇圧回路１０Ｂにおける発振回路１００の起動時では、ディプレッション型ｎチャネルＭＯＳＦＥＴで構成された第３ＦＥＴ３はオン状態となっている。そして、発振回路１００が起動し、二次コイルＴ２の出力電圧（負電圧）が増大して、第３ＦＥＴ３のゲートに対する入力電圧が閾値電圧未満になる（当該閾値電圧を負側に超える）と、第３ＦＥＴ３が高抵抗状態となり、正帰還電圧は第３ＦＥＴ３の高抵抗値と抵抗Ｒ３とで分圧される。このように、二次コイルＴ２の出力は分圧されるので、第２ＦＥＴ２のゲート電圧の交流振幅は小さくなり、第２ＦＥＴ２のオン状態が制限されるため、二次コイルＴ２の出力電圧の増大を抑制し、出力部ＯＵＴの出力電圧（例えば、−３Ｖ）を安定的に出力可能としている。

【0042】

［第２実施形態の効果］
以上説明した本実施形態に係る昇圧回路１０Ｂによれば、上記昇圧回路１０Ａと同様の効果を奏することができる他、以下の効果を奏することができる。
出力電圧制御素子としての第３ＦＥＴ３が、出力部ＯＵＴの出力電圧（すなわち、二次コイルＴ２の出力電圧）が予定電圧となるように、二次コイルＴ２から第２ＦＥＴ２のゲートに印加される電圧（正帰還電圧）を制御する。これによれば、二次コイルＴ２の出力電圧、ひいては、出力部ＯＵＴの出力電圧が過剰に高くなることを抑制できる。従って、昇圧回路１０Ｂの出力電圧を安定化できる他、昇圧回路１０Ｂの汎用性を向上できる。
また、発振回路１００の起動直後では、第３ＦＥＴ３はオン状態であり、ゲートは高インピーダンスであることから電流を消費しないため、一番入力電力の少ない起動時のエネルギー変換効率を下げることなく、定電圧機能を実現できる。

【0043】

［第３実施形態］
次に、本発明の第３実施形態について説明する。
本実施形態に係る昇圧回路は、上記昇圧回路１０Ａと同様の構成を有する他、上記第１ＦＥＴ１のソースに他のＦＥＴのドレインを接続することで、発振回路の起動後に第１ＦＥＴ１を確実にオフ状態とする。この点で、本実施形態に係る昇圧回路は、昇圧回路１０Ａと相違する。なお、以下の説明では、既に説明した部分と同一又は略同一である部分については、同一の符号を付して説明を省略する。

【0044】

図３は、本実施形態に係る昇圧回路１０Ｃの構成を示す回路図である。
以下、本実施形態に係る昇圧回路１０Ｃと、上記昇圧回路１０Ａとの相違点について主に説明する。
上記昇圧回路１０Ａ（図１参照）では、発振回路１００を構成する第１ＦＥＴ１及び第２ＦＥＴ２のそれぞれのソースは、経路Ｌ８を介してグランドに接続されていた。これに対し、昇圧回路１０Ｃでは、図３に示すように、第２ＦＥＴ２のソースは、経路Ｌ８を介してグランドに接続され、発振回路１００は、第１ＦＥＴ１のソースにドレインが接続される第４ＦＥＴ４を有する。

【0045】

また、上記昇圧回路１０Ａでは、経路Ｌ９から分岐する経路Ｌ１０は、経路Ｌ６を介して第１ＦＥＴ１のゲートに接続される経路Ｌ４と接続されていた。これに対し、昇圧回路１０Ｃでは、経路Ｌ１０には、それぞれ直列に接続された抵抗Ｒ４，Ｒ５が設けられ、当該経路Ｌ１０の他端は、グランドに接続されている。そして、抵抗Ｒ４と抵抗Ｒ５との間にて経路Ｌ１０から分岐する経路Ｌ１３は、第４ＦＥＴ４のゲートに接続されている。
一方、第４ＦＥＴ４のソースは、グランドに接続されている。

【0046】

第４ＦＥＴ４は、本発明の導通制御素子に相当する。この第４ＦＥＴ４は、本実施形態では、第１ＦＥＴ１と同様にディプレッション型ｎチャネルＭＯＳＦＥＴで構成されており、当該第１ＦＥＴ１に対して直列に設けられている。この第４ＦＥＴ４は、発振回路１００の起動後に第１ＦＥＴ１をオフにする機能を有する。

【0047】

ここで、第１ＦＥＴ１として、昇圧回路に入力される直流電源が比較的低電圧でも発振回路を発振させやすい素子を選択することが好ましい。しかしながら、昇圧回路からの出力電圧の増大に応じて第１ＦＥＴ１がオフ状態になる条件を満たす素子を選ぶことが困難な場合がある。
これに対し、上記第１及び第２実施形態にて第１ＦＥＴ１が有する機能を、発振回路１００における第１ＦＥＴ１及び第４ＦＥＴ４に分けることで、両方の目的、すなわち、
発振回路１００を発振させやすくすること、及び、出力電圧の増大に応じて第１ＦＥＴ１をオフ状態とすることを高性能に達成できる。

【0048】

具体的に、第１ＦＥＴ１及び第４ＦＥＴ４は、ゲートに電圧が印加されていない状態でドレイン−ソース間を電流が導通する。このため、発振回路１００の起動時（入力部ＩＮに電源部からの直流電源が入力し始めの時）では、第１ＦＥＴ１のドレイン−ソース間、及び、第４ＦＥＴ４のドレイン−ソース間を電流が流れる。一方、上記のように、発振回路１００の起動時では、第２ＦＥＴ２は、ドレイン−ソース間を電流が導通しづらいオフ状態にある。
従って、発振回路１００の起動時においては、第１ＦＥＴ１のドレイン−ソース間が導通しやすい状態にあるので、入力部ＩＮから経路Ｌ１を介して入力される直流電源は、一次コイルＴ１を導通し、二次コイルＴ２から変圧（昇圧）された電圧が経路Ｌ３上のダイオードＤを介して出力部ＯＵＴに出力される。

【0049】

一方、発振回路１００の起動後には、経路Ｌ３からダイオードＤを介した直流電圧が経路Ｌ９、Ｌ１０，Ｌ１３を介して、第４ＦＥＴ４のゲートに印加される。これら経路Ｌ９，Ｌ１０，Ｌ１３のうち、経路Ｌ１３は、経路Ｌ１０において抵抗Ｒ４，Ｒ５の間から分岐しているので、第４ＦＥＴ４のゲートには、抵抗Ｒ４，Ｒ５により分圧された電圧が印加される。このため、当該第４ＦＥＴ４のゲートに印加される電圧は、これら抵抗Ｒ４，Ｒ５が設けられていない場合に比べて負にバイアスされ、第４ＦＥＴ４をオン状態とする電圧の範囲を超えた電圧（第４ＦＥＴ４の閾値電圧Ｖｔｈを負側に超えた電圧）が当該ゲートに印加される。これにより、発振回路１００の起動後に第４ＦＥＴ４をオフ状態にすることができ、ひいては、第１ＦＥＴ１のドレイン−ソース間を電流が流れることによる電力損失の発生を抑制できる。

【0050】

また、発振回路１００の起動後には、二次コイルＴ２から出力された電圧、すなわち、第２ＦＥＴ２のソース−ドレイン間の導通を可能とする電圧が、経路Ｌ３から分岐する経路Ｌ５を介して、当該第２ＦＥＴ２のゲートに印加される。この第２ＦＥＴ２は、上記のように、ドレイン−ソース間の導通が可能となった場合のドレイン−ソース間の抵抗値（オン抵抗）が、同じ場合の第１ＦＥＴ１のドレイン−ソース間の抵抗値（オン抵抗）より小さいものが採用されている。このため、発振回路１００の起動後では、第１ＦＥＴ１のオン抵抗による電力損失が抑制される。

【0051】

従って、第４ＦＥＴ４として、第１ＦＥＴ１の切り離しに好適な負電圧の閾値電圧Ｖｔｈを有するディプレッション型素子とすることで、発振回路１００におけるディプレッション型素子である第１ＦＥＴ１による発振から、エンハンスメント型素子である第２ＦＥＴ２への発振動作移行を最適化できる。
なお、このような構成の昇圧回路１０Ｃでは、第１ＦＥＴ１から第２ＦＥＴ２への移行制御用の抵抗Ｒ１，Ｒ２による分圧は必要でなくなるので、抵抗Ｒ２を省略できる。同様に、昇圧回路１０Ｃでは、第４ＦＥＴ４の負側の閾値電圧Ｖｔｈが、経路Ｌ９の出力電圧と一致している場合には、当該経路Ｌ９を第４ＦＥＴ４へ直接接続すれば、第４ＦＥＴ４のオフ動作移行のために使用している抵抗Ｒ４，Ｒ５も省略できる。このため、昇圧回路１０Ｃの部品数削減及び構成簡略化にも効果がある。

【0052】

［第３実施形態の効果］
以上説明した本実施形態に係る昇圧回路１０Ｃによれば、上記昇圧回路１０Ａと同様の効果を奏することができる他、以下の効果を奏することができる。
昇圧回路１０Ｃでは、発振時にオンとなるディプレッション型素子である第１ＦＥＴ１と、発振後にオンとなるエンハンスメント型素子である第２ＦＥＴ２への移行用のディプレッション型素子である第４ＦＥＴ４とが別に設けられている。これによれば、発振回路１００の発振に最適な第１ＦＥＴ１（ディプレッション型素子）と、第２ＦＥＴ２への移行後に当該第１ＦＥＴ１を切り離す第４ＦＥＴ４（ディプレッション型素子）とを個別に選んで組み合わせることができる。このため、ＤＣ−ＤＣ変換電圧の低減化及び効率を向上できる。また、第４ＦＥＴ４の閾値電圧Ｖｔｈを適切に選ぶことにより、上記のように、抵抗Ｒ４、Ｒ５の分圧回路も省略できる。従って、この場合には、上記効果を奏しつつ、部品点数の増加を抑制できる。

【0053】

なお、上記では、第１ＦＥＴ１を発振用の素子とし、第４ＦＥＴ４を第２ＦＥＴ２への移行用素子（第１ＦＥＴ１の導通制御素子）と示したが、第４ＦＥＴ４を発振用素子とし、第１ＦＥＴ１を第２ＦＥＴ２への移行用素子としてもよい。この場合は、第１ＦＥＴ１及び第４ＦＥＴ４の各ゲートに電圧が入力される経路を入れ替えればよい。
また、上記第２実施形態にて示した昇圧回路１０Ｂを構成する第１ＦＥＴ１を、昇圧回路１０Ｃのように、第１ＦＥＴ１及び第４ＦＥＴ４に分けてもよい。これによれば、当該昇圧回路１０Ｂが奏することができる効果と、昇圧回路１０Ｃが奏することができる効果とを、同時に奏することができる。

【0054】

［実施形態の変形］
本発明は、上記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
上記各実施形態では、第１ＦＥＴ１、第３ＦＥＴ３及び第４ＦＥＴ４として、ディプレッション型ｎチャネルＭＯＳＦＥＴを採用したが、本発明はこれに限らない。すなわち、第１ＦＥＴ１、第３ＦＥＴ３及び第４ＦＥＴ４の少なくともいずれかに、ＪＦＥＴを採用してもよい。
ここで、ｎチャネルＪＦＥＴは、ディプレッション型ｎチャネルＭＯＳＦＥＴと同様に、０Ｖ以下に設定された閾値から０Ｖまでの範囲（０Ｖを含む）の電圧がゲートに印加された場合に、ドレイン−ソース間で電流の導通が可能となり、当該範囲外の電圧が印加されるとオフ状態となる。このため、発振回路の起動時に、第１ＦＥＴ１をオン状態にすることができ、発振回路の起動、すなわち、入力される直流電源の変換（昇圧）を実施できる。

【0055】

なお、昇圧回路１０Ａ，１０Ｂにおいて、第１ＦＥＴ１をｎチャネルＪＦＥＴで構成する場合には、当該第１ＦＥＴ１のゲートには、抵抗Ｒ２を介さずに二次コイルＴ２の出力電圧がダイオードＤを介して印加される構成とすることができる。すなわち、第１ＦＥＴ１をｎチャネルＪＦＥＴで構成する場合には、発振回路の起動後、当該ｎチャネルＪＦＥＴのゲートに負電圧が印加されて第１ＦＥＴ１がオフ状態となることから、上記抵抗Ｒ２は設けなくてよい。昇圧回路１０Ｃにおいては、第４ＦＥＴ４をｎチャネルＪＦＥＴで構成する場合には、同様の理由により、抵抗Ｒ４，Ｒ５を省略できる。
このような構成によれば、昇圧回路の構成が複雑化することを抑制できる。この他、抵抗Ｒ２，Ｒ４，Ｒ５を設けることによる電力損失がないことから、当該抵抗Ｒ２，Ｒ４，Ｒ５を設ける場合に比べ、入力される直流電源を効率よく変換（昇圧）できる。

【0056】

上記各実施形態では、第１ＦＥＴ１をディプレッション型ｎチャネルＭＯＳＦＥＴで構成し、第２ＦＥＴ２をエンハンスメント型ｎチャネルＭＯＳＦＥＴで構成した。また、上記第２実施形態では、第３ＦＥＴ３をディプレッション型ｎチャネルＭＯＳＦＥＴで構成した。更に、上記第３実施形態では、第４ＦＥＴ４をディプレッション型ｎチャネルＭＯＳＦＥＴで構成した。しかしながら、本発明はこれに限らない。すなわち、第１ＦＥＴ１をディプレッション型ｐチャネルＭＯＳＦＥＴ又はｐチャネルＪＦＥＴで構成し、第２ＦＥＴ２をエンハンスメント型ｐチャネルＭＯＳＦＥＴで構成してもよい。同様に、第３ＦＥＴ３及び第４ＦＥＴ４をディプレッション型ｐチャネルＭＯＳＦＥＴで構成してもよい。また、上記のように、ＭＯＳＦＥＴに限らず、本発明を構成可能であれば、他のＦＥＴでもよい。
各ＦＥＴをｐチャネルＦＥＴで構成する場合には、入力部ＩＮへの入力電圧（直流電源）を負電圧入力とし、更に、ダイオードＤの極性を反転させればよい。但し、この場合には、出力部ＯＵＴの出力は、正出力となる。

【0057】

上記各実施形態では、入力部ＩＮには正電圧が入力され、出力部ＯＵＴは負電圧を出力するとしたが、本発明はこれに限らない。すなわち、上記のように、負電圧が入力部ＩＮに入力され、出力部ＯＵＴが正電圧を出力する構成としてもよく、入力部ＩＮに入力される電圧の正負と、出力部ＯＵＴから出力される電圧の正負とが一致するように構成してもよい。
上記各実施形態では、トランスＴは、単相複巻変圧器で構成したが、本発明はこれに限らず、単相単巻変圧器で構成してもよい。

【0058】

上記各実施形態では、昇圧回路１０Ａ，１０Ｂ，１０Ｃは、それぞれ、図１〜図３に示した回路構成を有するとしたが、本発明はこれに限らない。すなわち、本発明を実現可能な構成であれば、他の回路素子が配設されていてもよい。
上記各実施形態では、昇圧回路１０Ａ，１０Ｂ，１０Ｃは、太陽光発電素子及び熱電変換素子等の環境発電素子からの直流電源を昇圧する昇圧回路として構成した。しかしながら、本発明はこれに限らず、多様な用途に用いられる昇圧回路として構成することも可能である。

【産業上の利用可能性】

【0059】

本発明は、昇圧回路に利用でき、例えば、太陽光発電素子及び熱電変換素子等の環境発電素子からの直流電源を昇圧する昇圧回路に好適に利用できる。

【符号の説明】

【0060】

１０Ａ，１０Ｂ，１０Ｃ…昇圧回路、１００…発振回路、１…第１ＦＥＴ（第１発振素子）、２…第２ＦＥＴ（第２発振素子）、３…第３ＦＥＴ（出力電圧制御素子）、４…第４ＦＥＴ（導通制御素子）。

【図1】

【図2】

【図3】