特許 6294511 半導体装置の製造方法及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6294511

(24)【登録日】2018年2月23日

(45)【発行日】2018年3月14日

(54)【発明の名称】半導体装置の製造方法及び半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20180305BHJP

   H01L 29/78 20060101ALI20180305BHJP

【ＦＩ】

   H01L29/78 301Z

   H01L29/78 301X

【請求項の数】3

【全頁数】9

(21)【出願番号】特願2016-573138(P2016-573138)

(86)(22)【出願日】2015年11月9日

(86)【国際出願番号】JP2015081495

(87)【国際公開番号】WO2017081727

(87)【国際公開日】20170518

【審査請求日】2016年12月14日

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(72)【発明者】

【氏名】舛岡 富士雄

(72)【発明者】

【氏名】中村 広記

(72)【発明者】

【氏名】原田 望

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００９−１８２３１８（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１７５５５７（ＷＯ，Ａ１）

【文献】 特開２０１４−２２０５３２（ＪＰ，Ａ）

【文献】 特開２０１５−１７０８１２（ＪＰ，Ａ）

【文献】 特開２０１５−１６７２５８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

基板上に形成された平面状半導体層上に第１の絶縁膜と第２の絶縁膜を堆積し、
前記第２の絶縁膜にゲート電極を形成するための第１の孔を形成し、
前記第１の孔に第１の金属を埋め込むことにより前記ゲート電極を形成し、
前記ゲート電極の上面且つ前記第１の孔の側面に第３の絶縁膜からなるサイドウォールを形成し、
前記第３の絶縁膜からなるサイドウォールをマスクとしてエッチングをすることにより 前記ゲート電極と前記第１の絶縁膜に第２の孔を形成し、
前記第２の孔の側面にゲート絶縁膜を形成し、
前記第２の孔に前記平面状半導体層から半導体層をエピタキシャル成長させることにより第１の柱状半導体層を形成することを特徴とする半導体装置の製造方法。

【請求項2】

基板上に形成された平面状半導体層と、
前記平面状半導体層上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層を取り囲むゲート絶縁膜と、
前記ゲート絶縁膜を取り囲むゲート電極と、
前記ゲート電極と前記平面状半導体層との間にあって前記ゲート絶縁膜を取り囲む第１の絶縁膜と、
前記ゲート電極に接続したゲート配線と、
前記ゲート電極上に形成された第３の絶縁膜からなるサイドウォールと、
を有し、
前記ゲート配線幅は前記第３の絶縁膜からなるサイドウォールの幅の二倍以下であることを特徴とする半導体装置。

【請求項3】

前記ゲート電極の直径は前記第３の絶縁膜からなるサイドウォールの幅の二倍以上であることを特徴とする請求項２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関する。

【背景技術】

【0002】

半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。

【0003】

柱状半導体層形成後に、ゲート電極を形成することが提案されている。（例えば、特許文献４）。しかしながら、柱状半導体層が細くなったとき、柱状半導体層を立てることができるか不明である。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平２−７１５５６号公報

【特許文献2】特開平２−１８８９６６号公報

【特許文献3】特開平３−１４５７６１号公報

【特許文献4】特開２０１５−１８８１１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

そこで、本発明は、ゲート電極を形成後、柱状半導体層を形成する半導体装置の製造方法もしくは、その結果としての半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の半導体装置の製造方法は、基板上に形成された平面状半導体層上に第１の絶縁膜と第２の絶縁膜を堆積し、前記第２の絶縁膜にゲート電極を形成するための第１の孔を形成し、前記第１の孔に第１の金属を埋め込むことにより前記ゲート電極を形成し、前記ゲート電極の上面且つ前記第１の孔の側面に第３の絶縁膜からなるサイドウォールを形成し、前記第３の絶縁膜からなるサイドウォールをマスクとしてエッチングをすることにより前記ゲート電極と前記第１の絶縁膜に第２の孔を形成し、前記第２の孔の側面にゲート絶縁膜を形成し、前記第２の孔に前記平面状半導体層から半導体層をエピタキシャル成長させることにより第１の柱状半導体層を形成することを特徴とする。

【0007】

また、本発明の半導体装置は、基板上に形成された平面状半導体層と、前記平面状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層を取り囲むゲート絶縁膜と、前記ゲート絶縁膜を取り囲むゲート電極と、前記ゲート電極と前記平面状半導体層との間にあって前記ゲート絶縁膜を取り囲む第１の絶縁膜と、を有することを特徴とする。

【発明の効果】

【0008】

本発明によれば、ゲート電極を形成後、柱状半導体層を形成する半導体装置の製造方法もしくは、その結果としての半導体装置を提供することができる。

【0009】

基板上に形成された平面状半導体層上に第１の絶縁膜と第２の絶縁膜を堆積し、前記第２の絶縁膜にゲート電極を形成するための第１の孔を形成し、前記第１の孔に第１の金属を埋め込むことにより前記ゲート電極を形成し、前記ゲート電極の上面且つ前記第１の孔の側面に第３の絶縁膜からなるサイドウォールを形成し、前記第３の絶縁膜からなるサイドウォールをマスクとしてエッチングをすることにより前記ゲート電極と前記第１の絶縁膜に第２の孔を形成し、前記第２の孔の側面にゲート絶縁膜を形成し、前記第２の孔に前記平面状半導体層から半導体層をエピタキシャル成長させることにより第１の柱状半導体層を形成することを特徴とすることにより、ゲート電極を形成後、柱状半導体層を形成することができる。

【0010】

また、第１の柱状半導体層をエピタキシャル成長させる前に、金属からなるゲート電極は、第１の絶縁膜と第３の絶縁膜とゲート絶縁膜により覆われているため、第１の柱状半導体層に対する金属汚染を低減することができる。

【0011】

前記ゲート電極と前記平面状半導体層との間にあって前記ゲート絶縁膜を取り囲む第１の絶縁膜との構造により、ゲート電極下の第１の絶縁膜がゲート絶縁膜を取り囲む構造であるため、ゲート電極下端においてゲート電極と第１の柱状半導体層との絶縁を確かなものとすることができる。

【図面の簡単な説明】

【0012】

【図1】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図2】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図3】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図4】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図5】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図6】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図7】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図8】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図9】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図10】（Ａ）は本発明に係る半導体装置の製造方法の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【図11】（Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態に係る半導体装置の製造方法を、図１〜図１１を参照しながら説明する。本実施例の半導体層は、シリコン層であることが好ましい。また、半導体層は、Ｇｅ、ＣといったＩＶ族の半導体としてもよい。また、半導体層はＩＩＩ族とＩＶ族の化合物半導体としてもよい。

【0014】

図１に示すように、基板１００上に形成された平面状半導体層１０１上に第１の絶縁膜１０２と第２の絶縁膜１０３を堆積し、第２の絶縁膜１０３上にゲート電極を形成するための第１の孔を形成するためのレジスト１０４を形成する。このとき、レジスト１０４を、ゲート電極とゲート配線を形成するための第１の孔のパターンとしてもよい。ゲート電極とゲート配線を形成するための第１の孔のパターンとするとき、ゲート配線幅は、後の第３の絶縁膜のサイドウォールの幅の二倍以下とすることが好ましい。また、ゲート電極の直径は、後の第３の絶縁膜のサイドウォールの幅の二倍以上とすることが好ましい。また、第１の絶縁膜１０２は窒化膜が好ましい。また、第１の絶縁膜は酸化膜としてもよい。また、第２の絶縁膜は酸化膜であることが好ましい。また、平面状半導体層１０１上部に拡散層を形成しておいてもよい。また、平面状半導体層１０１の周囲を素子分離絶縁膜０９９が取り囲んでいてもよい。

【0015】

図２に示すように、第２の絶縁膜１０３にゲート電極を形成するための第１の孔１０５を形成する。

【0016】

図３に示すように、レジスト１０４を除去する。

【0017】

図４に示すように、第１の孔１０５に第１の金属１０６を堆積する。第１の金属１０６は半導体のゲートに使用される金属であることが好ましい。第１の金属１０６は、窒化チタン、窒化アルミチタンであることが好ましい。

【0018】

図５に示すように、第１の金属１０６をエッチバックすることにより、第１の孔１０５に第１の金属１０６が埋め込まれ、ゲート電極１０６ａが形成される。ゲート配線１０６ｂが同時に形成されてもよい。

【0019】

図６に示すように、ゲート電極１０６ａの上面且つ第１の孔１０５の側面に第３の絶縁膜１０７を堆積する。

【0020】

図７に示すように、第３の絶縁膜１０７をエッチングし、サイドウォール状に残存させゲート電極１０６ａの上面且つ第１の孔１０５の側面に、第３の絶縁膜１０７からなるサイドウォールを形成する。

【0021】

図８に示すように、第３の絶縁膜１０７からなるサイドウォールをマスクとしてエッチングをすることによりゲート電極１０６ａと第１の絶縁膜１０２に第２の孔１０８を形成する。

【0022】

図９に示すように、ゲート絶縁膜１０９を堆積する。ゲート絶縁膜は、高誘電体膜であることが好ましい。また、ゲート絶縁膜は、酸化膜、窒化膜、高誘電体膜のいずれか一つを含むことが好ましい。

【0023】

図１０に示すように、ゲート絶縁膜１０９をエッチングし、第２の孔１０８の側面にゲート絶縁膜１０９を形成する。第１の柱状半導体層をエピタキシャル成長させる前に、第１の金属１０６からなるゲート電極１０６ａとゲート配線１０６ｂは、第１の絶縁膜１０２と第３の絶縁膜１０７とゲート絶縁膜１０９により覆われているため、第１の柱状半導体層に対する金属汚染を低減することができる。

【0024】

図１１に示すように、第２の孔１０８に平面状半導体層１０１から半導体層をエピタキシャル成長させることにより第１の柱状半導体層１１０を形成する。以上により、ゲート電極を形成後、柱状半導体層を形成することができる。この後、第１の柱状半導体層上部に拡散層を形成してもよい。

【0025】

本発明の実施形態に係る半導体装置の構造を図１１に示す。

【0026】

基板１００上に形成された平面状半導体層１０１と、前記平面状半導体層１０１上に形成された第１の柱状半導体層１１０と、前記第１の柱状半導体層１１０を取り囲むゲート絶縁膜１０９と、前記ゲート絶縁膜１０９を取り囲むゲート電極１０６ａと、前記ゲート電極１０６ａと前記平面状半導体層１０１との間にあって前記ゲート絶縁膜１０９を取り囲む第１の絶縁膜１０２と、を有する。

【0027】

前記ゲート電極１０６ａと前記平面状半導体層１０１との間にあって前記ゲート絶縁膜１０９を取り囲む第１の絶縁膜１０２との構造により、ゲート電極１０６ａ下の第１の絶縁膜１０２がゲート絶縁膜１０９を取り囲む構造であるため、ゲート電極１０６ａ下端においてゲート電極１０６ａと第１の柱状半導体層１１０との絶縁を確かなものとすることができる。

【0028】

また、ゲート電極１０６ａにはゲート配線１０６ｂが接続されていてもよい。また、平面状半導体層１０１の周囲を素子分離絶縁膜０９９が取り囲んでいてもよい。

【0029】

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

【0030】

例えば、上記実施例において、ｐ型（ｐ⁺型を含む。）とｎ型（ｎ⁺型を含む。）とをそれぞれ反対の導電型とした半導体装置も当然に本発明の技術的範囲に含まれる。

【符号の説明】

【0031】

０９９．素子分離絶縁膜
１００．基板
１０１．平面状半導体層
１０２．第１の絶縁膜
１０３．第２の絶縁膜
１０４．レジスト
１０５．第１の孔
１０６．第１の金属
１０６ａ．ゲート電極
１０６ｂ．ゲート配線
１０７．第３の絶縁膜
１０８．第２の孔
１０９．ゲート絶縁膜
１１０．第１の柱状半導体層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】