特許 6295208 デジタル入力クラスＤオーディオアンプ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6295208

(24)【登録日】2018年2月23日

(45)【発行日】2018年3月14日

(54)【発明の名称】デジタル入力クラスＤオーディオアンプ

(51)【国際特許分類】

   H03F 3/217 20060101AFI20180305BHJP

   H03F 3/187 20060101ALI20180305BHJP

【ＦＩ】

   H03F3/217

   H03F3/187

【請求項の数】6

【全頁数】16

(21)【出願番号】特願2014-560020(P2014-560020)

(86)(22)【出願日】2013年2月28日

(65)【公表番号】特表2015-508980(P2015-508980A)

(43)【公表日】2015年3月23日

(86)【国際出願番号】US2013028200

(87)【国際公開番号】WO2013130731

(87)【国際公開日】20130906

【審査請求日】2016年2月2日

(31)【優先権主張番号】13/408,400

(32)【優先日】2012年2月29日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】ファルザド サハンディエスファンジャニ

(72)【発明者】

【氏名】ピーター カヴァナ

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特開２００６−１９１１７６（ＪＰ，Ａ）

【文献】 特表２００７−５３２０３３（ＪＰ，Ａ）

【文献】 特開２０１０−１８７３９９（ＪＰ，Ａ）

【文献】 特開昭６３−１２６３２０（ＪＰ，Ａ）

【文献】 特開２００４−２１４７１８（ＪＰ，Ａ）

【文献】 特開２００２−２５２５２７（ＪＰ，Ａ）

【文献】 特開２００１−３３９２５６（ＪＰ，Ａ）

【文献】 特開２００８−２３６０１０（ＪＰ，Ａ）

【文献】 特表２０１３−５０４９２０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ １／００− ３／４５、３／５０− ３／５２、

３／６２− ３／６４、３／６８− ３／７２

(57)【特許請求の範囲】

【請求項1】

デジタル入力オーディオ信号を受け取り、スピーカを駆動するための出力オーディオ信号を生成するオーディオアンプであって、
前記デジタル入力オーディオ信号を受け取り、前記出力オーディオ信号を生成するように構成されるデジタル入力クラスＤアンプを含み、
前記デジタル入力クラスＤアンプが、
前記デジタル入力オーディオ信号を受け取り、ｎビットの準デジタル信号を生成するように構成される第１の変調器と、
前記ｎビットの準デジタル信号を受け取り、前記出力オーディオ信号を生成するように構成されるクラスＤ変調器と、
を含み、
前記クラスＤ変調器がアナログフィードバックループを実装し、
前記クラスＤ変調器が、
前記ｎビットの準デジタル信号を受け取り、変調器出力信号を生成するように構成されるパルス幅変調（ＰＷＭ）変調器と、
前記変調器出力信号を受け取り、出力端子上に前記出力オーディオ信号を生成するように構成される出力段と、
を含み、
前記ＰＷＭ変調器が、
前記準デジタル信号を受け取り、積分器出力信号を生成するために前記準デジタル信号をローパスフィルタリングするように構成される積分器と、
前記積分器出力信号を受け取り、制御信号に基づいてサンプルホールド（Ｓ＆Ｈ）出力信号を生成するように構成されるサンプルホールド（Ｓ＆Ｈ）回路と、
前記サンプルホールド回路の前記Ｓ＆Ｈ出力信号と鋸波形信号とを受け取るように構成されるＰＷＭコンパレータであって、前記積分器出力信号と前記鋸波形信号との間の差を示す前記変調器出力信号を生成するように構成される、前記ＰＷＭコンパレータと、
を含み、
前記変調器出力信号が、前記サンプルホールド回路のための前記制御信号として印加され、
前記積分器出力信号が前記鋸波形信号を上回って又は下回って交差するときに、前記サンプルホールド回路が所定の期間に前記Ｓ＆Ｈ出力信号の信号レベルを保つように動作可能である、オーディオアンプ。

【請求項2】

請求項１に記載のオーディオアンプであって、
前記ｎビットの準デジタル信号が、１つ又は複数の入力レジスタを介して前記積分器に結合され、
前記ＰＷＭ変調器が、前記準デジタル信号を受け取って入力レジスタのバンクを介して前記積分器に前記準デジタル信号を示す信号を提供するように結合されるダイナミックエレメントマッチング（ＤＥＭ）回路を更に含み、
前記ＤＥＭ回路が、入力レジスタの前記バンクの不整合誤差化を平均化するために、前記入力レジスタを前記準デジタル信号のデータビットに動的に割り当る、オーディオアンプ。

【請求項3】

請求項２に記載のオーディオアンプであって、
入力レジスタの前記バンクが同一抵抗値のｑ個のレジスタを含み、ｑがｎより大きく、
前記ＤＥＭ回路がエンコーダとスクランブラとを含み、前記エンコーダが前記ｎビットの準デジタル信号のバイナリ−温度測定変換を実施するように構成され、前記スクランブラが前記ｑ個のレジスタを前記変換されたデータビットに動的に割り当てるように構成される、オーディオアンプ。

【請求項4】

請求項１に記載のオーディオアンプであって、
前記ｎビットの準デジタル入力信号が差動入力信号を含み、前記出力オーディオ信号が差動出力オーディオ信号を含み、
前記クラスＤ変調器が、前記差動出力オーディオ信号を前記積分器にフィードバックするため第１の出力信号フィードバック経路と第２の出力信号フィードバック経路とを含み、
前記クラスＤ変調器が、前記差動出力オーディオ信号を受け取るために前記出力段の前記出力端子に結合される出力チョッパ回路を更に含み、
前記出力チョッパ回路が、前記差動出力オーディオ信号を前記第１及び第２の出力信号フィードバック経路に交互に接続するように構成される、オーディオアンプ。

【請求項5】

請求項４に記載のオーディオアンプであって、
前記クラスＤ変調器が、前記積分器の差動加算ノードに結合される第１の入力チョッパ回路を更に含み、前記第１の入力チョッパ回路が、加算される差動入力とフィードバック信号とを前記積分器の差動入力端子に交互に接続するように構成される、オーディオアンプ。

【請求項6】

請求項５に記載のオーディオアンプであって、
前記ｎビット準デジタル信号が、１つ又は複数の入力レジスタを介して前記積分器に結合され、
前記ＰＷＭ変調器が、前記準デジタル信号を受け取って前記準デジタル信号を示す信号を入力レジスタのバンクを介して前記積分器に提供するように結合されるダイナミックエレメントマッチング（ＤＥＭ）回路を含み、
前記ＤＥＭ回路が、入力レジスタの前記バンクの不整合誤差を平均化するため前記入力レジスタを前記準デジタル信号のデータビットに動的に割り当て、
前記クラスＤ変調器が、前記差動入力信号を前記ＤＥＭ回路の前記差動入力端子に交互に接続するため前記ＤＥＭ回路の差動入力端子に結合される第２の入力チョッパ回路を更に含む、オーディオアンプ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、オーディオアンプに関し、特に、性能が改善されサイズが小さくされたデジタル入力クラスＤオーディオアンプに関する。

【背景技術】

【0002】

オーディオアンプは、ローパワーオーディオ信号（主に２０Ｈｚ〜２０ｋＨｚの周波数で構成される信号）を、スピーカを駆動するために適したレベルまで増幅するパワーアンプである。オーディオアンプは、スピーカでの再生のためのオーディオ信号を増幅するために、オーディオ再生チェーンの最終段に用いられる。スピーカは、ヘッドセット又は携帯デバイスのスピーカとし得る。オーディオアンプは、典型的には、アナログ領域の入力オーディオ信号を受け取り、クラスＡＢアンプ又はクラスＤアンプを用いて実装されることが多い。

【0003】

最近では、オーディオ信号は、オーディオ信号がデジタル領域にあるデジタル用途から生成されることが多い。例えば、デジタル入力オーディオ信号は、コンパクトディスク（ＣＤ）又はデジタルオーディオプレーヤに記憶されるデジタルオーディオデータから生成され得る。デジタル入力オーディオ信号は、コーデック（符号器−復号器）又は無線通信デバイスのベースバンドからも生成され得る。オーディオアンプは典型的にはアナログ入力オーディオ信号を受け取るように構成されるので、デジタル入力オーディオ信号は、典型的には、アナログ信号に変換され、次いで、従来のオーディオアンプアーキテクチャを用いて増幅される。

【0004】

図１は、デジタル入力オーディオ信号を受け取るように構成される従来のオーディオアンプを示す概略図である。１８〜２４ビットのデジタル信号などのデジタル入力オーディオ信号２に適応するため、オーディオアンプ１が、デジタル−アナログコンバータ（ＤＡＣ）４を含んで、デジタル入力信号２をアナログ信号５に変換する。変換されたアナログ信号５は、次いで、アンプ６に結合され、増幅されて、出力オーディオ信号７が生成される。出力オーディオ信号７は、スピーカ８を駆動するように結合される。アンプ６は、クラスＡＢアンプ又はクラスＤアンプとして実装され得る。クラスＡＢアンプは、アナログドライバであり、変換されたアナログ信号５を、スピーカを駆動するために十分なパワーを有するように増幅する。クラスＤアンプは、その出力を完全オン又は完全オフに切り替えることによって動作し、したがって「デジタル」アンプと見なされる。クラスＤアンプは、ローパスフィルタによってフィルタリングされるデジタル出力信号を生成して、スピーカを駆動するための所望の出力オーディオ信号７を導出する。

【0005】

デジタル−アナログコンバータ（ＤＡＣ）の設計は周知のものである。典型的には、図１に示すように、ＤＡＣは、変調器９及び後段のアンプ１０を用いて構築される。ＤＡＣ内のアンプ１０は、ＤＡＣのための増幅機能のみならずローパスフィルタリング機能を提供する「再構築フィルタ」とも呼ばれる。したがって、デジタル入力オーディオ信号２からスピーカ８までの信号経路において、オーディオ信号は、オーディオ信号に潜在的にノイズを導入し得る２つのアンプ回路を経ることになる。より具体的には、デジタル入力オーディオ信号は、それ自体がノイズ成分を含み得、これらのノイズは、アンプ６の構造（クラスＡＢ又はクラスＤ）にかかわらず、ＤＡＣアンプ１０において増倍され得る。次いで、アンプ６の増幅段が、オーディオ信号にさらにノイズを導入し得る。実際には、スピーカで許容され得るノイズの量には制限がある。

【0006】

デジタル入力オーディオ信号の場合には特に、オーディオアンプの出力においてノイズを低減する必要がある。例えば、ノイズレベルが３０μＶであることが、最近の用途で必要とされることがある。図１のオーディオアンプなどの従来のオーディオアンプは、１００μＶなどの大きなノイズレベルを受け、最近の用途の低ノイズ要件を満たすことができない。ノイズレベルを改善するために、従来のオーディオアンプは、高度なＤＡＣを用いて実装されなければならず、かつ、２つのアンプ回路を低ノイズレベルに保つために高消費電力レベルで動作されなければならない。しかし、このような高消費電力レベルは、最終オーディオ出力で実現され得るノイズ低減量を制限してしまう。

【0007】

デジタル入力オーディオ信号を受け取り、デジタル出力オーディオ信号を提供するためのオーディオアンプ設計が提案されている。このような回路ブロックは、しばしば、「デジタル入力クラスＤオーディオアンプ」と呼ばれる。デジタル入力クラスＤオーディオアンプでは、デジタル−アナログ変換（ＤＡＣ）回路が取り去られ、デジタル入力オーディオ信号がデジタル入力クラスＤオーディオアンプによって直接的に、最初にアナログ領域に変換されることなく、処理される。実際の実装では、デジタル入力クラスＤアンプの実装を完全なものにするためにデジタル処理及びフィードバックのための回路要素が必要とされる。

【0008】

図２は、例示の実装形態におけるデジタル入力クラスＤアンプを用いるデジタル入力オーディオアンプシステムの概略図である。図２を参照すると、デジタル入力オーディオアンプシステム２０が、ｍビットのデジタル入力オーディオ信号２を受け取り、出力オーディオ信号２５を生成して、スピーカ８を駆動する。オーディオアンプシステム２０では、ｍビットデジタル入力オーディオ信号２は、まずシグマ−デルタ（ΣΔ）変調器２２に結合され、シグマ−デルタ変調器２２は、ｍビットデジタル信号を１ビットデータストリーム２３に変換する。１ビットデータストリーム２３は、典型的には、デジタル入力オーディオ信号２のｍ倍の周波数で切り替わる。より具体的には、１ビットデータストリーム２３の周波数は、シグマ−デルタ変調器２２のオーバーサンプリング比の関数であり、最低周波数がデジタル入力オーディオ信号のｍ倍となる。例えば、デジタル入力オーディオ信号２が２４ビットデジタル信号である場合、１ビットデータストリームは、デジタル入力オーディオ信号の２４倍の周波数で切り替わる。１ビットデータストリームは、デジタル入力クラスＤアンプ２４に提供されて、増幅され、処理される。デジタル入力クラスＤアンプ２４は、スピーカ８を駆動するための出力オーディオ信号２５を生成する。動作において、デジタル入力クラスＤアンプ２４は、高周波数の１ビットデジタルデータストリームを受け取り、１ビットデータストリームの周波数を、約４００ｋＨｚなどのスピーカに適した周波数レベルまで下げるように動作する。

【0009】

実際の実装では、クラスＤアンプ２４に電力供給する電力（Ｖｄｄ）は理想的な電力源ではない。場合によっては、クラスＤアンプ２４は、バッテリによって電力供給され、また、接地電位は経時的にドリフトし得る。出力オーディオ信号２５は、概して、ハイパワー信号（例えば２ワット）である。スピーカワイヤ上の接地電位の変動は、出力オーディオ信号を歪ませ得る。したがって、実際の実装では、歪みを補正するためにオーディオ出力ノード（出力オーディオ信号２５）からオーディオ入力（ΣΔ変調器２２）までのフィードバックループが必要とされる。図２に示す例示実施形態では、歪みによる誤差を補正するため、出力オーディオ信号２５をデジタル化し、デジタル化された信号をΣΔ変調器２２に提供するように結合されるアナログ−デジタルコンバータ（ＡＤＣ）２６を用いてフィードバックループが実装される。

【0010】

しかし、フィードバックループが必要なことから、実際の実装では、デジタル入力オーディオアンプシステム２０は、実際的でなく、コストが許容できない。これは、フィードバックループが、出力オーディオ信号を正確にサンプリングし得る高度なＡＤＣ２６を必要とするからである。実際には、出力オーディオ信号２５は、スピーカワイヤのインダクタンスによる信号遷移におけるリンギングを伴って切り替わる。出力オーディオ信号が約４００ｋＨｚで切り替わると仮定すると、信号期間は２．５μｓであり、立ち上がりエッジは約４０ｎｓである。出力オーディオ信号を正確にサンプリングするには、ＡＤＣは、４０ｎｓの時間期間にわたって少なくとも４回サンプリングする必要がある。そのため、ＡＤＣが出力オーディオ信号を正確にサンプリングし得るように、ＡＤＣは、十分に低いノイズレベルを実現するために約１００ｄＢの分解能で、１０ｎｓのサンプリングクロックを有する必要がある。しかし、１００ＭＨｚのサンプリングレートを有するＡＤＣは高価すぎて実装できない。このような高サンプリングレートのＡＤＣが必要なことから、実際の実装では、図２のオーディオアンプシステム２０のコストが高くなり過ぎ、実際的でなくなる。

【発明の概要】

【0011】

一実施形態によれば、デジタル入力オーディオ信号を受け取り、且つ、スピーカを駆動するための出力オーディオ信号を生成するオーディオアンプが、デジタル入力オーディオ信号を受け取るように、及び出力オーディオ信号を生成するように構成されるデジタル入力クラスＤアンプを含む。デジタル入力クラスＤアンプは、デジタル入力オーディオ信号を受け取るように、及びｎビットの準デジタル信号を生成するように構成される第１の変調器と、ｎビット準デジタル信号を受け取るように、及び出力オーディオ信号を生成するように構成されるクラスＤ変調器とを含み、クラスＤ変調器はアナログフィードバックループを実装する。

【図面の簡単な説明】

【0012】

【図1】デジタル入力オーディオ信号を受け取るように構成される従来のオーディオアンプを示す概略図である。

【図2】例示の実装形態におけるデジタル入力クラスＤオーディオアンプを用いるデジタル入力オーディオアンプシステムの概略図である。

【0013】

【図3】本発明の実施形態に従ったデジタル入力クラスＤオーディオアンプを用いて実装されるオーディオアンプを示す。

【0014】

【図4】本発明の実施形態に従ったデジタル入力クラスＤアンプの概略図である。

【0015】

【図5】本発明の一実施形態に従ったデジタル入力クラスＤアンプの実装を示す概略図である。

【0016】

【図6】本発明の一実施形態に従った、図５のクラスＤ変調器に組み込まれ得るＰＷＭ変調器の概略図である。

【0017】

【図7】本発明の一実施形態に従った、差動シグナリングと、図５のクラスＤ変調器に組み込まれ得る２つの積分器段を備えたＰＷＭ変調器の概略図である。

【0018】

【図8】本発明の一実施形態に従った、クラスＤ変調器に組み込まれ得るサンプルホールド回路を組み込むＰＷＭ変調器の概略図である。

【0019】

【図9】図８のサンプルホールド回路の動作を示す信号波形図である。

【0020】

【図10】本発明の実施形態に従った、マルチビット差動入力信号を受け取るように構成される差動ＰＷＭ変調器を組み込むクラスＤ変調器の概略図である。

【0021】

【図11】本発明の実施形態に従った、マルチビット差動入力信号を受け取るように構成される差動ＰＷＭ変調器を組み込み、さらにダイナミックエレメントマッチングを組み込むクラスＤ変調器の概略図である。

【0022】

【図12】本発明の実施形態に従った、差動ＰＷＭ変調器に適用され得るダイナミックエレメントマッチング回路を示す。

【0023】

【図13】本発明の実施形態に従った、出力チョッパを組み込む差動ＰＷＭ変調器を組み込むクラスＤ変調器の概略図である。

【発明を実施するための形態】

【0024】

例示の実施形態に従って、オーディオアンプとして構成されるデジタル入力クラスＤアンプが、デジタル入力オーディオ信号を受け取り、クラスＤ変調器に結合されるＤＡＣ変調器を用いてデジタル入力オーディオ信号を処理する。デジタル入力クラスＤアンプは、スピーカを駆動するための出力オーディオ信号を生成する。このデジタル入力クラスＤアンプの特徴は、デジタル入力オーディオ信号がアナログ領域に完全には変換されず、ＤＡＣ変調器がデジタル入力オーディオ信号を「準デジタル信号」と称する半デジタル／半アナログ状態の信号に変換することである。次いで、準デジタル信号は、クラスＤ変調器にフィードするために用いられ、そこで準デジタル信号は増幅されフィルタリングされる。クラスＤ変調器は、アナログフィードバックを用いるアナログ制御ループを形成する。このように、デジタルフィードバックループは必要とされず、デジタル入力クラスＤアンプは、極めて低い出力ノイズレベルを実現し得る一方で、使用するシリコンの面積は少なく、かつ低コストで実装され得る。このように構成されるデジタル入力クラスＤアンプは、オーディオ信号経路全体において単一の増幅段しか含まず、そのため、デジタル入力クラスＤアンプは極めて低い出力ノイズレベルを実現し得る。

【0025】

実施形態では、デジタル入力クラスＤアンプ内のクラスＤ変調器は、従来のクラスＤアンプアーキテクチャを用いて実装される。他の実施形態において、出力ノイズ特性を改善するために、強化された特徴を組み込む新規のクラスＤ変調器アーキテクチャが用いられる。実施形態では、クラスＤ変調器はパルス幅変調（ＰＷＭ）変調器として実装される。一実施形態では、クラスＤ変調器は、ＰＷＭ変調器のＰＷＭコンパレータの前にサンプルホールド回路を含み得る。他の実施形態において、クラスＤ変調器はさらに、ノイズ及び回路要素の不整合によって生じる偏差を除去するためにダイナミックエレメントマッチング（ＤＥＭ）及び／又は出力チョッピングを実装する。

【0026】

ここで説明するデジタル入力クラスＤアンプの特徴の一つは、デジタル入力オーディオ信号を処理するために、完全なＤＡＣ回路ではなくＤＡＣ変調器しか用いられないことである。ローパスフィルタリング機能を実現する従来のＤＡＣ回路の一部であるＤＡＣ再構築フィルタは用いられず、デジタルオーディオ信号のアナログ領域への完全な変換も実施されない。その代わりに、デジタル入力オーディオ信号は、ＤＡＣ変調器によって処理されて準デジタル信号になる。ここで説明するデジタル入力クラスＤアンプは、クラスＤ変調器のローパスフィルタリング特性を利用して、ＤＡＣ変調器によって生成される準デジタル信号の高周波数成分のフィルタリングを実施する。より具体的には、いくつかの実施形態では、クラスＤ変調器は、準デジタル信号の高周波数成分のローパスフィルタリングを提供するために積分器を組み込む。この積分器は、入力オーディオ信号のアナログ的性質である低周波数成分を処理する。そのため、ここで説明するデジタル入力クラスＤアンプは、クラスＤ変調器に依存してローパスフィルタリング機能を提供し、そのため、従来のＤＡＣで用いられるＤＡＣ再構築フィルタがオーディオアンプ信号経路から取り除かれる。このように構成されるので、このデジタル入力クラスＤアンプは、低減されたシリコン面積及び低減された電力消費で実装され得る。

【0027】

また、ここで説明するデジタル入力クラスＤアンプは、クラスＤ変調器におけるアナログフィードバックループに依存してフィードバック制御ループを実現する。ここで説明するデジタル入力クラスＤアンプは、図２の従来のデジタルオーディオアンプシステムで用いられるものなどのデジタルフィードバックループを不要にする。したがって、このデジタル入力クラスＤアンプは、従来の実装におけるような、フィードバックループにおける高価なアナログ−デジタルコンバータ（ＡＤＣ）を必要とすることなく実装され得る。

【0028】

要約すると、ここで説明するデジタル入力クラスＤアンプは、ＤＡＣ再構築フィルタを用いずに、かつ、デジタルフィードバック用の高価なＡＤＣを用いずに実装され得る。このように、このオーディオアンプは、より小さなシリコン面積を用いて実装され得、集積回路のダイサイズが小さくなる。また、このオーディオアンプは、より低い電力消費レベルで動作し得る。

【0029】

開示されるデジタル入力クラスＤアンプは、アンプ出力において極めて低いノイズレベルを実現し得る。特に、このように構築されるオーディオアンプは、３０μＶ以下の出力ノイズレベルを実現し得る。特に、ＤＡＣ再構築フィルタをなくすことによって、オーディオアンプ信号経路は、アンプ出力ノイズを低減する効果を有する単一のアンプ回路しか含まない。

【0030】

デジタル入力クラスＤオーディオアンプシステム
図３は、本発明の実施形態に従ったデジタル入力クラスＤオーディオアンプを用いて実装されるオーディオアンプを示す。図３を参照すると、オーディオアンプ３０が、デジタル入力クラスＤアンプ４０を用いて実装される。デジタル入力クラスＤアンプ４０は、ｍビットのデジタル入力オーディオ信号２を受け取り、スピーカ８を駆動するため出力オーディオ信号７を生成する。デジタル入力オーディオ信号２は１８〜２４ビットとし得る。このように構築されるので、オーディオアンプ３０は、いかなるデジタルフィードバックループも用いずに実装される。デジタル入力クラスＤアンプ４０は、ノイズレベルが極めて低いオーディオ出力信号７を生成するためのフィルタリング及びフィードバック機能のすべてを実現する。

【0031】

図４は、実施形態に従ったデジタル入力クラスＤアンプの概略図である。図４を参照すると、デジタル入力クラスＤアンプ５０（クラスＤアンプ５０）が、ｍビットのデジタル入力オーディオ信号２を受け取り、スピーカ８を駆動するため１対のスピーカワイヤ上に出力オーディオ信号６５を生成する。デジタル入力オーディオ信号２は１８〜２４ビットとし得る。クラスＤアンプ５０内では、ｍビットデジタル入力オーディオ信号２は、ＤＡＣ変調器５５のみを用いて実装される改変型ＤＡＣ回路５４に結合される。ＤＡＣ変調器５５は、ｍビットデジタル入力オーディオ信号をｎビット準デジタル信号５６に変換する。次いで、ｎビット準デジタル信号５６は、クラスＤ変調器６０に提供されて、増幅され、処理される。クラスＤ変調器６０は、４００ｋＨｚ近辺など、スピーカ８を駆動するために適した周波数レベルを有する出力オーディオ信号６５を生成する。一実施形態では、ｎビット準デジタル信号は２ビット（ｎ＝２）を有し、信号レベルは４つである。

【0032】

改変型ＤＡＣ５４によって生成されるｎビット準デジタル信号５６は、ローパスフィルタリング機能を実施するための再構築フィルタを改変型ＤＡＣ回路５４が含まないので、高周波数で切り替わる。代わりに、クラスＤ変調器６０は、アナログフィードバックループを実装するだけでなく、ｎビット準デジタル信号５６に対してローパスフィルタリングを実施して、出力オーディオ信号の安定性及び精度を保証する。

【0033】

図４は、実施形態におけるデジタル入力クラスＤアンプの基本的アーキテクチャを示す。図５は、一実施形態に従ったデジタル入力クラスＤアンプの実装を示す概略図である。図５を参照すると、デジタル入力クラスＤアンプ１００（クラスＤアンプ１００）が、ｍビットのデジタル入力オーディオ信号２を受け取り、スピーカ８を駆動するため１対のスピーカワイヤ上に出力オーディオ信号１２５を生成する。クラスＤアンプ１００では、ｍビットデジタル入力オーディオ信号２は、１８〜２４ビットとし得、本実施形態ではＮ次シグマ−デルタ（ΣΔ）変調器として実装されるＤＡＣ変調器１０４に結合される。ΣΔ変調器１０４は、ｍビットデジタル入力オーディオ信号を、ｎビットデータストリームであるｎビット準デジタル信号１０５に変換する。ｎビットデータストリーム１０５は、ＤＡＣ変調器１０４のオーバーサンプリング比の関数である周波数を有し、ｍビットデジタル入力オーディオ信号のｍ／ｎ倍である最低周波数を有する。一実施形態では、ΣΔ変調器１０４は２ビット準デジタル信号１０５を生成する。一実施形態では、ΣΔ変調器１０４は５次ΣΔ変調器として実装される。

【0034】

本実施形態では、ｎビット準デジタル信号１０５は、信号１０５のＤＣ電圧レベルを調整するためレベルシフタ１０６に結合される。デジタル信号では論理ハイ又は論理ローレベルを認識すればよいので、厳密な電圧レベルが不可欠ではないが、アナログ信号は厳密な電圧レベルが不可欠である。したがって、準デジタル信号１０５の電圧レベルは、それが、クラスＤ変調器によって形成されるアナログループにフィードされるので、重要である。電源電圧が変動して準デジタル信号１０５の電圧レベルがドリフトする場合、クラスＤ変調器は、この電圧ドリフトを入力信号と認識することがあり、これは電源電圧変動除去（power supply rejection）の問題となる。本発明の実施形態では、レベルシフタ１０６は、安定した電圧レベルを有するレベル調整済みｎビット信号１０７を生成するために用いられる。レベルシフタ１０６は、バンドギャップ電圧などの確かな固定基準電圧に基づいて動作する。このようにして、レベルシフタ１０６は、電源電圧変動から信号１０７を隔離する。本発明の実施形態では、レベルシフタ１０６は、シングルエンド信号又は差動信号としてｎビット信号１０７を生成する。次いで、レベル調整済みｎビット信号１０７は、クラスＤ変調器１１０の入力に結合される変調器入力信号Ｍｏｄ＿Ｉｎとして機能する。レベルシフタ１０６は、任意選択であり、電源が安定している場合や電源電圧変動除去が必要とされない場合など、デジタル入力クラスＤアンプの他の実施形態において省略され得る。

【0035】

本実施形態では、クラスＤ変調器１１０は、ＰＷＭ変調器１１２及び出力段１１６を用いて実装される。ＰＷＭ変調器１１２は、レベル調整済みｎビット信号１０７を受け取るように、及びデジタル入力オーディオ信号２を示すスイッチング又はデジタル出力信号Ｍｏｄ＿Ｏｕｔ１１４を生成するように構成される。次いで、デジタル出力信号Ｍｏｄ＿Ｏｕｔ１１４は、出力段１１６を駆動するように結合されて、スピーカ８を駆動するための出力オーディオ信号１２５を生成する。本発明の実施形態では、出力段１１６は、Ｈブリッジ出力フィルタとも称するハーフブリッジスイッチを用いて実装される。

【0036】

クラスＤ変調器
実施形態では、デジタル入力クラスＤアンプ１００は、従来のクラスＤ変調器アーキテクチャを用いて実装され得る。クラスＤ変調器は、パルス幅変調（ＰＷＭ）又はシグマ−デルタ（ΣΔ）変調を用いて実装され得る。本発明の実施形態では、クラスＤ変調器１１０はＰＷＭ変調器を用いて実装される。ＰＷＭ変調器は、干渉を避けるために変調周波数を選択し得るという利点を有する。移動通信用途などのいくつかの用途では、送信周波数との干渉を避けるために変調周波数が選択され得るので、ＰＷＭ変調が好ましい。

【0037】

図６は、本発明の一実施形態に従った、図５のクラスＤ変調器に組み込まれ得るＰＷＭ変調器の概略図である。図６を参照すると、シングルエンドＰＷＭ変調器１３２が、入力レジスタＲ１を介して変調器入力信号（Ｍｏｄ＿Ｉｎ）を受け取る。ＰＷＭ変調器１３２は、アンプ１３０と、積分器として構成されるコンデンサＣ１とを含む。この積分器は、変調器入力信号Ｍｏｄ＿Ｉｎを効果的にローパスフィルタリングして、変調器入力信号の低周波数成分のみをコンパレータ１３５に通過させる。コンパレータ１３５は、積分器からのフィルタリングされた信号を、変調周波数で切り替わる鋸波形と比較する。一実施形態では、鋸波形の変調周波数は３８４ｋＨｚである。コンパレータ１３５は、ＰＷＭコンパレータとして動作し、変調器入力信号を示すパルス幅変調された信号である変調器出力信号Ｍｏｄ＿Ｏｕｔを生成する。ＰＷＭ変調器１３２の変調器出力信号Ｍｏｄ＿Ｏｕｔは、クラスＤアンプ１００内のクラスＤ変調器１１０の出力段１１６に結合される。

【0038】

図６のＰＷＭ変調器は、単一の積分器段を備えたシングルエンド実装形態を示す。他の実施形態において、ＰＷＭ変調器は、２つ又はそれ以上の積分器段を用いて実装され得る。また、ＰＷＭ変調器は、出力ノイズレベルを改善するために差動シグナリングを用いて実装されてもよい。図７は、本発明の一実施形態に従った、図５のクラスＤ変調器に組み込まれ得る、差動シグナリングを用い２つの積分器段を備えたＰＷＭ変調器の概略図である。図７を参照すると、差動入力ＰＷＭ変調器１６２が、差動変調器入力信号Ｍｏｄ＿ＩｎＮ及びＭｏｄ＿ＩｎＰを受け取り、差動変調器出力信号をＭｏｄ＿ＯｕｔＮ及びＭｏｄ＿ＯｕｔＰを生成する。ＰＷＭ変調器１６２は、アンプ１６４及び１６５を含み、それぞれのコンデンサとともに２つの積分器段を形成する。これら２つの積分器段からのフィルタリングされた信号は、鋸波形と比較されるため差動ＰＷＭコンパレータ１６６に結合される。ＰＷＭコンパレータ１６６は、差動変調器出力信号Ｍｏｄ＿ＯｕｔＮ及びＭｏｄ＿ＯｕｔＰを生成する。

【0039】

一実施形態では、クラスＤ変調器１１０はアナログフィードバック制御ループを実装する。一実施形態では、ＰＷＭ変調器は、高周波数でのオーバーシュートがない滑らかな信号転送機能を実現するために、ＣＩＦＢ（cascaded integrators in feedback）アーキテクチャを用いて実装される。より具体的には、図６に示すシングルエンド実装では、変調器出力信号は、レジスタＲ２を介して積分器（アンプ１３０）の入力にフィードバックされる。図７に示す差動実装では、差動変調器出力信号は、それぞれのレジスタを介して各カスケード積分器の差動入力にフィードバックされる。他の実施形態において、フィードバック信号は、ＰＷＭ変調器出力信号又はクラスＤ変調器出力信号とし得る。

【0040】

強化されたクラスＤ変調器
実施形態では、上述したデジタル入力クラスＤアンプは、オーディオアンプシステムの出力ノイズレベルを改善するための強化点を組み込む新規のクラスＤ変調器アーキテクチャを用いて実装される。特に、以下で説明する強化点の１つ又は複数を備えて実装されるデジタル入力クラスＤアンプは、極めて低いノイズレベルを実現し得る。

【0041】

（１）サンプルホールド回路
実施形態では、クラスＤ変調器１１０は、クラスＤアンプの性能を改善するために、ＰＷＭ変調器の積分器とＰＷＭコンパレータの間に結合されるサンプルホールド回路を備えたＰＷＭ変調器を用いて実装される。図８は、本発明の一実施形態に従った、クラスＤ変調器に組み込まれ得るサンプルホールド回路を組み込むＰＷＭ変調器の概略図である。図８を参照すると、図５のデジタル入力クラスＤアンプ１００に組み込まれるとき、ＰＷＭ変調器２１２が、ＤＡＣ変調器から準デジタル信号を変調器入力信号Ｍｏｄ＿Ｉｎ２２０として受け取る。準デジタル信号は、ローパスフィルタリングを経ていないので、高周波数信号である。変調器入力信号２２０は、まず、アンプ２２４及びコンデンサＣ１によってフィードバック構成で形成される、ＰＷＭ変調器２１２の積分器に結合される。ＰＷＭ変調器２１２の積分器は変調器入力信号のローパスフィルタリングを提供するが、その結果の、積分器によって生成されるアナログ信号２２６は依然としてノイズ成分を含む。このノイズを含むアナログ信号２２６が、鋸波形２３０と比較されるためにＰＷＭコンパレータ２３２に直接的に結合されると、アナログ信号に乗っているノイズにより、複数のクロスオーバーが検出され得、ＰＷＭコンパレータ２３２の出力を頻繁に切り替えるため、複数の狭いパルスがコンパレータ出力として生成され、望ましくない。

【0042】

実施形態に従って、ＰＷＭ変調器２１２の積分器（アンプ２２４）とＰＷＭコンパレータ２３２との間にサンプルホールド回路２２８が組み込まれる。サンプルホールド回路２２８は、アンプ２２４からアナログ信号２２６を入力信号として受け取り、かつ、ＰＷＭコンパレータ２３２の出力信号２３４を制御信号として受け取る。サンプルホールド回路２２８の動作を図９を参照して示す。図９を参照すると、ＰＷＭコンパレータ２３２は、積分器出力アナログ信号２２６の値と鋸波形２３０の値とを比較する。アナログ信号２２６が鋸波形２３０を上回って交差すると、変調器出力信号Ｍｏｄ＿Ｏｕｔ２３４が論理ハイに切り替わる。アナログ信号２２６が鋸波形２３０を下回って交差すると、変調器出力信号Ｍｏｄ＿Ｏｕｔ２３４が論理ローに切り替わる。

【0043】

動作において、例えば時間Ｔ１で、アナログ信号２２６が鋸波形２３０を上回って交差すると、ＰＷＭコンパレータ２３２は論理ハイに切り替わり、サンプルホールド回路２２８は、ノード２２９におけるアナログ信号のレベルを保つように動作し、そのため、所与の期間ＰＷＭコンパレータ２３２でのさらなる交差は起こり得ない。サンプルホールド回路は、この所与の期間後、ノード２２９における保持を解除する。次いで、例えば時間Ｔ２で、アナログ信号２２６が鋸波形２３０を下回って交差すると、ＰＷＭコンパレータ２３２は論理ローに切り替わり、サンプルホールド回路２２８は、ノード２２９におけるアナログ信号のレベルを保つように動作し、そのため、所与の期間ＰＷＭコンパレータ２３２でのさらなる交差は起こり得ない。サンプルホールド動作は時間Ｔ３及びＴ４で継続する。

【0044】

ＰＷＭ変調器２１２にサンプルホールド回路２２８を組み込むことによって、ＰＷＭ変調器及びデジタル入力オーディオアンプの性能が強化される。より具体的には、サンプルホールド回路２２８は、ＰＷＭ変調器出力２３４において高周波数パルスが生成されないように動作する。したがって、フィードバックループのアナログ帯域幅が高いまま維持され得、全高調波歪みが低減されるという利益が得られるが、全体的な帯域幅は、ＰＷＭ変調器出力２３４における高周波数パルスの生成を妨げるサンプルホールド回路によって制限される。

【0045】

（２）ダイナミックエレメントマッチング（ＤＥＭ）
図５に戻り、本発明の実施形態では、ΣΔ変調器１０４はｎビット準デジタルデータ１０５を生成する。１ビットしか用いられない場合、デジタル入力クラスＤアンプは、所与の用途に対して十分に低いＳＮＲを実現し得ないことがある。そのため、いくつかの実施形態では、ΣΔ変調器１０４は、デジタル入力クラスＤアンプ１００が極めて低い出力ノイズレベルを実現できるように、２ビット又はそれ以上の準デジタル信号を生成する。一実施形態では、ΣΔ変調器１０４は、クラスＤ変調器１１０に対して２ビット準デジタル信号を生成する。この２ビットは、ΣΔ変調器によって生成される最下位ビット及び最上位ビットとし得る。また、一実施形態では、レベルシフタ１０６は、２ビット準デジタル信号を、変調器入力信号Ｍｏｄ＿Ｉｎ１０７としての２ビット差動出力信号に変換する。

【0046】

マルチビット入力信号がクラスＤ変調器１１０に提供される場合、クラスＤ変調器のＰＷＭ変調器１１２は、マルチビット変調器入力信号を受け取るように構成される。図１０は、本発明の実施形態に従った、マルチビット差動入力信号を受け取るように構成される差動ＰＷＭ変調器を組み込むクラスＤ変調器の概略図である。図１０を参照すると、クラスＤ変調器３１０が、ＰＷＭ変調器３１２及び出力段３４６を含む。ＰＷＭ変調器３１２は、３次積分器３２４並びに後段のサンプルホールド回路３２８及びＰＷＭコンパレータ３３２を用いて実装される。ＰＷＭコンパレータ３３２の出力は、出力オーディオ信号ＡｏｕｔＮ及びＡｏｕｔＰを生成するため出力段３４６を駆動する。

【0047】

本実施形態では、マルチビット差動変調器入力信号を受け取るために、ＰＷＭ変調器３１２は重み付け入力レジスタのバンクを含み、各レジスタは入力信号の一方の極性の１ビットを受け取る。差動入力信号が２ビットを有する場合、入力ビットＩｎＮ［０］及びＩｎＰ［０］は、同じ重みＲｉを有するそれぞれのレジスタに結合され、一方、入力ビットＩｎＮ［１］及びＩｎＰ［１］は、同じ重みＲｉ／２を有するそれぞれのレジスタに結合される。しかし、デバイス不整合のために、入力レジスタの各対の抵抗値は整合しないことがある。例えば、ビット１に対する抵抗値は理想的にはＲｉ／２であるはずであるが、実際にはＲｉ／２＋Δであり、ここでΔは抵抗不整合による抵抗値変動を示す。このようなデバイス不整合により、信号対ノイズ比（ＳＮＲ）が所与の用途で必要とされるレベルよりも大きくなることがある。いくつかの実施形態では、ＰＷＭ変調器３１２は、マルチビット変調器入力信号を受け取るための同一入力レジスタのバンクを含み得る。等しい抵抗値のレジスタを作製することのほうが容易であるが、同一入力レジスタでも抵抗値変動を有し、そのため、デバイス不整合誤差が生じる。

【0048】

有利には、マルチビット変調器入力信号を受け取るためＰＷＭ変調器３１２への入力においてダイナミックエレメントマッチング（ＤＥＭ）が実装される。ダイナミックエレメントマッチングは、各接続点における等価なデバイスの時間平均を互いに等しく又はほぼ等しくするように不整合デバイスの接続をランダムにするか又は動的に再配置することによって不整合誤差を低減させる技術である。図１１は、マルチビット差動入力信号を受け取るように構成される差動ＰＷＭ変調器を組み込み、さらにダイナミックエレメントマッチングを組み込む、クラスＤ変調器の概略図である。

【0049】

図１１を参照すると、クラスＤ変調器４１０が、図１０のクラスＤ変調器３１０と同様に構築される。類似の要素には類似の参照数字を付け、さらなる説明は行わない。本実施形態では、ＰＷＭ変調器３１２への入力レジスタにおける抵抗値不整合を平均化するようにダイナミックエレメントマッチング（ＤＥＭ）が適用される。より具体的には、ＤＥＭ回路３７０が、ＰＷＭ変調器３１２への入力段に組み込まれる。ＤＥＭ回路３７０は、レジスタのバンクを含み、ＤＥＭ回路３７０は、入力データビットを受け取るたための入力レジスタとして用いるレジスタのサブセットを動的に選択する。本実施形態では、ＤＥＭ回路３７０は、各差動入力信号用の８個のレジスタのバンクを用いて実装される、８ビットＤＥＭ回路である。そのため、レジスタバンクＲ１Ｎ［７：０］はＩｎＮ入力ビットに割り当てられ、レジスタバンクＲ１Ｐ［７：０］はＩｎＰ入力ビットに割り当てられる。８個のレジスタは、ｎビット差動変調器入力信号を受け取るように動的に選択される。例えば、変調器入力信号が２ビットを有する場合、２ビット変調器入力信号ＩｎＮ［１：０］及びＩｎＰ［１：０］は、各々、それぞれのレジスタバンク内の８個のレジスタに動的に割り当てられる。

【0050】

図１２は、差動ＰＷＭ変調器に適用され得るダイナミックエレメントマッチング回路を示す。図１２は、ＩｎＮデータビット用の、ＤＥＭ回路３７０の半分を示す。ＩｎＰデータビット用の、ＤＥＭ回路の他方の半分は同様に構築され得ることを理解されたい。図１２を参照すると、ＤＥＭ回路３７０は、本実施形態では２ビット入力信号ＩｎＮ［１：０］であるｎビット変調器入力信号を受け取るエンコーダ及びＤＥＭスクランブラ３７２を含む。ＤＥＭ回路３７０は、８ビットＤＥＭ回路であり、そのため、８個のレジスタＲ０〜Ｒ７のレジスタバンクを含む。エンコーダ及びＤＥＭスクランブラ３７２は、入力ビットを、選択されるレジスタＲ０〜Ｒ７に接続する。また、ＤＥＭスクランブラ３７２は、レジスタＲ０〜Ｒ７の動的な選択を制御するためＤＥＭ符号入力を受け取る。

【0051】

本実施形態では、レジスタＲ０〜Ｒ７は、同一レジスタであり、すなわち、同じ抵抗値のレジスタである。同じ抵抗値のレジスタを作製するほうが容易なので、同一レジスタを用いるほうが重み付けレジスタよりも有利である。ＤＥＭ回路に同一レジスタが用いられると、入力信号ＩｎＮのデータビットは、バイナリから温度測定符号に変換されなければならない。エンコーダ３７２は、入力信号ＩｎＮのバイナリ−温度測定符号変換を実施する。また、８ビットＤＥＭ回路の性質により、ＰＷＭ変調器への入力は、温度測定符号では９個のレベル（どのレジスタも選択されないレベルから８個全てのレジスタが選択されるレベル）に拡張される。そのため、４つの信号レベルを有する２ビット入力信号は、ＤＥＭ回路の９入力レベルにマッピングされる。実施形態では、より低い入力レベルでより良好なノイズ特性が達成され得るように、２ビット入力ＩｎＮの４つの信号レベルは、インタベルの分布が不均一な、入力レベル０／８、３／８、５／８、及び８／８にマッピングされる。このように、エンコーダは、バイナリ−温度測定符号変換、及び、２ビット入力の４つの選択される入力レベルへのマッピングを実施する。ＤＥＭスクランブラ３７２は、変換されたデータビットにレジスタを動的に割り当てて、不整合誤差を平均化する。

【0052】

ＰＷＭ変調器３１２への入力においてＤＥＭを用いることによって、デバイス不整合による誤差が低減され、ＰＷＭ変調器は低ノイズレベルの出力信号を生成し得る。

【0053】

（３）チョッパ回路
図１０及び図１１のＰＷＭ変調器では、クラスＤ変調器は、差動入力信号ＩｎＮ及びＩｎＰを受け取るように、及び、差動出力信号ＡｏｕｔＮ及びＡｏｕｔＰを生成するように構成される。差動出力信号ＡｏｕｔＮ及びＡｏｕｔＰは、それぞれのレジスタネットワークを介してＰＷＭ変調器の積分器３２４にフィードバックされて、アナログフィードバック制御ループが実現される。これら２つのレジスタネットワーク内のレジスタがデバイス不整合を有する場合、不整合誤差がフィードバック制御ループに影響を及ぼし得、全高調波歪み及びオフセットに関する性能が悪化し得る。

【0054】

別の特徴によれば、ＰＷＭ変調器は、２つの差動出力信号フィードバック経路を釣り合わせて２つのフィードバックレジスタネットワーク間の不整合誤差を平均化するために、出力チョッパ回路を組み込む。図１３は、実施形態に従った、出力チョッパを組み込む差動ＰＷＭ変調器を組み込むクラスＤ変調器の概略図である。図１３を参照すると、クラスＤ変調器５１０が、図１１のクラスＤ変調器４１０と同様に構築される。類似の要素には類似の参照数字を付け、さらなる説明は行わない。

【0055】

クラスＤ変調器５１０では、出力チョッパ回路３８０が、出力段３４６の出力端子に結合され、差動出力オーディオ信号ＡｏｕｔＮ及びＡｏｕｔＰを受け取る。出力チョッパ回路３８０は、差動出力オーディオ信号ＡｏｕｔＮ及びＡｏｕｔＰが出力信号フィードバック経路の一方又は他方に交互に結合されるように、出力信号フィードバック経路を動的に切り替えるように動作する。すなわち、差動出力信号ＡｏｕｔＮ及びＡｏｕｔＰは、レジスタＲ０〜Ｒ２によって形成されるレジスタネットワーク又はレジスタＲ３〜Ｒ５によって形成されるレジスタネットワークを交互に介して、ＰＷＭ変調器の積分器３２４にフィードバックされる。フィードバック出力信号の極性を差動入力端子における信号と一致させておくために、クラスＤ変調器５１０は更に、第１の入力チョッパ回路３８２及び第２の入力チョッパ回路３８４を含む。第１の入力チョッパ回路３８２は、入力端子においてＤＥＭ回路３７０の前で差動入力信号ＩｎＮ及びＩｎＰを切り替えるように結合される。第２の入力チョッパ回路３８４は、積分器３２４の第１のアンプ３２５に結合される加算された信号を切り替えるため、積分器３２４の加算ノードに結合される。

【0056】

このように、クラスＤ変調器５１０の差動フィードバック経路におけるデバイス不整合、及び差動入力レジスタにおける不整合が低減又は平均化される。出力信号フィードバックループにおける不整合誤差をなくすことによって、出力オーディオ信号の全高調波歪み（ＴＨＤ）、コモンモード除去比（ＣＭＲＲ）、及び電源電圧変動除去比（ＰＳＲＲ）が改善される。

【0057】

実施形態では、出力チョッパ回路３８０は、入力信号ＩｎＮ及びＩｎＰの周波数から独立した又はこれらとは無関係な周波数で動作する。

【0058】

本発明の特許請求の範囲内で、説明した例示実装形態に改変をなし得ること、及び多くの他の実施形態が可能であることが、本明細書の主題に関係する当業者には理解されよう。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】