特許 6299114 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6299114

(24)【登録日】2018年3月9日

(45)【発行日】2018年3月28日

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 27/11507 20170101AFI20180319BHJP

   H01L 27/11509 20170101ALI20180319BHJP

   H01L 27/10 20060101ALI20180319BHJP

【ＦＩ】

   H01L27/11507

   H01L27/11509

   H01L27/10 481

【請求項の数】9

【全頁数】19

(21)【出願番号】特願2013-178209(P2013-178209)

(22)【出願日】2013年8月29日

(65)【公開番号】特開2015-46554(P2015-46554A)

(43)【公開日】2015年3月12日

【審査請求日】2016年4月25日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100105957

【弁理士】

【氏名又は名称】恩田 誠

(74)【代理人】

【識別番号】100068755

【弁理士】

【氏名又は名称】恩田 博宣

(72)【発明者】

【氏名】松浦 修武

【審査官】 小山 満

(56)【参考文献】

【文献】 特開２００２−２０８６７９（ＪＰ，Ａ）

【文献】 国際公開第２００８／０３８３４３（ＷＯ，Ａ１）

【文献】 米国特許出願公開第２００９／０１７４９８４（ＵＳ，Ａ１）

【文献】 米国特許第０６６１７６２８（ＵＳ，Ｂ２）

【文献】 特許第５２９３１８４（ＪＰ，Ｂ２）

【文献】 特開平１１−１２１７１４（ＪＰ，Ａ）

【文献】 特開２００４−１７９４１９（ＪＰ，Ａ）

【文献】 特開２００６−０６６４１５（ＪＰ，Ａ）

【文献】 特開２００３−３３２５３４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ２７／１１５−２７／１１５９７

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板に形成された不純物領域と、前記半導体基板の上にゲート絶縁膜を介して配置されたゲート電極とを含むトランジスタと、
前記半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に配置され、下部電極、強誘電体、上部電極を含み、前記下部電極と前記上部電極のいずれか一方が前記不純物領域に接続され、第１の領域に形成された第１のキャパシタと、
前記第１の絶縁膜の上に配置され、第１電極、第１誘電体、第２電極、第２誘電体、第３電極を含み、前記第１の領域とは平面視において異なる第２の領域に形成された第２のキャパシタと、
を有し、
前記下部電極、前記強誘電体、前記上部電極は、それぞれ前記第１電極、前記第１誘電体、前記第２電極と同じ材料により形成されてなること、を特徴とする半導体装置。

【請求項2】

前記第１のキャパシタ及び前記第２のキャパシタを覆う第２の絶縁膜と、
前記第２の絶縁膜を貫通し、前記第３電極に接続された第１の導電プラグと、
前記第２の絶縁膜を貫通し、前記第１電極と前記第２電極の何れか一方に接続された第２の導電プラグと、
を含むことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２の絶縁膜を貫通し、前記第１電極と前記第２電極の何れか他方に接続された第３の導電プラグを含むことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記第２の絶縁膜の上に配置され、前記第２の導電プラグと前記第３の導電プラグを介して前記第１電極と前記第２電極とを互いに接続する配線を含むこと、を特徴とする請求項３に記載の半導体装置。

【請求項5】

前記第１のキャパシタの強誘電体、及び前記第１誘電体は、ペロブスカイト構造を有する強誘電体であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。

【請求項6】

前記第２誘電体は、ペロブスカイト構造を有する強誘電体であることを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記第１のキャパシタの強誘電体、前記第１誘電体、及び前記第２誘電体は、ペロブスカイト構造を有する強誘電体であり、
前記第２誘電体の膜厚は、前記第１誘電体の膜厚より厚く設定されたことを特徴とする請求項５に記載の半導体装置。

【請求項8】

半導体基板の上方に上面を平坦化した第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電体膜を形成し、
前記第１の導電体膜上に第１の誘電体膜を形成し、
前記第１の誘電体膜上に第２の導電体膜を形成し、
前記第２の導電体膜上に第２の誘電体膜を形成し、
前記第２の誘電体膜上に第３の導電体膜を形成し、
前記第３の導電体膜をパターニングして、第２の領域に第２のキャパシタに含まれる第３電極を形成し、
前記第２の誘電体膜をパターニングして、前記第２の領域に前記第２のキャパシタに含まれる第２誘電体を形成し、
前記第２の導電体膜をパターニングして、前記第２の領域とは平面視において異なる第１の領域に第１のキャパシタに含まれる上部電極と、前記第２の領域に前記第２のキャパシタに含まれる第２電極とを形成し、
前記第１の誘電体膜をパターニングして前記第１のキャパシタに含まれる強誘電体と前記第２のキャパシタに含まれる第１誘電体を形成し、
前記第１の導電体膜をパターニングして前記第１のキャパシタに含まれる下部電極と前記第２のキャパシタに含まれる第１電極を形成すること、を特徴とする半導体装置の製造方法。

【請求項9】

前記第１の誘電体膜は、ペロブスカイト構造を有する強誘電体膜であり、
前記第１電極を形成した後に熱処理を行うこと
を特徴とする請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、強誘電体メモリ等の半導体メモリは、情報を電荷として蓄積するキャパシタ（セルキャパシタ）を有している（例えば、特許文献１参照）。強誘電体メモリのセルキャパシタは、一対の電極と、電極に挟まれた強誘電体特性（自発分極）を示す誘電体膜を有している。

【0003】

ロジック部とメモリ部を有する半導体装置は、セルキャパシタと異なる用途のキャパシタを有している。例えば、半導体装置は、動作電源を供給する一対の配線間に接続された平滑キャパシタを有している。このような平滑キャパシタに、強誘電体が用いられる。強誘電体を用いた平滑キャパシタは、酸化シリコンや窒化シリコン等の誘電体を有するキャパシタと比べ、単位面積あたりの容量（比誘電率）が高いため、キャパシタの面積を縮小することができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平７−２０２１３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

強誘電体メモリのセルキャパシタには、低電圧動作のために、強誘電体を薄膜化することが好ましい。ところが、平滑キャパシタの誘電体膜を薄くすると、耐圧が低下し、絶縁膜の経時破壊（ＴＤＤＢ）特性が悪くなる。

【課題を解決するための手段】

【0006】

本発明の一観点によれば、半導体基板と、前記半導体基板に形成された不純物領域と、前記半導体基板の上にゲート絶縁膜を介して配置されたゲート電極とを含むトランジスタと、半導体基板の上方に形成された第１の絶縁膜と、前記第１の絶縁膜の上に配置され、下部電極、誘電体膜、上部電極を含み、前記下部電極と前記上部電極のいずれか一方が前記不純物領域に接続され、第１の領域に形成された第１のキャパシタと、前記第１の絶縁膜の上に配置され、第１電極、第１誘電体膜、第２電極、第２誘電体膜、第３電極を含み、前記第１の領域とは平面視において異なる第２の領域に形成された第２のキャパシタと、を有し、前記下部電極、前記誘電体膜、前記上部電極は、それぞれ前記第１電極、前記第１誘電体膜、前記第２電極と同じ材料により形成されてなる。

【発明の効果】

【0007】

本発明の一観点によれば、特性の異なる複数のキャパシタを含む半導体装置を容易に形成することができる。

【図面の簡単な説明】

【0008】

【図1】半導体装置の概略説明図である。

【図2】（ａ）はメモリセルの回路図、（ｂ）は容量セルの回路図である。

【図3】半導体装置の概略断面図である。

【図4】誘電体の分極−電界特性を示す説明図である。

【図5】強誘電体キャパシタの電圧−容量値特性を示す説明図である。

【図6】（ａ）（ｂ）は製造方法を示す断面図である。

【図7】（ａ）（ｂ）は製造方法を示す断面図である。

【図8】（ａ）（ｂ）は製造方法を示す断面図である。

【図9】（ａ）（ｂ）は製造方法を示す断面図である。

【図10】別の半導体装置の概略断面図である。

【図11】（ａ）はメモリセルの回路図、（ｂ）は別の容量セルの回路図である。

【図12】別の半導体装置の概略断面図である。

【図13】別の半導体装置の概略断面図である。

【図14】（ａ）はメモリセルの回路図、（ｂ）は図１２に示す半導体装置の容量セルの回路図である。

【図15】（ａ）はメモリセルの回路図、（ｂ）は図１３に示す半導体装置の容量セルの回路図である。

【図16】別の半導体装置の概略断面図である。

【発明を実施するための形態】

【0009】

以下、各実施形態を、添付図面を参照して説明する。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。

【0010】

図１に示すように、半導体装置１０はロジック混載メモリであり、半導体基板１１上には、ロジック部１２，１３、メモリ部１４、容量素子部１５，１６、入出力部１７，１８が形成されている。

【0011】

ロジック部１２，１３は例えばＣＰＵや所定の処理を行う処理回路を含み、メモリ部１４をアクセスする。また、ロジック部１２，１３は、入出力部１７，１８を介して半導体装置１０に接続された外部装置とアクセスする。

【0012】

メモリ部１４は例えば強誘電体メモリであり、複数のメモリセルを含む。各メモリセルは、情報を電荷として蓄積するキャパシタ（セルキャパシタ）を有している。このセルキャパシタの誘電体は強誘電体膜である。

【0013】

容量素子部１５，１６は、強誘電体膜を有するキャパシタ（以下、強誘電体キャパシタという）を含む。この強誘電体キャパシタは、例えばロジック部１２，１３、メモリ部１４に対して供給する電源電圧の安定化（平滑化）のために設けられている。

【0014】

図３は、半導体装置１０の一部断面を示す。なお、図３の左側には、図１に示すメモリ部１４に含まれるメモリセルを示し、図３の右側には、図１に示す容量素子部１５，１６に含まれる容量セルを示す。

【0015】

図３に示すように、半導体基板１１の所定領域に素子分離膜２１が形成されている。例えば、半導体基板１１はシリコン基板であり、素子分離膜２１はシリコン酸化膜である。素子分離膜２１は、半導体基板１１に活性領域を画定する。活性領域にはｐウェル２２が形成されている。ｐウェル２２は、ホウ素（Ｂ）等のｐ型不純物を活性領域に注入して形成されている。そして、活性領域内（ｐウェル２２）にトランジスタ３０が形成されている。トランジスタ３０は、ゲート電極３４、ゲート絶縁膜３３、不純物領域３１，３２を含む。不純物領域３１は低濃度の不純物領域３１ａと高濃度の不純物領域３１ｂを含む。同様に、不純物領域３２は低濃度の不純物領域３２ａと高濃度の不純物領域３２ｂを含む。

【0016】

ゲート電極３４の両側にはサイドウォール３５が形成されている。ゲート電極３４、サイドウォール３５及び素子分離膜２１は、絶縁膜（ストッパ層）４１により覆われている。絶縁膜４１は、例えば酸窒化シリコン膜（ＳｉＯＮ）である。

【0017】

トランジスタ３０及び素子分離膜２１の上に層間絶縁膜４２が形成されている。層間絶縁膜４２の上面は平坦化されている。層間絶縁膜４２は第１の絶縁膜の一例である。
層間絶縁膜４２には、その上面から不純物領域３１ｂ，３２ｂまで達する導電プラグ４３ａ，４３ｂが形成されている。導電プラグ４３ａ，４３ｂは、例えばタングステンプラグである。なお、導電プラグ４３ａ，４３ｂは、図示しないバリア膜を含む。

【0018】

層間絶縁膜４２及び導電プラグ４３ａ，４３ｂの上に酸化防止膜４４が形成されている。酸化防止膜４４は、例えば酸窒化シリコン膜（ＳｉＯＮ）とシリコン酸化膜（ＳｉＯ）を含む。

【0019】

酸化防止膜４４の上に保護膜４５が形成されている。保護膜４５は、例えばアルミナ（Ａｌ_２Ｏ_３）である。保護膜４５の膜厚は例えば２０ｎｍである。
保護膜４５は、層間絶縁膜４２から強誘電体膜への水素及び水分の浸入を防止するためのものである。

【0020】

保護膜４５の所定領域にセルキャパシタ５０が形成されている。
セルキャパシタ５０は、下部電極５１、強誘電体５２、上部電極５３を含み、保護膜４５の上にこの順番で積層されている。

【0021】

下部電極５１は強誘電体５２の端部より外側（図３において右側）に張り出すように形成されている。
下部電極５１の材料は、例えばプラチナ（Ｐｔ）である。下部電極５１の膜厚は例えば１５０ｎｍである。

【0022】

強誘電体５２の材料は、ペロブスカイト構造を有する強誘電体材料であり、例えばチタン酸ジルコン酸鉛（ＰＺＴ）である。強誘電体５２の膜厚は、例えば１００ｎｍである。なお、強誘電体５２の材料として、ＰＬＣＳＺＴ（ランタン（Ｌａ）、カルシウム（Ｃａ）及びストロンチウム（Ｓｒ）を添加したＰＺＴ）を用いても良い。

【0023】

上部電極５３の材料は、例えば酸化イリジウム（ＩｒＯ_２）である。上部電極５３の膜厚は、例えば２５０ｎｍである。
また、保護膜４５の所定領域であって、例えば素子分離膜２１の上方には容量セル６０が形成されている。

【0024】

容量セル６０は、第１電極６１、第１誘電体６２、第２電極６３、第２誘電体６４、第３電極６５を含み、保護膜４５の上にこの順番で積層されている。
そして、第２電極６３は、第２誘電体６４の端部より外側（図３において左側）に張り出すように形成されている。

【0025】

第１電極６１、第１誘電体６２、第２電極６３は、セルキャパシタ５０と同じ材料、同じ膜厚である。つまり、第１電極６１の材料は例えばプラチナであり、膜厚は例えば１５０ｎｍである。第１誘電体６２の材料は例えばチタン酸ジルコン酸鉛であり、膜厚は例えば１００ｎｍである。第２電極６３の材料は例えば酸化イリジウムであり、膜厚は例えば２５０ｎｍである。

【0026】

第２誘電体６４の材料及び膜厚は、容量セル６０の用途（例えば平滑キャパシタ）として必要な値に設定されている。例えば、材料はチタン酸ジルコン酸鉛（ＰＺＴ）であり、膜厚は１４０ｎｍである。

【0027】

第３電極６５の材料は、例えば酸化イリジウム（ＩｒＯ_２）である。第３電極６５の膜厚は、例えば１５０ｎｍである。
セルキャパシタ５０の上面、容量セル６０の上面、及び保護膜４５の上面は保護膜７１により覆われている。保護膜７１は例えばアルミナであり、膜厚は例えば２０ｎｍである。

【0028】

保護膜７１の上には層間絶縁膜７２が形成されている。層間絶縁膜７２の上面は平坦化されている。層間絶縁膜７２には、導電プラグ７３ａ〜７３ｆが形成されている。層間絶縁膜７２は第２の絶縁膜の一例である。

【0029】

導電プラグ７３ａ，７３ｂは、層間絶縁膜７２の上面から下層の導電プラグ４３ａ，４３ｂまで達するように形成されている。
導電プラグ７３ｃは、層間絶縁膜７２の上面からセルキャパシタ５０の上部電極５３まで達するように形成されている。導電プラグ７３ｄは、層間絶縁膜７２の上面からセルキャパシタ５０の下部電極５１まで達するように形成されている。

【0030】

導電プラグ７３ｅは、層間絶縁膜７２の上面から容量セル６０の第２電極６３まで達するように形成されている。導電プラグ７３ｆは、層間絶縁膜７２の上面から容量セル６０の第３電極６５まで達するように形成されている。この実施形態において、容量セル６０の第１電極６１は未接続である。

【0031】

導電プラグ７３ａ〜７３ｅは、例えばコンタクトホールの内壁を覆うバリア膜と、バリア膜内に充填された導電材を含む。バリア膜は例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）を含み、導電材は例えばタングステン（Ｗ）である。

【0032】

層間絶縁膜７２の上には配線７４ａ〜７４ｅが形成されている。配線７４ａは、導電プラグ７３ａに電気的に接続されている。配線７４ｂは、導電プラグ７３ｂと導電プラグ７３ｃを互いに電気的に接続する。配線７４ｃは、導電プラグ７３ｄに電気的に接続されている。同様に、配線７４ｄ，７４ｅは導電プラグ７３ｅ，７３ｆにそれぞれ電気的に接続されている。配線７４ａ〜７４ｅは、例えばアルミニウム（Ａｌ）又はアルミニウム合金である。

【0033】

配線７４ａは、導電プラグ７３ａ，４３ａを介してトランジスタ３０の不純物領域３１ｂと電気的に接続される。配線７４ｂは、導電プラグ７３ｂ，４３ｂを介してトランジスタ３０の不純物領域３２ｂと電気的に接続される。また、配線７４ｂは、導電プラグ７３ｃを介してセルキャパシタ５０の上部電極５３と電気的に接続される。したがって、セルキャパシタ５０の上部電極５３は、トランジスタ３０の不純物領域３２ｂと電気的に接続される。配線７４ｃは、導電プラグ７３ｄを介してセルキャパシタ５０の下部電極５１と電気的に接続される。

【0034】

配線７４ｄは、導電プラグ７３ｅを介して容量セル６０の第２電極６３に接続される。配線７４ｅは、導電プラグ７３ｆを介して容量セル６０の第３電極６５に接続される。
図２（ａ）は、メモリセルＭＣの回路図を示す。メモリセルＭＣは、トランジスタ３０とセルキャパシタ５０を有している。トランジスタ３０は例えばｎチャネルＭＯＳトランジスタである。トランジスタ３０のゲート端子はワード線ＷＬに接続され、トランジスタ３０の第１端子（ソース端子又はドレイン端子）はビット線ＢＬに接続され、トランジスタ３０の第２端子（ドレイン端子又はソース端子）はセルキャパシタ５０に接続されている。

【0035】

ワード線ＷＬは、例えば図３に示すゲート電極３４である。ビット線ＢＬは、例えば図３に示す配線７４ａである。なお、図３において、トランジスタ３０より上層（例えば配線７４ａと同じ層）にワード線ＷＬを形成し、そのワード線ＷＬとゲート電極３４を導電プラグにより互いに接続してもよい。同様に、図３において、配線７４ａと同一層またはより上の配線層にビット線ＢＬを形成し、そのビット線ＢＬと配線７４ａを導電プラグにより互いに接続してもよい。

【0036】

セルキャパシタ５０は、上部電極５３及び下部電極５１と、上部電極５３と下部電極５１に挟まれた誘電体を含む。上部電極５３はトランジスタ３０の第２端子に接続され、下部電極５１はプレート線ＰＬに接続されている。プレート線ＰＬは、例えば図３に示す配線７４ｃである。なお、図３において、配線７４ｃと同一層またはより上の配線層にプレート線ＰＬを形成し、そのプレート線ＰＬと配線７４ｃを導電プラグにより互いに接続してもよい。

【0037】

図２（ｂ）は容量セル６０の回路図を示す。容量セル６０は、２つの強誘電体キャパシタ６０ａ，６０ｂを含む。強誘電体キャパシタ６０ａは、第２電極６３，第２誘電体６４（図３参照）及び第３電極６５を含む。強誘電体キャパシタ６０ａの第３電極６５が接続された配線７４ｅは、例えば低電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給する電源配線である。強誘電体キャパシタ６０ａの第２電極６３が接続された配線７４ｄは、高電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給する電源配線である。したがって、容量セル６０は、配線７４ｅ，７４ｆの間に接続された強誘電体キャパシタ６０ａにより、高電位電圧と低電位電圧を安定化する平滑キャパシタとして働く。

【0038】

強誘電体キャパシタ６０ｂは、第１電極６１、第１誘電体６２（図３参照）及び第２電極６３を含む。強誘電体キャパシタ６０ａの第２電極６３は配線７４ｄに接続されている。一方、強誘電体キャパシタ６０ｂの第１電極６１は、配線に接続されていない、つまり未接続状態である。したがって、強誘電体キャパシタ６０ｂは使用されていない。

【0039】

次に、半導体装置１０における作用を説明する。
図４に示すように、強誘電体を有するキャパシタは、印加する電圧の変化に対する分極量の値がヒステリシスカーブを描く。つまり、強誘電体を有するキャパシタは、ヒステリシス特性を持つ。メモリセルの場合、一端電圧を加えた後、印加電圧が０［Ｖ］のときに、正の分極量を持つ状態と、負の分極量を持つ状態との２つの状態を利用して「１」，「０」の情報を記憶する。一方、電源配線の間に接続された容量セル６０は、例えば図４に実線にて示す範囲の誘電成分を利用する。

【0040】

図５において、曲線Ｌ１は強誘電体キャパシタの容量の電圧依存性を示し、曲線Ｌ２はＰＩＰ（Poly/Insulator/Poly）構造のキャパシタの容量の電圧依存性を示す。なお、図５において、横軸は電圧（Ｖ）、縦軸は単位面積当りの容量値（ｆＦ／μｍ^２）を対数で示す。

【0041】

このように、強誘電体を用いることで、ＰＩＰ構造のキャパシタと比べ、容量値の大きなキャパシタが得られる。したがって、ＰＩＰ構造のキャパシタを用いる場合と比べ、チップサイズの縮小をはかることができる。

【0042】

図３に示すように、容量セル６０は、第１電極６１、第１誘電体６２、第２電極６３、第２誘電体６４、第３電極６５を有し、第２電極６３と第３電極６５を導電プラグ７３ｅ，７３ｆを介して配線７４ｄと７４ｅとに接続することで、強誘電体キャパシタ６０ａを得ている。このため、第１誘電体６２の膜厚に係わらず、第２誘電体６４の膜厚を適宜設定することができる。

【0043】

第１誘電体６２は、セルキャパシタ５０の強誘電体５２と同時に形成される。したがって、第１誘電体６２の膜厚は、メモリセルＭＣのセルキャパシタ５０に対する要望、例えば低電圧化に応じて設定される。このため、低電圧化に対応したメモリセルＭＣのセルキャパシタ５０を得ることができる。そして、第２誘電体６４の膜厚を適宜設定することにより、高い耐圧とリーク電流の少ない強誘電体キャパシタ６０ａを含む容量セル６０を得ることができる。

【0044】

次に、図６〜図９を参照して、上記の半導体装置１０の製造方法を説明する。
なお、工程の説明に現れない部材については符号を省略することがある。
まず、図６（ａ）に示す構造を得るまでの工程を説明する。

【0045】

半導体基板（シリコン基板）１１の所定の領域に素子分離膜２１を形成する。素子分離膜２１の形成には、シリコン局所酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）法又はシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）法により素子分離膜２１を形成する。この素子分離膜２１は、半導体基板１１の表面に複数の素子領域を画定する。

【0046】

次に、素子領域にｐ型不純物を導入して、ｐウェル２２を形成する。ｐ型不純物は例えばホウ素（Ｂ）である。
次に、ｐウェル２２の表面を熱酸化させて、ゲート絶縁膜３３を形成する。

【0047】

次に、ゲート電極３４を形成する。ゲート電極３４は、例えば多結晶シリコン（ポリシリコン）である。例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により、半導体基板１１の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を用いてパターニングし、ゲート電極（ポリシリコン配線）３４を形成する。

【0048】

次に、ゲート電極３４をマスクとし、ｐウェル２２にｎ型不純物を浅く且つ低濃度にイオン注入して、不純物領域３１ａ，３２ａを形成する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。

【0049】

次に、ゲート電極３４の両側にサイドウォール３５を形成する。このサイドウォール３５は、ＣＶＤ法により半導体基板１１の上側全面に絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される。絶縁膜は例えばＳｉＯ_２又はＳｉＮ等である。

【0050】

その後、ゲート電極３４及びサイドウォール３５をマスクとし、ｐウェル２２にｎ型不純物を高濃度にイオン注入して、不純物領域３１ｂ，３２ｂを形成する。このｎ型不純物のイオン注入により、不純物領域３１ａ，３２ａは、サイドウォール３５の下方の部分を除き不純物領域３１ｂ，３２ｂとなる。

【0051】

なお、ゲート電極３４の上面及び不純物領域３１ｂ，３２ｂの上面には、金属ケイ化物（シリサイド）層を形成することが好ましい。金属ケイ化物層は、例えばコバルトシリサイド，チタンシリサイドである。

【0052】

次に、プラズマＣＶＤ法により、半導体基板１１の上側全面に絶縁膜４１を形成する。絶縁膜４１は、酸窒化シリコン（ＳｉＯＮ）膜であり、その膜厚は例えば２００ｎｍである。更に、プラズマＣＶＤ法により、絶縁膜４１の上に層間絶縁膜４２を形成する。層間絶縁膜４２は例えばＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate-NondopedSilicate Glass：ＳｉＯ）膜である。その後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により層間絶縁膜４２を研磨して表面を平坦化する。

【0053】

次に、層間絶縁膜４２の上面から各トランジスタの不純物領域３１ｂ，３２ｂに到達するコンタクトホールを形成する。そして、スパッタ法により、半導体基板１１の上側全面にバリア膜（図示せず）を形成し、コンタクトホールの内面をバリア膜で覆う。バリア膜は、例えば厚さが３０ｎｍのチタン（Ｔｉ）層と厚さが２０ｎｍの窒化チタン（ＴｉＮ）層との２層構造を有する。

【0054】

次に、ＣＶＤ法により、半導体基板１１の上側全面にタングステンを堆積させてコンタクトホール内にタングステンを充填する。その後、層間絶縁膜４２上のタングステン及びバリア膜をＣＭＰ法により除去して、層間絶縁膜４２を露出させる。これにより、コンタクトホール内にタングステンが残り、不純物領域３１ｂ，３２ｂと上層の配線とを電気的に接続する導電プラグ４３ａ，４３ｂが形成される。

【0055】

その後、層間絶縁膜４２及び導電プラグ４３ａ，４３ｂの上に酸化防止膜４４を形成する。この酸化防止膜４４は、例えばＣＶＤ法により形成された厚さが１３０ｎｍのＳｉＯ_２膜と厚さが１００ｎｍのＳｉＯＮ膜との２層構造である。

【0056】

次に、酸化防止膜４４の上に保護膜４５を形成する。保護膜４５は例えばアルミナ（Ａｌ_２Ｏ_３）等をスパッタして形成され、その膜厚は例えば２０ｎｍである。
次に、図６（ｂ）に示す構造を得るまでの工程を説明する。

【0057】

上記の保護膜４５上に例えばＰＶＤ（Physical Vapor Deposition）法によりＰｔ（白金）を１５０ｎｍの厚さに堆積させて、導電体膜１０１を形成する。
次に、導電体膜１０１の上に、例えばＰＶＤ法によりＰＬＣＳＺＴ（Ｌａ、Ｃａ及びＳｒを添加したＰＺＴ）を堆積させて、誘電体膜１０２を形成する。誘電体膜１０２の膜厚は、図２（ａ）に示すセルキャパシタ５０の特性に応じて設定され、例えば１００ｎｍである。その後、酸素含有雰囲気中でＲＴＡ（Rapid Thermal Annealing）処理して誘電体膜１０２を結晶化する。なお、ＰＬＣＳＺＴ（ＰＺＴ）はペロブスカイト構造を有する強誘電体材料の代表的なものであるが、誘電体膜１０２の材料は強誘電体特性を示すものであれば特に限定されない。

【0058】

次に、誘電体膜１０２の上に、例えばＰＶＤ法によりＩｒＯ_２（酸化イリジウム）を２５０ｎｍの厚さに堆積させて、導電体膜１０３を形成する。
次に、図７（ａ）に示す構造を得るまでの工程について説明する。

【0059】

上記の導電体膜１０３の上に、例えばＰＶＤ法によりＰＬＣＳＺＴを堆積させて、誘電体膜１０４を形成する。誘電体膜１０４の膜厚は、図２（ｂ）に示す容量セル６０の強誘電体キャパシタ６０ａの特性に応じて設定され、例えば１４０ｎｍである。

【0060】

その後、酸素含有雰囲気中でＲＴＡ処理して誘電体膜１０４を結晶化する。
次に、誘電体膜１０４の上に、例えばＰＶＤ法によりＩｒＯ_２（酸化イリジウム）を１５０ｎｍの厚さに堆積させて、導電体膜１０５を形成する。

【0061】

このように、平坦化した層間絶縁膜４２上に酸化防止膜４４及び保護膜４５を形成した後、その保護膜４５の上に、導電体膜１０１、誘電体膜１０２、導電体膜１０３、誘電体膜１０４、及び導電体膜１０５をこの順番で積層した。段差やエッチング残りは、各膜１０２，１０４の結晶性に悪影響をおよぼす。したがって、結晶性のよい膜１０２，１０４を形成することができる。

【0062】

次に、図７（ｂ）に示す構造をえるまでの工程について説明する。
上記のように形成した導電体膜１０５及び誘電体膜１０４をエッチバックして第３電極６５及び第２誘電体６４を形成する。

【0063】

すなわち、フォトリソグラフィ法により導電体膜１０５の所定領域を覆うレジスト膜を形成する。その後、このレジスト膜をマスクとして導電体膜１０５と誘電体膜１０４をパターニングして第３電極６５と第２誘電体６４を形成する。次いで、残存するレジスト膜を除去する。

【0064】

次に、図８（ａ）に示すように、導電体膜１０３、誘電体膜１０２及び導電体膜１０１をエッチバックして、上部電極５３、強誘電体５２、下部電極５１を形成する。同様に、導電体膜１０３、誘電体膜１０２及び導電体膜１０１をエッチバックして、第２電極６３、第１誘電体６２、第１電極６１を形成する。

【0065】

すなわち、フォトリソグラフィ法により導電体膜１０３の所定領域を覆うレジスト膜を形成する。このレジスト膜をマスクとして導電体膜１０３をエッチングし、上部電極５３及び第２電極６３を形成する。次いで、残存するレジスト膜を除去する。

【0066】

次に、フォトリソグラフィ法により誘電体膜１０２の所定領域を覆うレジスト膜を形成する。このレジスト膜をマスクとして誘電体膜１０２をエッチングし、強誘電体５２及び第１誘電体６２を形成する。次いで、残存するレジスト膜を除去する。

【0067】

次に、フォトリソグラフィ法により導電体膜１０１の所定領域を覆うレジスト膜を形成する。このレジスト膜をマスクとして導電体膜１０１をエッチングし、下部電極５１及び第１電極６１を形成する。次いで、残存するレジスト膜を除去する。

【0068】

次に、半導体基板１１を加熱炉内に載置し、熱処理を行う。この熱処理の条件は、例えば加熱炉内への酸素供給量が２０リットル／分、温度が６５０℃、処理時間が４０分間である。この熱処理は、プロセス中に生じた強誘電体５２、第１及び第２誘電体６２，６４の特性の劣化を回復させる。このように特性を回復させるための熱処理を「回復アニール」という。このようにして、下部電極５１、強誘電体５２及び上部電極５３を含むセルキャパシタ５０が形成される。同様に、第１電極６１、第１誘電体６２、第２電極６３、第２誘電体６４及び第３電極６５を含む強誘電体キャパシタ６０ａ，６０ｂが形成される。

【0069】

次に、図８（ｂ）に示す構造を得るまでの工程について説明する。
先ず、半導体基板１１の上側全面に保護膜７１を形成する。保護膜７１は、例えば膜厚２０ｎｍのアルミナ膜が用いられる。セルキャパシタ５０及び容量セル６０はこの保護膜７１により覆われる。

【0070】

次に、半導体基板１１の上側全面に層間絶縁膜７２を形成する。層間絶縁膜７２は、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを１５００ｎｍの厚さに堆積させ、その層間絶縁膜７２を形成する。その後、ＣＭＰ研磨により層間絶縁膜７２の上面を平坦化する。

【0071】

次に、図９（ａ）に示すように、層間絶縁膜７２の上面からトランジスタ３０の不純物領域３１ｂ，３２ｂに到達するコンタクトホール１２１ａ，１２１ｂを形成する。同様に、層間絶縁膜７２の上面からセルキャパシタ５０の上部電極５３と下部電極５１に達するコンタクトホール１２１ｃ，１２１ｄを形成する。さらに、層間絶縁膜７２の上面から容量セル６０の第２電極６３と第３電極６５に到達するコンタクトホール１２１ｄ，１２１ｆを形成する。コンタクトホール１２１ａ〜１２１ｆは、例えばフォトグラフィ法により形成したレジスト膜をエッチングマスクとして層間絶縁膜７２をエッチングして形成される。

【0072】

次に、図９（ｂ）に示す構造を得るまでの工程について説明する。
上記のコンタクトホール１２１ａ〜１２１ｆの内面をバリア膜で覆う。例えば、スパッタ法により、半導体基板１１の上側全面にバリア膜を形成する。バリア膜は、例えばチタン（Ｔｉ）膜（例えば３０ｎｍの膜厚）と窒化チタン（ＴｉＮ）膜（例えば２０ｎｍ）を有する２層構造である。

【0073】

次に、ＣＶＤ法により、半導体基板１１の上側全面にタングステンを体積させてコンタクトホール１２１ａ〜１２１ｆ内にタングステンを充填する。その後、層間絶縁膜７２上のタングステン及びバリア膜を例えばＣＭＰ法により除去して、層間絶縁膜７２を露出させる。これにより、導電プラグ７３ａ〜７３ｆが形成される。

【0074】

次に、半導体基板１１の上側全面に、例えば厚さが５０ｎｍのＴｉＮ層と、厚さが３６０ｎｍのＡｌ（アルミニウム）又はＡｌ合金層と、厚さが７０ｎｍのＴｉＮ層とを下からこの順に積層して、３層構造の導電体膜を形成する。その後、この導電体膜をフォトリソグラフィ法及びエッチング法を使用してパターニングし、導電プラグ７３ａ〜７３ｆに電気的に接続した配線７４ａ〜７４ｅを得る。

【0075】

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）容量素子部１５，１６に含まれる容量セル６０は、第２電極６３と第３電極６５の間に介在する第２誘電体６４により、強誘電体キャパシタとして働く。このため、容量値の大きな容量セル６０を容易に得ることができる。

【0076】

（２）容量セル６０の第２誘電体６４は、メモリセルＭＣのセルキャパシタ５０に含まれる上部電極５３を形成するための導電体膜１０３の上に形成した誘電体膜１０４をパターニングして形成される。したがって、第２誘電体６４の膜厚を、セルキャパシタ５０の強誘電体５２の膜厚と異なる値に設定することができる。このため、耐圧の高い容量セル６０を得ることができる。また、セルキャパシタ５０の強誘電体５２を薄膜化することで、メモリセルＭＣを低電圧動作させることができる。

【0077】

（３）容量セル６０の第２誘電体６４は、メモリセルＭＣのセルキャパシタ５０に含まれる上部電極５３を形成するための導電体膜１０３の上に形成した誘電体膜１０４をパターニングして形成される。したがって、第２誘電体６４の材料を、セルキャパシタ５０の強誘電体５２の材料と異なるものを利用することができ、高い自由度にて容量セル６０を設定することができる。

【0078】

（４）上面を平坦化した層間絶縁膜４２の上に、導電体膜１０１、誘電体膜１０２、導電体膜１０３、誘電体膜１０４、及び導電体膜１０５を形成した。したがって、段差等の影響をうけることなく、結晶性のよい膜１０１〜１０５を形成することができる。また、上面を平坦化した層間絶縁膜４２の上に各膜１０１〜１０５を形成したため、エッチング残り等の凹凸がない。したがって、所望の厚さの膜１０１〜１０５を容易に形成することができる。

【0079】

（５）容量セル６０の第２誘電体６４は、メモリセルＭＣのセルキャパシタ５０に含まれる上部電極５３を形成するための導電体膜１０３の上に形成した誘電体膜１０４をパターニングして形成される。したがって、第２誘電体６４の材料を、セルキャパシタ５０の強誘電体５２の材料と同じとすることで、製造プロセス異なるものを利用することができ、高い自由度にて容量セル６０を設定することができる。

【0080】

（６）層間絶縁膜４２の上に形成した導電体膜１０１、誘電体膜１０２、導電体膜１０３をパターニングして容量セル６０に含まれる第１電極６１，第１誘電体６２，及び第２電極６３と、セルキャパシタ５０の下部電極５１，強誘電体５２及び上部電極５３を形成した。したがって、容量セル６０に含まれる第１電極６１，第１誘電体６２，及び第２電極６３は、セルキャパシタ５０の下部電極５１，強誘電体５２及び上部電極５３はそれぞれ同時に形成される。このため、パターニングの工程を増加することなく、容量セル６０とセルキャパシタ５０を形成することができる。

【0081】

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、容量セル６０に含まれる第１電極６１、第２電極６３に対する導電プラグの接続を適宜変更してもよい。

【0082】

例えば、図１０に示すように、半導体装置１０ａの層間絶縁膜７２には、その上面から容量セル６０の第１電極６１まで達する導電プラグ７３ｇが形成されている。導電プラグ７３ｇは、層間絶縁膜７２の上に形成された配線７４ｆと電気的に接続されている。なお、図１０において、図３に示す導電プラグ７３ｄ及び配線７４ｄは形成されていない。

【0083】

図１１は、図１０に示す半導体装置１０ａの回路図を示す。
なお、図１１（ａ）に示すメモリセルＭＣは、図２（ａ）と同様であるため、説明を省略する。

【0084】

図１１（ｂ）に示すように、半導体装置１０ａの容量セル６０は、２つの強誘電体キャパシタ６０ａ，６０ｂを含み、これらの強誘電体キャパシタ６０ａ，６０ｂは配線７４ｅと配線７４ｆの間に直列に接続されている。配線７４ｅは、例えば低電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給するための電源配線である。そして、配線７４ｆは、例えば高電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給するための電源配線である。したがって、容量セル６０は、２つの強誘電体キャパシタ６０ａ，６０ｂにより、配線７４ｅ，７４ｆを介してメモリ部１４やロジック部１２，１３に供給される高電位電圧及び低電位電圧を安定化する平滑キャパシタとして働く。

【0085】

また、図１２に示すように、半導体装置１０ｂの層間絶縁膜７２には、その上面から容量セル６０の第１電極６１まで達する導電プラグ７３ｇと、その上面から容量セル６０の第２電極６３まで達する導電プラグ７３ｅが形成されている。導電プラグ７３ｇは、層間絶縁膜７２の上に形成された配線７４ｆと電気的に接続されている。同様に、導電プラグ７３ｅは、層間絶縁膜７２の上に形成された配線７４ｄと電気的に接続されている。

【0086】

図１４は、図１２に示す半導体装置１０ｂの回路図を示す。
なお、図１４（ａ）に示すメモリセルＭＣは、図２（ａ）と同様であるため、説明を省略する。

【0087】

図１４（ｂ）に示すように、半導体装置１０ｂの容量セル６０は、２つの強誘電体キャパシタ６０ａ，６０ｂを含む。強誘電体キャパシタ６０ａの第３電極６５が接続された配線７４ｅは、例えば低電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給するための電源配線である。また、強誘電体キャパシタ６０ａ，６０ｂの第２電極６３が接続された配線７４ｄは、例えば高電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給するための電源配線である。そして、強誘電体キャパシタ６０ｂの第１電極６１が接続された配線７４ｆは、例えば低電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給するための電源配線である。したがって、容量セル６０に含まれる２つの強誘電体キャパシタ６０ａ，６０ｂは、配線７４ｄを介してメモリ部１４等に供給される高電位電圧と、配線７４ｅ，７４ｆを介してメモリ部１４等に供給される低電位電圧を安定化する平滑キャパシタとして働く。

【0088】

また、図１３に示すように、層間絶縁膜７２の上に配線７４ｇを形成し、この配線７４ｇにより、導電プラグ７３ｅと導電プラグ７３ｇを互いに電気的に接続してもよい。これにより、容量セル６０に含まれる第１電極６１と第２電極６３が互いに電気的に接続される。

【0089】

図１５は、図１３に示す半導体装置１０ｂの回路図を示す。なお、図１５（ａ）に示すメモリセルＭＣは、図２（ａ）と同様であるため、説明を省略する。図１５（ｂ）に示すように、半導体装置１０の容量セル６０に含まれる２つの強誘電体キャパシタ６０ａ，６０ｂにおいて、強誘電体キャパシタ６０ｂの電極６１，６３は配線７４ｇにより互いに接続される。したがって、電極６１がフローティングにならないため、強誘電体キャパシタ６０ｂの容量の影響をなくして、強誘電体キャパシタ６０ａの容量成分を的確に使用することが可能となる。

【0090】

なお、配線７４ｇを、例えば図１に示すメモリ部１４やロジック部１２，１３に高電位電圧を供給する電源配線としてもよい。これにより、容量セル６０は、強誘電体キャパシタ６０ａの容量成分により、高電位電圧と低電位電圧を安定化する平滑キャパシタとして働く。

【0091】

・上記各形態は、セルキャパシタ５０の下部電極５１及び上部電極５３に対する接続を各電極５１，５３の上方で行う、いわゆるプレーナ型の強誘電体メモリを含む半導体装置１０，１０ａ，１０ｂを例示した。これに対し、セルキャパシタ５０の下部電極５１に対する接続を下部電極５１の下方で行う、いわゆるスタック型の強誘電体メモリを含む半導体装置に適用してもよい。

【0092】

例えば、図１６に示すように、半導体装置１０ｃのトランジスタ３０の不純物領域３２ｂに接続された導電プラグ４３ｂは、セルキャパシタ５０の下部電極５１に電気的に接続されている。このようなスタック型の強誘電体メモリを含む半導体装置は、プレーナ型の強誘電体メモリを含む半導体装置と比べ、半導体装置の面積の縮小を図ることができる。

【0093】

なお、図１６に示す容量セル６０において、第１電極６１と電気的に接続される導電プラグを層間絶縁膜４２に形成し、その導電プラグを電源配線やトランジスタに接続するようにしてもよい。

【0094】

・導電体膜，強誘電体膜をエッチバックして電極，強誘電体膜を形成する工程を適宜変更してもよい。例えば、図７（ｂ）に示す構造を得る工程において、第３電極６５と第２誘電体６４を異なるレジスト膜をマスクとして形成してもよい。

【0095】

・強誘電体５２、第１及び第２誘電体６２，６４の特性を回復するための熱処理を、図６（ｂ）に示す保護膜７１を形成した後に行うようにしてもよい。
・容量セル６０を平滑化以外の用途にもちいてもよい。

【0096】

・上記実施形態において、強誘電体膜は、ペロブスカイト型構造で強誘電性を示すものであればＰＬＣＳＺＴ膜に限定されるものではない。例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＺＴ膜）を用いても良い。また、ＰＺＴにＬａをドーピングした（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＬＺＴ膜）を用いても良い。また、Ｃａをドーピングした（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＣＺＴ膜）を用いても良い。また、Ｓｒをドーピングした（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＳＺＴ膜）を用いても良い。また、Ｌａ及びＣａをドーピングした（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＬＣＺＴ膜）を用いても良い。また、Ｌａ及びＳｒをドーピングした（Ｐｂ，Ｌａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＬＳＺＴ膜）を用いても良い。また、Ｃａ及びＳｒをドーピングした（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ_３膜（ＰＣＳＺＴ膜）を用いても良い。

【0097】

なお、強誘電体膜に含まれる材料は、例えば鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ニオブ（Ｎｂ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）のうちから選択することが好ましい。

【0098】

・上記実施形態において、第２の誘電体膜の材料に、アルミナ（ＡｌｘＯｙ）、酸化チタン（ＴｉＯｘ）、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉｘＮｙ）等を用いても良い。

【符号の説明】

【0099】

１１ 半導体基板
３０ トランジスタ
３１ｂ，３２ｂ 不純物領域
３３ ゲート絶縁膜
３４ ゲート電極
４２ 層間絶縁膜
５０ セルキャパシタ
５１ 下部電極
５２ 強誘電体膜
５３ 上部電極
６０ 容量セル
６１ 第１電極
６２ 第１誘電体膜
６３ 第２電極
６４ 第２誘電体膜
６５ 第３電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】